TW201707172A - 透過３ｄ積體電路之基底背後連結的閂鎖抑制及基底雜訊耦合減少 - Google Patents

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Abstract

大致上來說，一種積體電路裝置具有一導體，整個穿過基底而延伸，在一端上連接至基底頂側表面且在另一端上連接至基底背側表面。在各種實施例中，導體係與基底之背側上的所有RDL導體絕緣，及/或係與在一3D積體電路結構中的任何下方相鄰晶片上的所有導體和裝置特徵絕緣。也說明製造方法。

Description

透過3D積體電路之基底背後連結的閂鎖抑制及基底雜訊耦合減少
本發明關於3D積體電路，更具體來說，關於用於抑制閂鎖及雜訊耦合的結構和方法。
典型的CMOS電路包括N和P型區，配置以形成平面或多閘MOS電晶體。彼此相鄰之相對導電型的區域通常形成了寄生pn接面和雙極電晶體結構。儘管通常為反向偏壓，但仍會發生這些結構變成正向偏壓的情況。當這種情況發生時，正反饋迴圈接著發生，其提供從正電源電壓至接地的低電阻電流路徑，藉此干擾電路的正常運行，且在嚴重的情況下，由於熱損害而損壞晶片。
第1圖係顯示包括相鄰於NMOS電晶體112的PMOS電晶體110之典型CMOS佈置的示意圖。上述鄰近在CMOS裝置中是常見的。PMOS電晶體110包括被通道區120橫向分開的兩個重摻雜P+散佈區116和118。 閘堆疊122重疊通道區120。兩個重摻雜P+散佈區116和118係形成於N阱124內部，N阱124本身係形成於輕摻雜P基底114內部的N摻雜區。同樣形成於N阱124內部的是重摻雜N+散佈125，也稱為阱連結或接觸墊，用於連接N阱124至VDD。
NMOS電晶體112包括被通道區130橫向分開的兩個重摻雜N+型散佈區126和128。閘堆疊132重疊通道區130。兩個N+散佈區126和128係直接形成在P基底114中。同樣接近N+散佈區126和128之其一者之形成在基底中的是重摻雜P+散佈區135，也稱為基底連結或接觸墊，用於連接P基底114至接地。
其他CMOS佈置也是常見的，包括也包括其中形成NMOS電晶體112之輕摻雜P阱的佈置。第1圖之佈置將說明閂鎖問題，但將了解許多其他佈置也遭受到相同問題。
加疊在第1圖之CMOS圖上的是一電路示意圖，繪示藉由CMOS佈置所形成之各種PN接面形成的雙極電晶體。尤其是，PNP電晶體Q1係由當作射極E1的P+散佈116或118之其一者、當作基極B1的N阱124、及當作集極C1的P基底114形成。此時，N阱124當作NPN電晶體Q2的集極C2，其中P基底114當作基底B2，且N+區126或128之其一者當作射極E2。PNP電晶體Q1之基極B1係連接至NPN電晶體Q2之集極C2，而NPN電晶體Q2之基極係連接至PNP電晶體Q1之集極 C1。電晶體Q1之基極B1係透過N阱124之電阻Rw而連接至N+散佈125，而電晶體Q2之基極B2係透過基底電阻Rs而連接至P+散佈135。
第2圖係重新安排以將其垂直地顯示之第1圖之示意電路圖。可看出只要兩個雙極電晶體Q1和Q2並非正向偏壓，電流就不會流過電路。然而，一些條件能觸發閂鎖，包括雜訊，其有時能在其中一個電晶體的基極上引起足夠的電流以長到足以正向偏壓另一電晶體，藉此開始一反饋迴圈。已設想出數種技術用於降低或消除閂鎖感受性，其中一些在Wolf，用於VLSI Era的矽處理，第二卷，程序整合，第400-419頁(1990)中被討論，藉由參考而併入於本文中。
一種用於降低或消除閂鎖感受性的共同技術係用以連接基底之背側至接地。參考第1圖，若基底連結135亦連接至接地，則可看出這種技術提出了一條與基底電阻Rs並聯的低電阻電流路徑，有效地將其短路。NPN電晶體Q2之基極B2因此有效地連接至其射極E2且電晶體不能導通。
第3圖(包含第3A和3B圖)繪示Rs的短路通常如何在典型的引線框封裝中實現。第3A圖係顯示晶粒310之封裝的剖面圖，而第3B圖係第3A圖之結構之角落322的放大頂側圖。如第3A圖所示，晶粒310係使用導電晶粒附接黏著劑312來在其背側上黏合至金屬引線框墊314。引線框也包括一些金屬引線316，其延伸出穿 過環氧樹脂鑄模封裝材料318以用於外部電連接。一些引線316(例如，引線316A)係連接至引線框墊314以外部接地封裝，而由此連接晶粒310的背側至接地。其他引線316係連接至各種I/O和晶片之頂側上的電源墊(第3B圖之324)。此外，第3B圖亦繪示一些接合墊324(例如，324A)係使用對應之接合線320A來直接連接(「下接合」)至引線框墊314。這些接合墊324A係形成於如135(第1圖)之重摻雜P+接觸墊上且連接至重摻雜P+接觸墊。由於如之前所述，晶粒之背側亦透過導電晶粒附接材料312來連接至引線框墊314，因此能看出極低的電阻導電路徑係電性連接P+接觸墊135至基底晶粒310之背側而形成，藉此短路基底電阻Rs(第1圖)。隨著Rs短路，流過PNP電晶體Q1的暫態電流變得更不可能會增加足以將其打開之NPN電晶體Q2上的基極收集器電壓。因此，閂鎖條件是不太可能的。
最近，隨著積體電路密度已增加，製造商已開始發展二或更多晶粒係堆疊在彼此頂部的封裝結構。來自一個晶片之頂部表面的信號和電源線使用矽通孔(TSV)而通過晶片體至下面的一個晶片。TSV是一種從頂側表面至背側表面延伸所有道路通過晶片的導電柱，其中它能透過金屬塊形接點來連接至下方相鄰晶片之頂側表面上的導體。TSV中的導體通常是銅或如TiW的另一金屬，且其通常係藉由介電質或其他障壁材料來沿著其整個長度與基底隔離。在頂側上，一般金屬互連連接TSV導 體之頂端至電路元件。晶片之背側表面塗有一絕緣體，如氧化物，且孔被打開以暴露TSV導體之底端。金屬互連之一或更多層(稱為RDL(重佈層)導體)係形成於背側上以將信號和電源從TSV導體之底端電性路由至用於符合下方相鄰晶片上之適當塊形接點上所需的位置。堆疊中的底部晶片通常係藉由在背側上連接至球閘陣列(BGA)的TSV來連接至外部電路。晶片的整體堆疊有時在本文中稱為三維積體電路(3DIC)。
3DIC技術帶來了一些用於抑制閂鎖之已知技術的問題。首先，由於難以製造極深的TSV，因此在3DIC中使用的晶片基底從背側至僅約50微米的厚度通常是相當薄的。參考第1圖，可看出薄很多的基底顯著縮小流過基底至P+基底接觸墊135的電流路徑，由此顯著地增加基底電阻Rs。再者，下接合對於短路此電流路徑而言不再是可用的，因為基底背側並非藉由晶粒附接黏著劑來連接至下方相鄰引線框墊。因此，Rs不是短路，且閂鎖條件的電位顯著較高。其次，在3DIC中，TSV用以透過特定晶片將電源和信號從下方相鄰晶片傳送至上方相鄰晶片係常見的，而反之亦然，不必連接至於其間堆疊的晶片。例如，一些晶片被設計為在1伏特下操作，而上方和下方的晶片在3.3伏特下操作係常見的。在這種情況下，TSV可能透過1伏特晶片來傳送3.3伏特信號，這能很容易地藉由電容耦合來產生足夠的電流以觸發更敏感之1伏特晶片中的閂鎖。
因此，有機會針對3D積體電路中的閂鎖感受性之問題建立穩健的解決方法。可能導致更好的晶片產量、和更密集、且更強大的電路、元件及系統。
大致上來說，一種積體電路裝置具有一導體，整個穿過基底而延伸，在一端上連接至基底頂側表面且在另一端上連接至基底背側表面。在各種實施例中，導體係與基底之背側上的所有RDL導體絕緣，及/或係與在一3D積體電路結構中的任何下方相鄰晶片上的所有導體和裝置特徵絕緣。
提出本發明之上述概要以提供對本發明之一些態樣的基本了解。本概要並不打算用以識別出本發明之關鍵或重要元素或用以勾勒出本發明之範圍。其唯一目的係用以將為簡化形式之本發明的一些概念呈現為之後提出之更詳細說明的序幕。在申請專利範圍、說明書及附圖中說明本發明之特定態樣。
110‧‧‧PMOS電晶體
112‧‧‧NMOS電晶體
114‧‧‧P基底
116‧‧‧P+散佈區
118‧‧‧P+散佈區
120‧‧‧通道區
122‧‧‧閘堆疊
124‧‧‧N阱
125‧‧‧N+散佈
126‧‧‧N+型散佈區
128‧‧‧N+型散佈區
130‧‧‧通道區
135‧‧‧P+散佈區
Q1‧‧‧PNP電晶體
E1‧‧‧射極
B1‧‧‧基極
C1‧‧‧集極
Q2‧‧‧NPN電晶體
C2‧‧‧集極
E2‧‧‧射極
B2‧‧‧基極
Rw‧‧‧電阻
Rs‧‧‧基底電阻
310‧‧‧晶粒
312‧‧‧黏著劑
314‧‧‧引線框墊
316‧‧‧引線
316A‧‧‧引線
318‧‧‧環氧樹脂鑄模封裝材料
320A‧‧‧接合線
324‧‧‧接合墊
324A‧‧‧接合墊
410‧‧‧積體電路結構
412‧‧‧晶片
414‧‧‧晶片
416‧‧‧P基底
418‧‧‧NMOS電晶體
420‧‧‧PMOS電晶體
422‧‧‧N+散佈
424‧‧‧N+散佈
425‧‧‧P+接觸墊
426‧‧‧通道區
428‧‧‧閘堆疊
430‧‧‧N阱散佈
432‧‧‧P+散佈
434‧‧‧P+散佈
435‧‧‧N+接觸墊
436‧‧‧通道區
438‧‧‧閘堆疊
440‧‧‧矽通孔
442‧‧‧矽通孔
444‧‧‧頂側表面
446‧‧‧背側表面
458‧‧‧氧化層
464‧‧‧RDL導體
450‧‧‧導體
451‧‧‧導體
452‧‧‧介電層
454‧‧‧導電材料
M1‧‧‧第一金屬層
454A‧‧‧通孔
454B‧‧‧通孔
454C‧‧‧通孔
456‧‧‧M1導電區段
460‧‧‧通孔
466‧‧‧導電材料
427‧‧‧表面區
467‧‧‧表面區
468‧‧‧上層導體
472‧‧‧基底
448‧‧‧絕緣材料
540‧‧‧溝渠
542‧‧‧溝渠
554‧‧‧通孔
600-630‧‧‧步驟
710‧‧‧電腦系統
712‧‧‧匯流排子系統
714‧‧‧處理器子系統
724‧‧‧儲存子系統
726‧‧‧記憶體子系統
728‧‧‧檔案儲存子系統
722‧‧‧使用者介面輸入裝置
720‧‧‧使用者介面輸出裝置
716‧‧‧網路介面子系統
718‧‧‧通訊網路
730‧‧‧主隨機存取記憶體
732‧‧‧唯讀記憶體
本發明將參考其具體實施例來說明且將參考附圖，其中：
第1圖係顯示典型CMOS剖面結構的示意圖。雙極寄生電晶體電路係加疊在剖面上。
第2圖係重新安排以將其垂直地顯示之第1 圖之雙極電路的示意電路圖。
第3圖包含第3A和3B圖。
第3A圖係顯示晶粒之封裝的剖面圖。
第3B圖係第3A圖之結構之角落322的放大頂側圖。
第4圖係繪示結合本發明之態樣的3D積體電路結構之相關特徵的剖面圖。
第5圖(包含第5A到5I圖)繪示能用以製造如第4圖所示之3D積體電路的示範程序流程。
第6圖顯示結合本發明之特徵之說明性數位積體電路設計流程的簡化圖。
第7圖係能用以實作結合本發明之態樣的軟體之電腦系統710的簡化方塊圖。
下面的說明被提出以使本領域之任何熟知技術者能進行並使用本發明，且在特定申請書及其要求之內文中被提出。本領域之熟知技術者將容易清楚明白對所揭露之實施例的各種修改，且本文定義的一般原理可在不脫離本發明之精神和範圍下應用於其他實施例及應用。因此，本發明不打算受限於所示之實施例，而是被賦予與本文所揭露之原理和特徵一致的最廣範圍。
第4圖係繪示結合本發明之態樣的3D積體電路結構410之相關特徵的剖面圖。此附圖與本文中所有附 圖一樣都並非按比例繪製。只有顯示一小部分的結構，但將了解每個晶片通常更大(側向地)且包括許多更多的特徵。此外，第4圖僅顯示3D結構410之兩個垂直相鄰的晶片：晶片412和下方相鄰的晶片414。典型的3D IC可能包括進一步高於及/或低於的額外晶片，在一固定結構中都彼此平行地定向。本文中說明了晶片412的相關特徵，且本文中只說明了晶片414的一些特徵。將了解在一些實施例中，可能類似於晶片412地建構晶片414，但不一定必須是。
晶片412包括於其上形成所有特徵的輕摻雜P基底416。如本文所使用，在基底「中」或「上」形成特徵之間沒有任何分別，且這兩個詞在本文中可互換。在所示之實施例中，只有約50微米厚的晶片412包括NMOS電晶體418和PMOS電晶體420。NMOS電晶體418包括被通道區426側向分開的兩個N+散佈422和424。閘堆疊428係形成於通道區426上方。PMOS電晶體420係形成於N阱散佈430內，且包括被通道區436側向分開的兩個P+散佈432和434。閘堆疊438係形成於通道區436上方。晶片亦包括形成於N阱430中的重摻雜N+接觸墊435，以及直接形成於P基底416中的重摻雜P+接觸墊425。
在第4圖之圖示中，晶片412亦包括兩個矽通孔(TSV)440和442。這些通孔整個穿過晶片416而延伸，從頂側表面444穿過背側表面446。如本文所使 用，「頂側」表面和「背側」表面係晶片的兩個相對主要表面，且將了解若晶片上下翻轉，則標記為頂側表面的表面保持為頂側表面而標記為背側表面的表面保持為背側表面。另外，頂側和背側之詞也指出相對於晶圓的方向。也就是說，所述之位於晶圓之「背側上」的層不一定必須緊緊相鄰於背側表面而設置，只要是在遠離晶圓主體的方向上設置在背側表面之外即可。例如，在第4圖之圖示中，氧化層458和RDL導體464兩者都能被描述為在晶圓之「背側上」，而RDL導體464也能被描述為在氧化層458之「背側上」。
第4圖之TSV 440和442填滿著如銅或TiW的電性導電材料以分別形成導體450和451，且與如SiO2448的絕緣材料一起排列以隔離導體與基底。基底416的頂側表面444、及上方的閘堆疊428、438，有形成例如由氧化物製成的介電層452。通孔(孔)係形成於介電層452中。通孔填滿著如鋁的導電材料454，且第一金屬層M1導體係形成於頂部。請注意有鑑於第4圖之圖示僅顯示一個金屬層M1，將了解典型晶片也可具有形成於M1上方的數個更多金屬層，各由類似於介電層452的介電質與下方相鄰層隔離。
在第4圖中能看出M1導電區段之其一者係透過通孔454C來電性連接至TSV導體451的頂側端。M1導電區段456的另一者透過各自的通孔454A和454B來電性連接TSV導體450的基底頂側端至P+接觸墊425。 在另一實施例中，連接TSV導體450的基底頂側端至P+接觸墊425能以不同的金屬層取代來製成，或在一些實施例中，通過橫跨超過一個金屬層的導電路徑。
在背側表面446上，晶片412包括一介電層458(如氧化物)，而在介電層458的背側上為RDL(重佈層)導體，用於路由電源和信號至所欲之側向位置以與下方相鄰晶片接觸。顯示出一個RDL導體464，將了解除此之外通常還有更多。RDL 464係透過在穿過介電層458之通孔462中的導電材料來連接至TSV導體451的背側端。通常，通孔462中的導電材料顯著窄於TSV 442中的導體451，而在背側表面446上，其僅與導體451電性接觸。
在第4圖中也能看出沒有任何RDL導體連接至TSV導體450的背側端。反而，通孔460係相對於TSV 440而偏移，使得導電材料466內部與TSV導體450的背側端與基底416本身的背側表面446兩者電性接觸。由於這種連接，以及透過金屬層導電區段456在基底416之頂側上的連接，能看出在第4圖之結構中，頂側表面444上的P+接觸墊425係連接至基底416的背側表面446，藉此繞過具有低阻抗路徑的基底電阻Rs而有效地抑制鎖定情況。更具體來說，TSV導體450具有連接至基底416頂側表面444上之一點的頂側端，且具有連接至基底416背側表面446上之一點的背側端。
TSV導體450頂側端實際上係連接至基底416 頂側表面444上的整個表面區427，但如本文所使用，這不改變其連接至至少一個點的事實。同樣地，TSV導體背側端實際上係連接至基底416背側表面446上的整個表面區467，但如本文所使用，這不改變其連接至至少一個上述點的事實。而且，儘管第4圖所示之晶片412部分僅顯示出一個以這種方式來連接的TSV導體450，但將了解晶片最好包含許多這類的導體，散佈到晶片的整個側向區。
如所述之第4圖的晶片414係下方相鄰於3D IC 410中的晶片412。晶片414包括於下方透過各種介電層中的通孔來連接至電路或裝置特徵的上層導體468。上層導體468係由如470的塊形接點連接至上方相鄰晶片412上的電路。電性導電路徑係藉由穿過晶片414之基底472的頂側上之通孔的導體從晶片414上的裝置特徵(未顯示)至晶片412上的裝置特徵形成，且沿著各種金屬層、透過如470的塊形接點、沿著上方相鄰晶片412之背側上如464的RDL導電區段、透過如462的通孔和如451的TSV導體而路由至晶片412的頂側，且接著透過穿過基底416之頂側上之通孔的導體而沿著金屬層路由至晶片412上的裝置特徵。
下方相鄰晶片414係藉由各種機制之任一者，如藉由介電黏著劑，或藉由單獨的支架結構、或甚至藉由塊形接點470的機械和黏著特性來機械性地黏合至晶片412。讀者將清楚明白其他機制。
TSV導體450未連接至下方相鄰晶片414上的 任何(與所有絕緣)導體和裝置特徵。最好是，但並非必要是，這是藉由不連接TSV導體450的背側端至任何RDL導電區段(絕緣TSV導體450的背側端與所有RDL導電區段)來實現。在第4圖之實施例中，藉由不完全將通孔460填滿導電材料466來避免連接至任何RDL導電區段。通孔460的其餘深度可填滿著介電質、或鈍化材料、或空氣。在其他實施例中，導電材料466可以與通孔462中的導電材料相同的方式來填滿通孔460，但任何RDL材料被簡單地蝕刻成避開TSV 460之側向位置的這樣圖案。讀者將清楚明白用於絕緣TSV導體450與下方相鄰晶片414上之任何裝置特徵的許多其他機制。
第5圖(包含第5A到5I圖)繪示能用以製造如410之3D積體電路的示範程序流程。將了解能結合、部分地進行許多步驟或與其他步驟完全同時地進行、或在不脫離本發明下以不同順序來進行許多步驟。在一些情況下，如讀者將了解到，只有當也作出某些其他改變時，步驟的重新安排才會達到相同結果。在其他情況下，如讀者將了解到，只有當滿足某些條件時，步驟的重新安排才會達到相同結果。此外，將了解本文所述之製造流程僅提及有關了解本發明的步驟，且將了解可能需要讀者所熟知的許多額外製造步驟來發展工作裝置。
參考第5A圖，一開始，設置包括基底416的輕摻雜P型晶圓。此晶圓可以是例如約500微米厚。晶圓通常係以整個輕P型摻雜來製造，並到達往晶片製造商的 路。在裝置和互連形成於晶圓之後，晶圓通常會切片(「切割」)成個別晶粒、或晶片。如本文所使用，晶圓和基底之術語係類似的，除了「晶圓」係指提供給製造室的整個切片，「基底」不需要以外。「基底」也同樣適用於整個晶圓或從晶圓切下的晶片。
接著，參考第5B圖，N阱430係藉由如離子植入或摻雜劑散佈的已知技術來形成。請注意雖然附圖中所示之散佈區在本文中係稱為「散佈」區，但將了解這僅是為了方便起見，且在許多實施例中，它們可能實際上係藉由如離子植入的其他方法來形成。
在形成N阱430之後，藉由已知技術來形成閘堆疊428和438。接著使用已知的自動對準技術來形成NMOS電晶體418的N+散佈422和424和PMOS電晶體420的P+散佈432和434。也在此時形成接觸墊425和435。然後，例如藉由形成且圖案化光阻層，並使用圖案化的光阻作為用於蝕刻溝渠的遮罩來將溝渠540和542蝕刻成晶圓。例如，能接著藉由電漿蝕刻來移除光阻。溝渠540和542延伸超過約50微米的深度，但不穿過整個基底416。
之後，在溝渠540和542內部形成絕緣材料448並加襯這兩者之壁。例如，能在溝渠側壁上生長或沉積SiO2或另一介電質。也能使用其他絕緣材料，如能使用一起作為絕緣體或介電質之材料的組合。
參考第5C圖，TSV溝渠540和542填滿著如 銅的導電材料以形成TSV導體450和451。能例如在溝渠側壁材料之內表面上沉積一薄膜種子金屬層，並藉由電鍍舖上導電材料來完成此步驟。接著，藉由氧化來形成氧化層452且藉由施加並圖案化光阻在氧化物中蝕刻如554的通孔，然後透過光阻的暴露區來蝕刻氧化物。
參考第5D圖，接著例如以鋁來填滿通孔554以藉此形成導體454A、454B，以及其他導體454。之後在介電層452上方舖上且圖案化M1金屬層以形成包括導電區段456的金屬互連。導電區段456完成了連接TSV導體450的頂側端至在接觸墊425之基底416的頂側表面。其他介電和導電層(未顯示)係形成於M1層上方。
參考第5E圖，在完成所有頂側處理之後，從背側磨碎晶圓，直到其厚度減少到足以暴露TSV導體450和451的背側端為止。之後反轉晶圓且背側處理開始。參考第5F圖，在基底416的整個背側表面446上生長如氧化物458的介電層。參考第5G圖，藉由透過圖案化的光阻蝕刻氧化物來在氧化物458中形成通孔460和462。通孔462比TSV 542的直徑要小得多，且大致上橫跨TSV導體451的背側而位於中心。另一方面，通孔460係從TSV 540之背側端的中心更寬或側向地偏離，或這兩者皆是，使得其暴露TSV導體450之背側端與基底416之背側表面446上的區域467兩者。若希望提高對基底416背側表面的連接性，則此時能藉由透過背側通孔的離子植入於在區域467的基底416中形成額外的P+接觸墊(未顯 示)。如本文所使用，如458的絕緣體被說成具有「暴露」區域的開口，即使開口可能填滿著如導體的另一材料。此術語不一定意味著可透過開口而看見「暴露」區域。此術語表示至少就導體而言，暴露了「暴露」區域。
參考第5H圖，對介電層458的背側舖上金屬層，其也填滿通孔460和462。此金屬可與用以填滿TSV 540和542的金屬相同。通孔460中的金屬466連接至TSV導體450的背側端和基底416之背側表面446上的區域467兩者。由此完成了從基底416之頂側表面444上的接觸墊425經過TSV導體450到基底416之背側表面446的導電路徑。接著回蝕刻金屬層以便僅部分地填滿通孔460，如圖所示。使用圖案化的光阻遮罩以避免通孔462中的金屬受到此回蝕刻。接著在通孔460中形成額外的介電或鈍化層(未顯示)以保護金屬466並將其絕緣以免與晶片412上或下方相鄰晶片414上的任何其他導體接觸。參考第5I圖，金屬化層之後形成於介電層458的背側上並圖案化以形成RDL導體464。用於RDL導體的金屬再次可與用以填滿TSV 540和542的金屬相同。如第4I圖所示，RDL導體連接至TSV導體451(透過通孔462)，但不連接至(保持絕緣)TSV導體450。在各種實施例中，額外的RDL層(未顯示)亦可形成於基底416的背側上。下方相鄰晶片414接著如第4圖所示地黏合。
請注意存在著其他實施例，其中三維晶片堆疊中的一些或所有晶片完全不使用RDL導體。上述實施 例仍然可包括像450的TSV導體，專門為了對如本文所述之基底416背側的背後連結之目的。
整體設計程序流程
第6圖顯示適用於3DIC中的晶片412和414之各者的說明性數位積體電路設計流程之簡化圖。在高等級下，程序開始於產品理念(步驟600)且在EDA(電子設計自動化)軟體設計程序中實現(步驟610)。當設計完成時，它能下線(步驟627)。在下線之後的某個時候，最後發生製造程序(步驟650)和封裝及裝配程序(步驟660)而導致成品的積體電路晶片(結果670)。
EDA軟體設計程序(步驟610)本身由一些步驟612-630組成，為求簡單起見而顯示為線性形式。在實際的積體電路設計程序中，特定設計可能必須返回步驟，直到通過某些測試為止。同樣地，在任何實際的設計程序中，這些步驟可以不同順序和組合而發生。本說明因此藉由內文和一般解釋來提出，而非作為用於特定積體電路的特定、或建議的設計流程。
現在將提出EDA軟體設計程序(步驟610)之元件步驟的簡要說明。
系統設計(步驟612)：設計人員說明了他們希望實作的功能，他們能進行如何規劃提升功能、檢查成本等。硬體-軟體架構分區能在此階段中發生。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括 Model Architect、Saber、System Studio、及DesignWare®產品。
邏輯設計和功能驗證(步驟614)：在此階段中，寫入用於系統中之模組的VHDL或Verilog碼且為了功能準確性而檢查設計。更具體來說，檢查設計以確保其反應於特定輸入刺激而產生正確的輸出。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括VCS、VERA、DesignWare®、Magellan、Formality、ESP和LEDA產品。
用於測試的合成和設計(步驟616)：在此，VHDL/Verilog被轉譯成網路連線表。能為了目標技術而最佳化網路連線表。此外，測試之設計和實作用以允許檢查成品的晶片發生。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括Design Compiler®、Physical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX、及DesignWare®產品。
網路連線表驗證(步驟618)：在此步驟中，為了符合時序限制且為了與VHDL/Verilog原始碼一致而檢查網路連線表。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括Formality、PrimeTime、及VCS產品。
設計規劃(步驟620)：在此，為了時序和頂層路由而建構並分析用於晶片的整體平面佈置。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括 Astro及Custom Designer產品。
實體實作(步驟622)：佈置(電路元件之定位)和路由(電路元件之連接)在此步驟中發生，因為能選擇程式庫細胞以進行指定的邏輯功能。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括Astro、IC Compiler、及Custom Designer產品。在各種實施例中，能在此步驟中或在步驟620中定義如450的TSV。
分析和提取(步驟624)：在此步驟中，在電晶體層級下驗證電路功能，其接著允許「若-則」提升。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括AstroRail、PrimeRail、PrimeTime、及Star-RCXT產品。
實體驗證(步驟626)：在此步驟中，進行各種檢查功能以確保製造、電子問題、平版印刷問題、及電路的正確性。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括Hercules產品。
下線(步驟627)：此步驟提供待使用之「下線」資料(若適當的話在施用平版印刷增強之後)以產生用於平版印刷使用之遮罩以產生成品的晶片。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括IC Compiler及Custom Designer產品系列。
解析度增強(步驟628)：此步驟涉及佈局的幾何操作以提高設計的可製造性。能在此步驟中使用之來 自Synopsys公司的示範EDA軟體產品包括Proteus、ProteusAF、及PSMGen產品。
遮罩資料準備(步驟630)：此步驟提供遮罩製造就緒的「下線」資料以產生用於平版印刷使用之遮罩以產生成品的晶片。能在此步驟中使用之來自Synopsys公司的示範EDA軟體產品包括CATS(R)系列產品。
在步驟620和622中進行的佈局程序中，通常在佈置其他細胞之前定義所有TSV的位置。在一個實施例中，TSV 540在整個晶片上被佈置為規則圖案。在另一實施例中，TSV 540被佈置接近於I/O區的N+和P+區而不是核心區域的N+和P+區。無論在哪種情況下，在佈置和路由軟體的控制下，可藉由電腦系統來自動地進行佈置。
佈局為製造程序定義了一些遮罩。在這些遮罩中的是一個TSV層遮罩，其定義每個TSV的側向大小、形狀和位置。此遮罩係用以圖案化具有透過其將蝕刻TSV溝渠的開口之基底頂側表面上的光阻。佈局也定義數個金屬層遮罩，各用以圖案化金屬互連層之各自一者。這是在用於定義互連的這些遮罩之其一者的佈局中以電性連接TSV導體450之頂側端至重摻雜P+接觸墊425。此佈局也定義用以圖案化背側介電質458中的通孔460和462之遮罩。這是在用於定義通孔460之此遮罩的佈局中，如此其從TSV 540之背側端的中心更寬或側向地偏離，或這兩者皆是，使得其暴露TSV導體450之背側端與基底416 之背側表面446上的區域467兩者。佈局亦定義用以圖案化光阻的遮罩以蝕刻回沉積在通孔460中的金屬446，同時防止通孔462中的金屬受到此回蝕刻。
因此，除此之外，佈局定義遮罩特徵(例如，光阻開口位置)以蝕刻在電鍍和變薄之後將形成整個延伸穿過晶片的TSV導體450之TSV 540。亦識別出用於形成電性連接TSV導體450之頂側端至晶片之頂側表面上的P+接觸墊425之導電路徑的遮罩特徵(例如，互連456的位置)，以及用於電性連接TSV導體450之背側端至晶片之背側表面446上之區域467的遮罩特徵(例如，在背側介電質458中的通孔460之大小、形狀和位置)。佈局當然也為晶片412之製造定義許多其他遮罩。
電腦系統
第7圖係能用以實作結合本發明之態樣的軟體之電腦系統710的簡化方塊圖。特別是，上述之佈局程序在佈局軟體的控制下係使用這樣的電腦系統來實作。在第6圖中識別出實作佈局程序及其他程序步驟的軟體使電腦系統710以指定方式來操作。
電腦系統710通常包括經由匯流排子系統712與一些周邊裝置通訊的處理器子系統714。這些周邊裝置可包括儲存子系統724，包含記憶體子系統726及檔案儲存子系統728、使用者介面輸入裝置722、使用者介面輸出裝置720、及網路介面子系統716。輸入和輸出裝置允 許使用者與電腦系統710互動。網路介面子系統716提供連接外部網路的介面，包括連接通訊網路718的介面，且經由通訊網路718而耦接至其他電腦系統中的對應之介面裝置。通訊網路718可包含許多互連的電腦系統及通訊鏈結。這些通訊鏈結可以是有線鏈結、光鏈結、無線鏈結、或用於資訊通訊的任何其他機制，但通常是IP為基的通訊網路。儘管在一個實施例中，通訊網路718是網際網路，但在其他實施例中，通訊網路718可以是任何適當的電腦網路。
網路介面的實體硬體元件有時稱為網路介面卡(NIC)，雖然它們不必為卡片形式：例如，它們可以為積體電路(IC)和直接安裝到主機板之連接器的形式、或為在具有電腦系統之其他元件之單一積體電路晶片上製造之巨型細胞的形式。
使用者介面輸入裝置722可包括鍵盤、如滑鼠、軌跡球、觸控墊、或圖形平板之指向裝置、掃描器、併入顯示器的觸控螢幕、如語音辨識系統的音頻輸入裝置、麥克風、及其他類型的輸入裝置。一般來說，「輸入裝置」之術語的使用係打算包括用以將資訊輸入電腦系統710中或輸入到電腦網路718上之所有可能的裝置類型及方法。
使用者介面輸出裝置720可包括顯示子系統、印表機、傳真機、或如音頻輸出裝置的非視覺顯示器。顯示子系統可包括陰極射線管(CRT)、如液晶顯示 器(LCD)的平面裝置、投射裝置、或用於建立可見影像的一些其他機制。顯示子系統也可提供如通孔音頻輸出裝置的非視覺顯示。一般來說，使用「輸出裝置」之術語係打算包括用以將資訊從電腦系統710輸出至使用者或輸出至另一機器或電腦系統之所有可能的裝置類型及方法。
儲存子系統724儲存提供了本發明之某些實施例之功能的基本編程和資料結構。例如，實作本發明之某些實施例的功能之各種模組可儲存在儲存子系統724中。這些軟體模組通常係由處理器子系統714執行。
記憶體子系統726通常包括一些記憶體，包括用於在程式執行期間儲存指令和資料的主隨機存取記憶體(RAM)730、及其中儲存固定指令的唯讀記憶體(ROM)732。檔案儲存子系統728提供用於程式和資料檔案的永久儲存，且可包括硬碟機、連同相關可移除媒體的軟碟機、CD-ROM機、光碟機、或可移除媒體匣。實作本發明之某些實施例的功能之資料庫和模組已可設置於如一或更多CD-ROM的電腦可讀媒體上，且可被檔案儲存子系統728儲存。除此之外，主機記憶體726還包含當由處理器子系統714執行時會使電腦系統操作或進行如本文所示之功能的電腦指令。如本文所使用，被說成運作在「主機」或「電腦」中或上的程序和軟體反應於包括用於上述指令和資料之任何其他本地或遠端儲存的主機記憶體子系統726中的電腦指令和資料，而在處理器子系統714上執行。
匯流排子系統712提供了用於使電腦系統710的各種元件和子系統如預期般彼此通訊的機制。雖然匯流排子系統712示意地顯示為單一匯流排，但匯流排子系統的其他實施例可使用多個匯流排。
電腦系統710本身可以是不同類型，包括個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視、大型電腦、伺服器場、或任何其他資料處理系統或使用者裝置。由於電腦和網路的不斷變化，因此第7圖所示之電腦系統710的說明僅打算作為為了說明本發明之較佳實施例之目的的具體實例。電腦系統710的許多其他配置有可能具有比第7圖所示之電腦系統更多或更少的元件。
如本文所使用，資訊項目的「識別」不一定需要資訊項目的直接指定。能藉由透過一或更多的間接來簡單地參考實際資訊、或藉由識別共同足以判定實際資訊項目之一或更多不同的資訊項目來在領域中「識別」出資訊。另外，本文使用「指出」之術語來表示與「識別」相同。
本文中對他們的教導併入下列的參考：美國專利早期公開申請書第2010-0244179和2011-0195546號、及美國專利第5,428,247、7,262,109、7,691,748和7,956,442號。
申請人特此在隔離中揭露本文所述之每個個別特徵和兩個或更多上述特徵的任何組合，到達上述特徵或組合能夠從本領域之熟知技術者之共同一般知識的觀 點，基於本說明書來整體實現，而不論上述特徵或特徵組合是否解決本文所揭露之任何問題，且不受限於申請專利範圍的範疇。申請人指出本發明之態樣可包含任何上述特徵或特徵組合。有鑑於上述說明，本領域之熟知技術者將清楚明白可在本發明之範圍內進行各種修改。
已為了顯示和說明之目的而提出本發明之較佳實施例的上述說明。其不打算為詳盡地或將本發明限制為所揭露之精確形式。顯然地，本領域之熟知從業者將清楚明白許多修改和變化。例如，儘管以上參考第5圖來說明「早期的TSV」處理，但其他實施例仍能使用如「最初的TSV」處理之其他變化。而且，在一些實施例中，連接至背側表面的接點能例如透過RDL路由導體而連接至下方相鄰晶片的接地。尤其是，而沒有限制地，在本申請書中藉由參考而說明、建議或併入的任何和所有變化係藉由參考而具體併入本發明之實施例的本文說明。此外，本文中針對任何一個實施例之藉由參考而說明、建議或併入的任何和所有變化也被視為針對所有其他實施例的教導。選擇並說明本文所述之實施例以最佳解釋本發明之原理及其實際應用，藉此使本領域之熟知技術者能了解用於各種實施例的本發明，且其中各種實施例適用於預期的特定用途。預期本發明之範圍係由下列申請專利範圍及其等效範圍定義。
410‧‧‧積體電路結構
412‧‧‧晶片
414‧‧‧晶片
416‧‧‧P基底
418‧‧‧NMOS電晶體
420‧‧‧PMOS電晶體
422‧‧‧N+散佈
425‧‧‧P+接觸墊
426‧‧‧通道區
428‧‧‧閘堆疊
430‧‧‧N阱散佈
432‧‧‧P+散佈
434‧‧‧P+散佈
435‧‧‧N+接觸墊
436‧‧‧通道區
438‧‧‧閘堆疊
440‧‧‧矽通孔
442‧‧‧矽通孔
444‧‧‧頂側表面
446‧‧‧背側表面
458‧‧‧氧化層
464‧‧‧RDL導體
450‧‧‧導體
451‧‧‧導體
452‧‧‧介電層
454‧‧‧導電材料
454A‧‧‧通孔
454B‧‧‧通孔
456‧‧‧M1導電區段
460‧‧‧通孔
466‧‧‧導電材料
427‧‧‧表面區
467‧‧‧表面區
468‧‧‧上層導體
472‧‧‧基底
448‧‧‧絕緣材料
462‧‧‧通孔
470‧‧‧塊形接點

Claims (13)

  1. 一種積體電路裝置，包含：一第一半導體基底，具有相對頂側和背側表面，該第一半導體基底具有一電晶體於其中；及一第一導體，整個穿過該第一半導體基底而延伸，該第一導體在一第一端上電性連接至該第一半導體基底頂側表面上的一第一點且在一第二端上電性連接至該第一半導體基底背側表面上的一第二點，其中該第一半導體基底在該第一半導體基底頂側表面包含一P型輕摻雜基底及一P型重摻雜接觸墊，其中該第一點係在該P型重摻雜接觸墊上。
  2. 一種積體電路裝置，包含：一第一半導體基底，具有相對頂側和背側表面，該第一半導體基底具有一電晶體於其中；一第一導體，整個穿過該第一半導體基底而延伸，該第一導體在一第一端上電性連接至該第一半導體基底頂側表面上的一第一點且在一第二端上電性連接至該第一半導體基底背側表面上的一第二點，從而形成從該第一半導體基底的該背側表面穿過該第一導體到該第一半導體基底的該頂側表面的導電路徑；一絕緣層，在該第一半導體基底的該背側表面上，該絕緣層具有一開口，其在其該背側上暴露該第一導體的該第二端及該第一半導體基底的一特定區之兩者；及一導電材料在該開口中，該導電材料電性連接該第一 導體的該第二端與該特定區。
  3. 一種積體電路裝置，包含：一第一半導體基底，具有相對頂側和背側表面，該第一半導體基底具有一電晶體於其中；一第一導體，整個穿過該第一半導體基底而延伸，該第一導體在一第一端上電性連接至該第一半導體基底頂側表面上的一第一點且在一第二端上電性連接至該第一半導體基底背側表面上的一第二點；一額外TSV，穿過該第一半導體基底；一絕緣層，在該第一半導體基底的該背側表面上；及複數個RDL導體，在該絕緣層的該背側上，其中該額外TSV係透過該絕緣層中的一通孔來電性連接至該些RDL導體之其一者，及該第一導體未連接至在該第一半導體基底之該背側上的任何RDL導體。
  4. 一種積體電路裝置，包含：一第一半導體基底，具有相對頂側和背側表面；一第一導體，整個穿過該第一半導體基底而延伸，該第一導體在一第一端上電性連接至該第一半導體基底頂側表面上的一第一點；複數個RDL導體，在該第一半導體基底的該背側上，其中該第一導體係與該第一半導體基底之該背側上的所有RDL導體絕緣。
  5. 如申請專利範圍第4項所述之裝置，更包含：一額外TSV，穿過該第一半導體基底，其中該額外TSV係電性連接至該些RDL導體之其一者。
  6. 一種用於製造一積體電路裝置之方法，包含以下之步驟：設置一第一半導體基底，具有相對頂側和背側表面，該第一半導體基底具有一電晶體於其中；及形成一第一導體，整個穿過該第一半導體基底而延伸，該第一導體在一第一端上電性連接至該第一半導體基底頂側表面上的一第一點且在一第二端上電性連接至該第一半導體基底背側表面上的一第二點，從而形成從該第一半導體基底的該背側表面穿過該第一導體到該第一半導體基底的該頂側表面的導電路徑，其中形成一第一導體的步驟包含以下之步驟：形成一絕緣層，在該第一半導體基底的該背側表面上；打開一通孔，其在其該背側上暴露該第一導體的該第二端及該第一半導體基底的一特定區之兩者；及形成一導電材料該通孔中，該導電材料電性連接該第一導體的該第二端與該特定區。
  7. 一種用於製造一積體電路裝置之方法，包含以下之步驟：設置一第一半導體基底，具有相對頂側和背側表面， 該第一半導體基底具有一電晶體於其中；及形成一第一導體，整個穿過該第一半導體基底而延伸，該第一導體在一第一端上電性連接至該第一半導體基底頂側表面上的一第一點且在一第二端上電性連接至該第一半導體基底背側表面上的一第二點，形成一額外TSV，穿過該第一半導體基底；形成複數個RDL導體在該第一半導體基底的該背側上；電性連接該額外TSV至該些RDL導體之其一者；及絕緣該第一導體與該第一半導體基底之該背側上的所有RDL導體。
  8. 一種用於製造一積體電路裝置之方法，包含以下之步驟：設置一第一半導體基底，具有相對頂側和背側表面；及形成一第一導體，整個穿過該第一半導體基底而延伸，該第一導體在一第一端上電性連接至該第一半導體基底頂側表面上的一第一點；及形成複數個RDL導體在該絕緣層的該背側上；及絕緣該第一導體與該第一半導體基底之該背側上的所有RDL導體。
  9. 如申請專利範圍第8項所述之方法，更包含以下之步驟：形成一額外TSV，穿過該第一半導體基底；及 電性連接該額外TSV至該些RDL導體之其一者。
  10. 一種三維積體電路，包含：複數個積體電路晶片，垂直地堆疊在一固定結構中，該複數個晶片包括一第一晶片，具有相對頂側和背側表面；一第一導體，整個穿過該第一晶片而延伸，該第一導體在一第一端上電性連接至該第一晶片頂側表面上的一第一點；及複數個RDL導體，在該第一晶片的該背側上；其中該第一導體係與該第一晶片之該背側上的所有RDL導體絕緣。
  11. 一種用於設計一三維積體電路之方法，包含以下之步驟：使用一電腦系統，其依據為一第一晶片所提出的一積體電路設計來開發用於該三維積體電路之該第一晶片的一佈局，該第一晶片由一第一導電型的一輕摻雜基底製成，該第一晶片具有相對頂側和背側表面；及設置該佈局來製造該第一晶片，其中該佈局識別出遮罩特徵，用於形成一電晶體在該第一晶片中；形成該第一導電型的一重摻雜接觸墊在該第一晶片頂側表面；形成一第一導體，整個穿過該第一晶片而延伸；及形成一導電路徑，電性連接該第一導體的一第一端至 該重摻雜接觸墊且電性連接該第一導體的一第二端至該第一晶片背側表面上的一第二點。
  12. 如申請專利範圍第11項所述之方法，其中用於形成該導電路徑的該些遮罩特徵包括用於下列步驟的遮罩特徵：打開一通孔，穿過該第一晶片的該背側表面上的一絕緣層，其暴露該第一導體的該第二端及該第一晶片的該背側上之該第一晶片的一特定區之兩者；以及在該通孔中形成一導電材料，該導電材料將該第一導體的該第二端與該特定區電性連接。
  13. 一種儲存指令的非暫態電腦可讀儲存媒體，當該指令被一處理器執行時會使一電腦系統進行用於設計一三維積體電路之方法，該方法包含：定義垂直地堆疊在一固定結構中的複數個積體電路晶片，該複數個積體電路晶片包括一第一晶片，具有相對頂側和背側表面且具有一電晶體於其中；定義一第一導體，整個穿過該第一晶片而延伸，該第一導體在一第一端上電性連接至該第一晶片頂側表面上的一第一點；及定義一通孔，穿過該第一晶片的該背側表面上的絕緣層，該通孔暴露該第一導體的一第二端及該第一晶片的該背側上之該第一晶片的一特定區之兩者，該通孔具有一導電材料於其中，該導電材料將該第一導體的該第二端與該特定區電性連接，從而形成從該第一晶片的該背側表面穿 過該第一導體到該第一晶片的該頂側表面的導電路徑。
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