CN116090372B - 一种基于fpga的芯片仿真加速方法和系统 - Google Patents

一种基于fpga的芯片仿真加速方法和系统 Download PDF

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Abstract

本发明公开了一种基于FPGA的芯片仿真加速方法和系统，包括主机利用预设的综合工具将用户设计的逻辑电路综合为RTL级表示文件；通过编写处理逻辑，将RTL级表示文件映射为带有特定功能的调试和控制用途的模块，并存储为预设格式的表示文件；获取用来辅助调试的电路模块，结合工具链将预设格式的表示文件生成位流，并下载到仿真加速器的FPGA系统中；在主机中加载加速器控制程序，主机的加速器控制程序通过物理通信方式和仿真加速器交换信号完成对用户设计逻辑的加速仿真。可对任意的用户RTL设计进行仿真，对运行在FPGA中的用户设计进行调试和控制，以及可对调试和控制的多项过程进行加速，调试以及控制灵活且快速高效。

Description

一种基于FPGA的芯片仿真加速方法和系统
技术领域
本发明属于电子设计自动化技术领域，特别是涉及一种基于FPGA的芯片仿真加速方法和系统。
背景技术
随着片上可编程技术的发展，出现了多种基于FPGA原型系统的验证和仿真技术，这些平台以高于软件模拟几个数量级的速度为规模级以上的设计提供硅前验证服务。
然而，目前的FPGA原型系统只能提供非常有限的调试能力，用户难以快速检查设计中的问题和执行各种测试。
另外一些仿真加速器平台无法提供对用户设计的完整控制，不能提供调试和控制操作，或只能提供完全领域和场景特定的系统。因此亟需一种可快速且灵活进行调试和测试的仿真加速方法。
发明内容
针对以上技术问题，本发明提供一种基于FPGA的芯片仿真加速方法和系统。
本发明解决其技术问题采用的技术方案是：
一种基于FPGA的芯片仿真加速方法，方法包括以下步骤：
S100：主机利用预设的综合工具将用户设计的逻辑电路综合为RTL级表示文件；
S200：通过编写处理逻辑，将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，并存储为预设格式的表示文件；
S300：获取用来辅助调试的电路模块，结合工具链将S200生成的表示文件生成位流，并将位流下载到仿真加速器的FPGA系统中；
S400：在主机中加载加速器控制程序，主机的加速器控制程序通过物理通信方式和仿真加速器交换信号完成对用户设计逻辑的加速仿真。
优选地，预设的综合工具包括FPGA厂商综合工具、开源综合工具、通用综合工具和特定目标的综合工具。
优选地，预设格式的表示文件包括Verilog表示、EDIF表示、BLIF表示、AIG表示、netlist表示和二进制表示。
优选地，辅助调试的电路模块包括片内主控模块、片间通信模块、时钟模块、断言支持模块、系统调用支持模块、探针支持模块、AXI交互接口、DMA交互接口和其他外设通信接口。
优选地，S200中将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，包括：
S210：将RTL级表示文件嵌入到仿真加速器提供的主框架电路中；
S220：将嵌入到主框架电路中的RTL级表示文件内部的互联有选择性的断开，在断开的位置插入用于调试和控制用途的电路模块，将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块；
或
S230：将嵌入到主框架电路中的RTL级表示文件替换为带有特定功能的调试和控制用途的电路模块。
优选地，带有特定功能的调试和控制用途的模块中的特定功能包括：控制时钟、执行指令、存储波形、执行断言和修改数据。
优选地，S400中在主机中加载加速器控制程序，包括：
当用户设计的逻辑电路中包括测试驱动代码时，将测试驱动代码通过软件仿真工具编译为运行在主机上的可执行或可解释内容，作为加速器控制程序；
当用户设计的逻辑电路中不包括测试驱动代码时，则使用预设的加速器控制程序作为加速器控制程序，其中，预设的加速器控制程序包括与仿真加速器配套的软件仿真程序、仿真加速器控制台程序、使用仿真加速器API编写的其他用户程序。
优选地，S400中主机的加速器控制程序通过物理通信方式和仿真加速器交换信号，其中，物理通信方法包括Ethernet、PCIe、GTH、同轴电缆、光纤和GPIO，通信过程中所用到的通信协议包括RPC、Socket、中断、DMA、AXI、I2C和SPI。
优选地，信号包括控制指令和数据指令，控制指令用于设置仿真加速器的执行状态和执行指令，数据指令用于给仿真加速器中运行的被测逻辑电路设置输入激励或读取输出数据。
一种基于FPGA的芯片仿真加速系统，包括主机和仿真加速器，主机利用预设的综合工具将用户设计的逻辑电路综合为RTL级表示文件；通过编写处理逻辑，将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，并存储为预设格式的表示文件；获取用来辅助调试的电路模块，结合工具链将S200生成的表示文件生成位流，并将位流下载到仿真加速器的FPGA系统中；在主机中加载加速器控制程序，主机的加速器控制程序通过物理通信方式和仿真加速器交换信号完成对用户设计逻辑的加速仿真。
上述一种基于FPGA的芯片仿真加速方法和系统，可以对任意的用户RTL设计进行仿真，并且支持对运行在FPGA中的用户的设计进行调试和控制，以及可对调试和控制的多项过程进行加速，调试以及控制灵活且快速高效。
附图说明
图1为本发明一实施例中一种基于FPGA的芯片仿真加速方法的流程图；
图2为本发明一实施例中一种基于FPGA的芯片仿真加速系统的结构框图。
具体实施方式
为了使本技术领域的人员更好地理解本发明的技术方案，下面结合附图对本发明作进一步的详细说明。
在一个实施例中，如图1所示，一种基于FPGA的芯片仿真加速方法，方法包括以下步骤：
S100：主机利用预设的综合工具将用户设计的逻辑电路综合为RTL级表示文件。
具体地，还可以将用户设计的逻辑电路综合为门级表示文件，用户设计的逻辑电路包括DUT部分，也可以包括TB部分，DUT（即Device Under Test），指的是描述即将生产为硬件实物的被测逻辑电路；TB（即Test Bench），指的是为了测试DUT所编写的测试驱动代码。其中，RTL（Register Transfer Level）表示寄存器转换级电路。
在一个实施例中，预设的综合工具包括FPGA厂商综合工具、开源综合工具、通用综合工具和特定目标的综合工具。
S200：通过编写处理逻辑，将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，并存储为预设格式的表示文件。
在一个实施例中，预设格式的表示文件包括Verilog表示、EDIF表示、BLIF表示、AIG表示、netlist表示和二进制表示。
具体地，根据工具链最终设计以及根据用户选择，将会以多种格式存储，包括但不限于：私有格式、Structure Verilog、EDIF、BLIF、AIG、BitStream等。
在一个实施例中，S200中将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，包括：
S210：将RTL级表示文件嵌入到仿真加速器提供的主框架电路中；
S220：将嵌入到主框架电路中的RTL级表示文件内部的互联有选择性的断开，在断开的位置插入用于调试和控制用途的电路模块，将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块；
或
S230：将嵌入到主框架电路中的RTL级表示文件替换为带有特定功能的调试和控制用途的电路模块。
在一个实施例中，带有特定功能的调试和控制用途的模块中的特定功能包括：控制时钟、执行指令、存储波形、执行断言和修改数据。
具体地，根据用户的选择，映射后的电路将提供信号修改、信号固化、波形存储等功能。
S300：获取用来辅助调试的电路模块，结合工具链将S200生成的表示文件生成位流，并将位流下载到仿真加速器的FPGA系统中。
具体地，将S200生成的表示文件，连同额外的用来辅助调试的电路模块，使用FPGA厂商提供的或第三方工具链生成bitstream。将生成的一个或多个bitstream下载到FPGA系统中。
在一个实施例中，辅助调试的电路模块包括片内主控模块、片间通信模块、时钟模块、断言支持模块、系统调用支持模块、探针支持模块、AXI交互接口、DMA交互接口和其他外设通信接口。
具体地，在这个维度上辅助调试的电路模块分可选和固有两类，可选的包括：断言支持模块、波形存储模块、系统调用模块、探针模块、外设桥等；固有的包括主控模块、时钟模块、通信模块等。
S400：在主机中加载加速器控制程序，主机的加速器控制程序通过物理通信方式和仿真加速器交换信号完成对用户设计逻辑的加速仿真。
在一个实施例中，S400中主机的加速器控制程序通过物理通信方式和仿真加速器交换信号，其中，物理通信方法包括Ethernet、PCIe、GTH、同轴电缆、光纤和GPIO，通信过程中所用到的通信协议包括RPC、Socket、中断、DMA、AXI、I2C和SPI。
在一个实施例中，信号包括控制指令和数据指令，控制指令用于设置仿真加速器的执行状态和执行指令，数据指令用于给仿真加速器中运行的逻辑描述代码设置输入激励或读取输出数据。
在一个实施例中，S400中在主机中加载加速器控制程序，包括：
当用户设计的逻辑电路中包括测试驱动代码时，将测试驱动代码通过软件仿真工具编译为运行在主机上的可执行或可解释内容，作为加速器控制程序；
当用户设计的逻辑电路中不包括测试驱动代码时，则使用预设的加速器控制程序作为加速器控制程序，其中，预设的加速器控制程序包括与仿真加速器配套的软件仿真程序、仿真加速器控制台程序、使用仿真加速器API编写的其他用户程序。
具体地，将用户TB部分通过软件仿真工具编译为运行在通用或专用计算设备上的可执行或可解释内容，或者使用特定的加速器控制程序，以达到向加速器系统传输信号的目的。主机和仿真加速器间的物理通信方式包括但不限于Ethernet、PCIe、GTH、同轴电缆、光纤、GPIO等，通信协议包括但不限于RPC、Socket、中断、DMA、AXI、I2C、SPI等。
进一步地，主机包括PC机系统、单个或多个服务器、特定或通用硬件设备等具有与加速器通信能力的硬件或软件系统。
具体地，通过操作S400中的加速器控制程序中各项调试、跟踪、检查、断言、快照等功能实现等效于软件仿真器的功能，同时获得硬件的加速。
在一个详细的实施例中，一种基于FPGA的芯片仿真加速方法，包括步骤1：利用综合工具将用户的设计（包括DUT部分，也可以包括TB部分）综合为RTL级表示或门级表示。综合工具包括但不限于：FPGA厂商综合工具、开源综合工具、通用综合工具和特定目标的综合工具。
步骤2：通过编写处理逻辑，将步骤1生成的表示文件进行技术映射，技术映射的方法包括但不限于：在步骤1生成的表示文件前后插入调试和控制用途的IP、将步骤1生成的表示文件映射为特定功能的调试和控制用途的IP，并存储为某种表示，包括但不限于：Verilog表示、EDIF表示、BLIF表示、AIG表示、netlist表示、二进制表示等，或者直接将步骤1生成的表示文件替换为特定功能的调试和控制用途的IP。
步骤3：将步骤2生成的表示文件，连同额外的用来辅助调试的IP，使用FPGA厂商提供的或第三方工具链生成bitstream。辅助调试的IP包括但不限于片内主控模块、片间通信模块、时钟模块、断言支持模块、系统调用支持模块、探针支持模块、AXI交互接口、DMA交互接口、其他外设通信接口等；将生成的一个或多个bitstream下载到FPGA系统中。
步骤4：将用户TB部分通过软件仿真工具编译为运行在通用或专用计算设备上的可执行或可解释内容，或者使用特定的加速器控制程序，以达到向加速器系统交换信号的目的。两者设备的物理通信方式包括但不限于Ethernet、PCIe、GTH、同轴电缆、光纤、GPIO等，通信协议包括但不限于RPC、Socket、中断、DMA、AXI、I2C、SPI等。
步骤5：通过操作运行步骤4的程序中各项调试、跟踪、检查、断言、快照等功能实现等效于软件仿真器的功能，同时获得硬件的加速。
上述一种基于FPGA的芯片仿真加速方法，可以对任意的RTL设计进行仿真，支持对运行在FPGA中的用户设计进行暂停、修改、快照等操作，可以对用户DUT仿真、调试、跟踪、测试等多项过程进行加速，调试以及控制灵活且快速高效。
在一个实施例中，一种基于FPGA的芯片仿真加速系统，如图2所示，包括主机和仿真加速器，主机利用预设的综合工具将用户设计的逻辑电路综合为RTL级表示文件；通过编写处理逻辑，将RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，并存储为预设格式的表示文件；获取用来辅助调试的电路模块，结合工具链将S200生成的表示文件生成位流，并将位流下载到仿真加速器的FPGA系统中；在主机中加载加速器控制程序，主机的加速器控制程序通过物理通信方式和仿真加速器交换信号完成对用户设计逻辑的加速仿真。
进一步地，在主机中运行的软件仿真程序通过调用API发送激励或指令；软件协议层将请求打包为二进制数据再交给硬件接口；硬件接口通过直连、单层或多层网络路由将数据包投递到目标加速器单元；目标加速器单元的硬件系统接收到数据包后转交给软件协议层进行解包；将解包后的激励或指令传递给主控程序；主控程序依据内容执行相应动作，或将数据透传到被加速的用户逻辑中；用户逻辑返回计算结果到主控程序；计算或执行结果通过软件协议层的打包解包以及硬件链路层的路由和传输到达软件仿真应用程序。
关于一种基于FPGA的芯片仿真加速系统的具体限定可以参见上文中对于一种基于FPGA的芯片仿真加速系统的限定，在此不再赘述。
以上对本发明所提供的一种基于FPGA的芯片仿真加速方法和系统进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (8)

1.一种基于FPGA的芯片仿真加速方法，其特征在于，所述方法包括以下步骤：
S100：主机利用预设的综合工具将用户设计的逻辑电路综合为RTL级表示文件；
S200：通过编写处理逻辑，将所述RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，并存储为预设格式的表示文件；其中，所述带有特定功能的调试和控制用途的模块中的特定功能包括：控制时钟、执行指令、存储波形、执行断言和修改数据；
S300：获取用来辅助调试的电路模块，结合工具链将S200生成的表示文件生成位流，并将所述位流下载到仿真加速器的FPGA系统中；
S400：在所述主机中加载加速器控制程序，所述主机的加速器控制程序通过物理通信方式和所述仿真加速器交换信号完成对用户设计逻辑的加速仿真；
S200中将所述RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，包括：
S210：将所述RTL级表示文件嵌入到所述仿真加速器提供的主框架电路中；
S220：将嵌入到所述主框架电路中的所述RTL级表示文件内部的互联有选择性的断开，在断开的位置插入用于调试和控制用途的电路模块，将所述RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块；
或
S230：将嵌入到所述主框架电路中的所述RTL级表示文件替换为带有特定功能的调试和控制用途的电路模块。
2.根据权利要求1所述的方法，其特征在于，所述预设的综合工具包括FPGA厂商综合工具、开源综合工具、通用综合工具和特定目标的综合工具。
3.根据权利要求1所述的方法，其特征在于，所述预设格式的表示文件包括Verilog表示、EDIF表示、BLIF表示、AIG表示、netlist表示和二进制表示。
4.根据权利要求1所述的方法，其特征在于，所述辅助调试的电路模块包括片内主控模块、片间通信模块、时钟模块、断言支持模块、系统调用支持模块、探针支持模块、AXI交互接口、DMA交互接口和其他外设通信接口。
5.根据权利要求1所述的方法，其特征在于，S400中在所述主机中加载加速器控制程序，包括：
当所述用户设计的逻辑电路中包括测试驱动代码时，将所述测试驱动代码通过软件仿真工具编译为运行在主机上的可执行或可解释内容，作为加速器控制程序；
当所述用户设计的逻辑电路中不包括测试驱动代码时，则使用预设的加速器控制程序作为加速器控制程序，其中，所述预设的加速器控制程序包括与仿真加速器配套的软件仿真程序、仿真加速器控制台程序、使用仿真加速器API编写的其他用户程序。
6.根据权利要求1所述的方法，其特征在于，S400中所述主机的加速器控制程序通过物理通信方式和所述仿真加速器交换信号，其中，所述物理通信方式包括Ethernet、PCIe、GTH、同轴电缆、光纤和GPIO，通信过程中所用到的通信协议包括RPC、Socket、中断、DMA、AXI、I2C和SPI。
7.根据权利要求6所述的方法，其特征在于，所述信号包括控制指令和数据指令，所述控制指令用于设置所述仿真加速器的执行状态和执行指令，所述数据指令用于给所述仿真加速器中运行的被测逻辑电路设置输入激励或读取输出数据。
8.一种基于FPGA的芯片仿真加速系统，其特征在于，包括主机和仿真加速器，所述主机利用预设的综合工具将用户设计的逻辑电路综合为RTL级表示文件；通过编写处理逻辑，将所述RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，并存储为预设格式的表示文件；获取用来辅助调试的电路模块，结合工具链将S200生成的表示文件生成位流，并将所述位流下载到仿真加速器的FPGA系统中；在所述主机中加载加速器控制程序，所述主机的加速器控制程序通过物理通信方式和所述仿真加速器交换信号完成对用户设计逻辑的加速仿真；其中，所述带有特定功能的调试和控制用途的模块中的特定功能包括：控制时钟、执行指令、存储波形、执行断言和修改数据；
将所述RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块，包括：
将所述RTL级表示文件嵌入到所述仿真加速器提供的主框架电路中；
将嵌入到所述主框架电路中的所述RTL级表示文件内部的互联有选择性的断开，在断开的位置插入用于调试和控制用途的电路模块，将所述RTL级表示文件映射为带有特定功能的调试和控制用途的电路模块；
或
将嵌入到所述主框架电路中的所述RTL级表示文件替换为带有特定功能的调试和控制用途的电路模块。
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