JP2006060072A - 半導体装置の設計方法及び半導体装置 - Google Patents
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Abstract
【解決手段】スタックビア設計レイアウト結果から温度変化による歪みによって故障発生可能性の高い危険スタックビア部を特定のスタックビア構造をもとに抽出し、その危険スタックビア部の温度変化歪み量を算出して所定の臨界歪み量を超える臨界スタックビアを抽出し、そのビアを含む領域に回路機能に変化を与えないように新規ビア構造を追加配置することで臨界スタックビアの歪み量を低減させて、信頼性の高いスタックビアのレイアウト結果を得る。また前記の特定のスタックビア構造を有しない半導体装置を構成する。
【選択図】図19
Description
このメッシュ構造によるビア強化方法の場合は、ビア周辺に一定程度の領域が確保できるチップの周辺などに形成することにより界面剥離などを防ぐのに有効と言える。しかし、この方法は、チップ内部など、つまり、一律のメッシュ構造などを形成する余裕の無い多層構造の内部のスタックビアなどに生じる強い応力とそれによって発生する障害を回避するには十分な方法とは言えない。このような問題が発生しうるスタックビアなどについてはレイアウト設計の段階で十分な対策を講じる必要がある。
先ず、発明の低誘電率絶縁膜層を用いた多層配線構造における、スッタクビアに対する歪み量の算出方法について説明する。
(2−a)レイアウトの差異による信頼度試験結果への影響
次に、発明者が実施した、半導体デバイスのレイアウトとその評価用試作デバイス(TEG)の信頼度試験の結果との関係を以下に述べる。
上記の実験結果をさらに確かめるために、有限要素法を用いたスタックビア部の歪み分布の計算を実施した。有限要素法による計算には、汎用ソフトANSYSを用い、温度条件(150℃〜−60℃)において、ビアにかかる歪み増分を求めるため、150℃において無応力状態を仮定し、150℃から−60℃に温度降下した際にかかる歪み量とその分布を算出した。また計算モデルは、図3に示した設計レイアウトの基本ユニットパターンType A、Type Bから直接に座標を読み取って作成した。なお、この有限要素法によって得られた歪みの値と、前記の[数7]から導きだされる歪みの値は、傾向が一致することを確認している。
このため、歪みが他に比べて少しでも大きい箇所では金属疲労による劣化は急速に進行するので、集中的に破壊されやすい。このことが、特定ビアで変形(破壊)が生じ、それ以外では変形が見られないという故障の特徴と一致している。
例えば、日本機械学会編、「機械工学便覧」基礎編・材料力学 (2−c)信頼性試験結果への温度変化量の差異の影響 次に、先のTEGの信頼性試験において、基本ユニットパターンType Aに関し、負荷をかける温度サイクルの温度変化量(ΔT)を変えて故障率を測定した。その結果を図6に示す。図中、横軸は温度サイクル回数を表し、縦軸は故障率(500 cycleでの故障率を1としたときの任意単位)を表す。
更に、スタックビアの垂直方向の構造と信頼性試験結果の関連について調査した。図8に示すものは、上記の信頼性試験を行ったTEGに含まれている3種類のスタックビアの構造を模式的に図示したものである。3種類とも、Si基板上に4層のSiLKからなる低誘電体層を貫通する下層のCuスタックビア(ビア径0.14μm)と、その上に2層のSiOCからなる低誘電体層を貫通する中間層のCuスタックビア(ビア径0.14μm)で構成される。なお、各ビア間の横に広がる層はビアが接続する配線層の一部を表す。下層のスタックビアの構成に着目すると、Type 1はスタックビアが垂直に連結された構造、Type 2およびType 3はビアが横方向に一旦シフトして上のビアと連結された構造であるが、Type 2の場合はそのシフトの距離(ビア中心間距離)Pが、0.26〜0.4μmであるのに比して、Type 3の場合は距離Pが、0.5μm以上離れている構造である。
先の図3に示したように、通常LSI配線のCADレイアウトはほぼ同じようなパターンが周期的に繰り返される領域がほとんどである。そのため歪み計算の対象となる領域はこの基本ユニットパターンを用いればよい。そうすることで、各基本ユニットパターン内の同じ位置にあるスタックビアを必要に応じて検討すればよく、設計工程を大幅に簡略化することが可能である。
(3−a)スタックビア追加の例
上記の様な方法で、構造上歪み量が大きいとみなされるスタックビアの抽出やその歪み量の計算による評価を行って、デバイス動作時に破壊が懸念されるスタックビアに関してそのスタックビアにかかる歪み量を低減させるためには、新規にスタックビアの追加配置を適切に行うことによって実現することができる。追加配置をする場合、基本ユニットパターン単位あるいは上記の様に多層配線厚さ程度の長さをもつ矩形を基準領域として設定し、その領域内でスタックビアを追加配置する。基準領域単位での追加配置の効果が確認できれば、以後は基準領域単位ごとに配置レイアウトを繰り返えせば良い。
さらに一般論として以下の手法で効率的にスタックビアを配置するべき位置を算出するアルゴリズムを用いることが有効である。今、図17のように本発明によって基本ユニットパターン領域を抽出し、その中の危険スタックビアA〜Cを抽出する。まず危険スタックビアAに着目する。危険スタックビアAは、周囲の層間膜によって歪みを受ける。逆に言えば、スタックビアAの存在によってビア周囲の領域では、層間膜の影響を弱める働きをする。
以上の様な実験結果、歪み量算出方法および検討結果から、特に低誘電率層間膜を用いたスタックビアを有する、信頼性の高い半導体装置の設計方法は、以下の様な手順で行うことができる。
これまで述べてきた本発明の半導体装置の設計方法と検討結果を適用して、特に低誘電率層間膜を用いたスタックビアを有する、信頼性の高い半導体装置を形成することが可能となる。
102材料2(低誘電率層間膜)
103材料3(基板)
201チップ
202サブブロック
203配線ダミー
204回路領域
205配線ダミー領域
206端部からの距離の方向
301スタックビア
302追加配置されたスタックビア
303SiOC/SiO2層間絶縁膜部
304低誘電率層間膜部
305追加したビア
306配線の延長と追加したビア
401基板
402下層側スタックビア
403中間層側スタックビア
404スタックビアを構成するビア間の距離
501Si基板
502SiO2層
503低誘電率膜(SiLK)
504SiC膜
505配線溝
506バリアメタルとシードCu膜
507メッキCu層
508第一配線層(M1L)
509SiCキャップ層
510低誘電率膜(SiLK)
511SiC膜
512ビア部(M2C)用溝
513配線部(M2L)用溝
514バリアメタルとシードCu膜
515メッキCu層
516ビア部(M2C)
517配線部(M2L)
518層間膜(SiOC)
519ビア部(M3C)
Claims (5)
- 絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置の設計方法において、前記半導体装置の所定領域内の前記導電性スタックビアの設計レイアウト結果から、特定のレイアウト構造をもつ導電性スタックビアである特定構造スタックビアを抽出する特定構造スタックビア抽出工程と、前記半導体装置の設定温度の変化による前記特定構造スタックビアにおける歪み量の評価を行うスタックビア歪み量評価工程と、前記評価の結果をもとに所定の臨界歪み量の値を超える歪み量を有する臨界スタックビアを抽出する臨界スタックビア抽出工程と、前記臨界スタックビアを含む領域における新規ビア構造の追加配置を行うビア構造追加配置工程とを有することを特徴とする半導体装置の設計方法。
- 前記特定構造スタックビア抽出工程で抽出される前記特定構造スタックビアは、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、パターン最小線幅の3倍以内の距離に存在する前記導電性スタックビアであることを特徴とする請求項1記載の半導体装置の設計方法。
- 前記スタックビア歪み量評価工程における、前記歪み量は、[数1]によって算出されることを特徴とする請求項1または2記載の半導体装置の設計方法。
ここで、ε:前記特定構造スタックビアのうちの評価対象スタックビアの歪み量 E1:導電性スタックビアの弾性定数 E2:絶縁膜の弾性定数 α1:導電性スタックビアの熱膨張係数 α2:絶縁膜の熱膨張係数 ΔT:温度変化量 n:半導体装置の設計のレイアウトにおいて、繰り返し配置される基本的な単位パターン領域である基本ユニットパターン領域または適宜設定される評価対象領域に含まれる前記特定構造スタックビアの本数 d:前記評価対象スタックビアのビア径 A:基本ユニットパターン領域の面積または評価対象領域の面積。 - 前記ビア構造追加配置工程における前記新規ビア構造の追加配置は、前記臨界スタックビアが前記所定の臨界歪み量の値以下となり、かつ前記半導体装置の回路動作機能に変化を及ぼさないように、新規の導電性ビア、または導電性スタックビア、または配線層、またはその組合せによる追加配置であることを特徴とする請求項1ないし3のいずれかに記載の半導体装置の設計方法。
- 絶縁膜層と配線形状加工された配線層とがそれぞれ交互に複数層形成された積層構造をなし、前記複数の絶縁層を貫通して前記配線間を接続する一つ以上の導電性スタックビアを有する半導体装置であって、前記導電性スタックビアのうちの第一の導電性スタックビアのビア中心と、前記第一の導電性スタックビアの一端が積層面方向に伸びる配線を介して同電位でつながっている最近接の第二の導電スタックビアのビア中心との距離が、少なくともパターン最小線幅の3倍より遠い距離に配置されていることを特徴とする半導体装置。
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