CN1302533C - 甚低有效介电常数互连结构及其制造方法 - Google Patents

甚低有效介电常数互连结构及其制造方法 Download PDF

Info

Publication number
CN1302533C
CN1302533C CNB031263941A CN03126394A CN1302533C CN 1302533 C CN1302533 C CN 1302533C CN B031263941 A CNB031263941 A CN B031263941A CN 03126394 A CN03126394 A CN 03126394A CN 1302533 C CN1302533 C CN 1302533C
Authority
CN
China
Prior art keywords
dielectric
group
gap filling
etching
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB031263941A
Other languages
English (en)
Other versions
CN1499606A (zh
Inventor
唐纳德·F·克纳派瑞
逖莫斯·J·达尔顿
斯黛芬·M·盖茨
玛哈德维尔·克里施南
塞姆帕斯·普鲁肖撒曼
肖恩·P·E·史密斯
赛特亚·尼塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1499606A publication Critical patent/CN1499606A/zh
Application granted granted Critical
Publication of CN1302533C publication Critical patent/CN1302533C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种应用了甚低介电常数(k)绝缘体和铜布线来获得高性能布线的结构。该布线由相对坚固的低k电介质—例如SiLk或SiO2—来支撑，而甚低k且更不坚固的间隙填充材料置于结构的剩余部分，从而该结构组合了用于坚固的耐用层和甚低k电介质以同时获得强度和互连的电性能。

Description

甚低有效介电常数互连结构及其制造方法
技术领域
本发明为高性能集成电路和封装集成电路中的“后段制程(BEOL)”互连。
背景技术
高性能微处理器、微控制器和通讯芯片要求在用于进行逻辑运算、存储和检索数据、提供控制信号等各种功能的有源晶体管器件之间具有极高速互连。随着晶体管器件技术发展到现在的超大规模集成电路，这些先进芯片的总的工作速度开始受到芯片上各器件之间的互连线中信号传播延迟的限制。互连中的信号传播延迟取决于RC乘积，其中R表示互连线的电阻而C代表掩埋了布线的互连体系的总电容。使用铜来代替Al作为互连布线材料降低了电阻对RC乘积的贡献。当前微电子工业的焦点在于通过使用更低介电常数(k)的绝缘体在芯片上构建多层互连结构来降低互连电容。
对于在这么小的尺度上建立互连布线网络来说，一种现有技术的方法就是图1中示意性示出的双重镶嵌(DD)工艺。在标准DD工艺中，在衬底1100上覆盖金属层间电介质(IMD)，在图1a中示为1110、1120两层。通孔层(via level)电介质1110和导线层(linelevel)电介质1120分别示出，以便清楚描述工艺流程。通常，这两层可使用相同的或不同的绝缘膜制成，在前一种情形中，可作为一个单层来使用。在历史上，这两层都用无机玻璃——例如由等离子体增强化学汽相沉积(PECVD)所沉积的二氧化硅(SiO2)或氟硅玻璃(FSG)膜——来制作。可选用硬掩模层或分层堆叠1130在随后的构图步骤中促进刻蚀选择性并用作抛光停止层。布线互连网络由两类特征(feature)组成：在芯片上横跨一定距离的导线特征；将多层堆叠中互连的不同层中的导线连在一起的通孔特征。
在双重镶嵌工艺中，导线和通孔1170的位置在，例如，“导线优先”方法中通过光刻来确定。光刻用于在光刻胶1500中确定沟槽图形1150(图1b)并在光刻胶层1510中确定通孔图形1170(图1c)，该图形转移到介电材料中产生通孔开口1180，图1d。刻蚀了沟槽并去除光刻胶之后的双重镶嵌沟槽和通孔结构1190示于图1e中。然后用用于保护导体金属线和通孔并用作导体和IMD之间粘合层的导电衬垫材料或材料堆叠1200覆盖这一凹陷结构1190。然后用导电填充材料1210填充这一凹陷构图衬底表面上。这一填充最常使用铜的电镀来完成，尽管还可以使用其它方法，例如化学汽相沉积(CVD)，和其它材料，例如Al或Au。然后将填充和衬垫材料进行化学机械抛光(CMP)以使其与硬掩模的表面齐平，这一阶段的结构示于图1f中。沉积盖帽材料1220作为覆盖膜，以钝化暴露的表面并用作金属和任何要沉积于其上的附加IMD层之间的扩散阻挡层，如图1g所示。通常使用PECVD所沉积的氮化硅、碳化硅和碳氮化硅膜作为盖帽材料1220。对器件上每层互连重复这一工艺顺序。由于通过单个抛光步骤同时确定两个互连特征来形成内嵌于绝缘体中的导体，这一工艺被命名为双重镶嵌工艺。
为了降低电容，必需使用k更低的电介质，例如有机聚合物，含有Si、C、O和H并旋涂在有机硅酸盐玻璃上的低k PECVD膜——其k值在2.5至3.0之间——来代替基于PECVD二氧化硅的电介质(k＝3.6至4.0)。通过在这些绝缘体中引入多孔性，k值还可进一步降低至2.2(超低k)甚至低于2.0(极低k)。简洁起见，我们在这一文件中将这些超低k和极低k材料统称为甚低k材料。尽管通过使用这么一组甚低k材料，可以使得k值具有一个可调的范围，但是使用上述双重镶嵌工艺将这些材料与铜互连集成在一起还有一些困难。
首先，这些低k电介质具有比二氧化硅或FSG膜低得多的弹性模量、断裂韧度和内聚强度，它们与铜互连的现有技术中所使用的典型硬掩模层之间的粘合也相应更差。结果，当在双重镶嵌互连构建过程中试图进行铜填充的CMP时，不但在不牢固的低k材料中粘性地发生分层，也在甚低k材料和硬掩模之间的界面处粘性地发生分层。从可制造性和成品率的角度来说，使得DD工艺非常不切实际。
第二，大多数甚低k膜——尤其是基于有机硅酸盐的那些——对等离子体曝光非常敏感，因为Si-有机基团的连接(例如，Si-甲基)的相对较容易的氧化或断裂，这导致了与环境中的水分反应在膜中形成硅醇(Si-OH)基团的位置。硅醇吸收H2O，从而显著增大膜的介电常数和介电损耗因子，从而消除了使用甚低k膜所预期能得到的性能益处。由于反应离子刻蚀和等离子体刻蚀是形成上述双重镶嵌沟槽和通孔结构以及移除用于构图甚低k材料的光刻胶所需要的关键步骤，如果在现有技术的双重镶嵌集成中不能避免这类膜的等离子体损伤，将会是十分困难的。
第三，很多有机硅酸盐会与用于确定互连图形的高敏光刻胶层发生反应，导致图像和光刻胶分辨能力的变坏。当试图在这些电介质的已经进行过反应离子刻蚀的表面上进行光刻时，这一称作光刻胶中毒的现象进一步恶化(例如，在低k电介质膜预先经过反应离子刻蚀的沟槽图形上覆盖的光刻胶中进行光刻以确定通孔图形的步骤过程中，反之亦然)。
另外，构成双重镶嵌互连结构的材料显著降破坏了有效介电常数(keff)。这是因为在结构中出现了更高k的硬掩模层和盖帽层。尽管可通过使用甚低k金属层间电介质(如果可成功地将它们集成)来降低有效k，但是keff能降低的量还是受到图1中描述的通常用于硬掩模和盖帽层的更高k电介质层的限制。这样，例如，当IMD的k从2.65降低到2.2(k下降了17％)时，因为这些更高k层的影响，keff仅从3.04降低到2.68(只下降了12％)。现有技术的甚低k电介质DD集成的另一方面在于在电介质层1110和1120之间选用了反应离子刻蚀停止层(在图1中未示出)。这一层的功能是用作两层之间的RIE停止，从而可以更好地控制刻蚀深度和导线沟槽的底表面形貌。这些刻蚀停止层也具有比甚低k电介质更高的介电常数，从而进一步破坏含有它们的DD结构的keff。此外，随着未来几代中所能预期的互连层和IMD厚度的降低，这些硬掩模、盖帽和刻蚀停止层的厚度并没有成比例地降低。这是因为这些层的可靠机能需要一个最小厚度，这与IMD厚度无关。结果就是在将来微电子互连结构所需的更精细规程下，这些高k层的有害影响进一步加重。
一种现有技术的处理上面所提出的某些问题的方法是Wagganer的美国专利6146986。这一专利讲授了使用光刻胶作为通孔开口和导线沟槽的临时层间电介质，用金属填充它们并像上述标准双重镶嵌工艺中那样将它们打平，剥离金属周围的所有光刻胶并用甚低k电介质膜填充金属特征之间和之下露出的所有空间。尽管这一方法避免了甚低k电介质进行等离子体工艺，但是它将进行某些光刻过程。另外，这一工艺并不是能可靠地制造的，因为在光刻胶剥离之后，导线是悬空的，只有通孔作为支撑，这将是非常易碎的，而且在移除支撑光刻胶时很可能变形。此外，为了提供支撑，甚低k电介质的填充过程必需填充在导线之下，这又是很难实现的。即时这个不会发生，最好的最终结构在导线周围和下方的所有地方将只具有机械强度很弱的甚低k电介质，这将使得在已填充和打平的结构顶上制造下一层互连时发生类似于标准双重镶嵌抛光工艺的分层问题。
因此很明显，需要其它集成方法来避免上面提到的与现有技术结构相关的问题，使用甚低k IMD材料实现高机械强度、更低keff的互连结构。
需要避免在所使用的各个加工步骤过程中破坏和增大甚低k电介质的介电常数。还需要避免在金属化学机械抛光步骤过程中该结构的分层。还需要消除光刻胶与甚低k介电材料反应而产生的光刻胶中毒问题的可能性。通过下面详细描述的发明方法满足了这些需要。
发明内容
本发明涉及不具有减损甚低有效介电常数(keff)金属层间电介质膜的附属结构的互连结构。
本发明的一个特征在于通过使互连结构中硬掩模、刻蚀停止和盖帽层的贡献最小化或将其消除来制造甚低keff结构的集成方法。
本发明的另一个特征在于使用具有相对较高的介电常数的硬掩模然后将其移除以制作一层互连。
本发明的又一特征在于在互连线下给出支撑电介质以提高互连结构的机械强度。
本发明的又一特征在于提供一种内刻蚀和间隙填充方法，用于制造集成电路中的互连结构，包含下列步骤：a)在支撑表面上沉积支撑电介质；b)在所述支撑电介质上形成一组互连小孔，至少其中一些小孔的下表面和支撑表面之间留有一定的垂直距离；c)通过用导电互连材料填充所述这组互连小孔并进行平面化而形成一组布线特征，由此至少某些布线特征受下表面之下的支撑电介质的支撑部分支撑；d)利用所述布线特征作为掩模，用定向刻蚀来刻蚀支撑电介质，从而只在所述布线特征下面的所述支撑部分中的结构中留下支撑电介质，所述支撑电介质具有第一介电常数；e)在所述这组布线特征上沉积间隙填充电介质材料，从而用该间隙填充电介质填充所述这组布线特征之间的间隙，所述间隙填充电介质具有低于第一介电常数值的第二介电常数；以及f)对所述间隙填充电介质进行平面化，直到这组布线特征的顶表面与间隙填充电介质的顶表面基本齐平。
本发明的又一特征在于对所述间隙填充电介质进行平面化的步骤进一步包含刻蚀过程，所述刻蚀过程包含第一刻蚀过程和相比于第一刻蚀过程而言更不强烈的第二刻蚀过程；用预示性终点系统监测第一刻蚀过程，在所述这组布线特征暴露之前变换到第二刻蚀过程；以及继续进行所述第二刻蚀过程，直到这组布线特征的顶表面与间隙填充电介质的顶表面齐平。
本发明的又一特征在于当所述监测由干涉系统进行，该干涉系统在布线特征上的间隙填充电介质的厚度小于一个参考量时发出刻蚀变更信号，由此停止第一刻蚀过程，并响应于刻蚀变更信号而开始第二刻蚀过程。
本发明的又一特征在于进一步包含CMP步骤，在通过刻蚀对所述间隙填充电介质进行平面化的步骤之前进行。
本发明的又一特征在于提供一种结构，包含衬底，衬底上至少设有一层互连层，所述互连层包含一组导电通孔和一组置于所述这组通孔之上并与其相连的导电水平互连部件，其中水平互连部件由支撑电介质来支撑，该支撑电介质具有第一介电常数，并且从这组通孔的下表面垂直地延伸到水平互连部件的下表面，并且在水平互连部件之下水平地延伸，并且只在所述布线特征下面的所述支撑部分中的结构中留下支撑电介质；以及间隙填充电介质，具有低于所述第一介电常数值的第二介电常数，填充这组水平互连部件之间的间隙。
本发明的又一特征在于所述水平互连部件包含导电阻挡材料和高导电性填充材料，其中导电阻挡材料选自下列这些组成的组中：Ti、Ta、Cr、W、Zr、Hf；以及它们的导电氧化物、氮化物、氧氮化物、碳氮化物和硅氮化物。
本发明的又一特征在于所述高导电性填充材料选自下列这些组成的组中：Cu、Al、Au和W。
本发明的又一特征在于所述支撑电介质材料选自下列这些组成的组中，它们既包括固体也包括多孔材料：二氧化硅、氟化氧化硅；包含硅以及包含碳、氢、氧、氮中至少一种的非晶氢化电介质膜；从四乙基原硅酸盐、甲基硅倍半氧烷、氢化硅倍半氧烷和混合硅倍半氧烷制备的旋涂玻璃膜；类金刚石碳；至少包含聚酰亚胺、苯基环丁烯、聚苯并恶唑和基于聚亚苯基醚的芳香族热固聚合物之一的旋涂有机电介质；至少包含聚对位亚二甲苯基的化学气相沉积聚合物。
本发明的又一特征在于所述更低介电常数的间隙填充电介质与所述支撑电介质不同，且选自下面这些构成的组中，它们既包括固体也包括多孔材料：至少包含甲基硅倍半氧烷、氢化硅倍半氧烷和混合硅倍半氧烷的旋涂玻璃；包含硅以及包含碳、氢、氧、氮中至少一种的非晶氢化电介质膜；至少包含聚酰亚胺、苯基环丁烯、聚苯并恶唑和基于聚亚苯基醚的芳香族热固聚合物的旋涂有机电介质；至少包含聚对位亚二甲苯基的化学气相沉积聚合物；以及它们的组合。
本发明的又一特征在于还包括盖帽层，所述盖帽层只形成在这组水平互连部件之上。其中所述盖帽层选自下列这些组成的组中：(a)、氮化硅、碳化硅、碳氮化硅的非晶氢化绝缘膜；(b)、Ti、Ta、Cr、W、Zr、Hf，它们的导电氧化物、氮化物、氧氮化物、碳氮化物和硅氮化物，以及它们的组合；(c)、Co-W-P、Co-Sn-P、Co-Ni-P和Co-P的合金；以及(d)、(a)组中的绝缘膜以及(b)和(c)组中的导电膜的组合。
本发明的又一特征在于所述盖帽层包括第一盖帽层和第二盖帽层，所述第一盖帽层只形成在所述水平互连部件的顶表面上，而第二盖帽层形成在所述间隙填充电介质的顶表面上和所述水平互连部件的顶表面上。
本发明的又一特征在于所述第一盖帽层选自下列这些组成的组中：(a)、氮化硅、碳化硅、碳氮化硅的非晶氢化绝缘膜；(b)、Ti、Ta、Cr、W、Zr、Hf，它们的导电氧化物、氮化物、氧氮化物、碳氮化物和硅氮化物，以及它们的组合；(c)、Co-W-P、Co-Sn-P、Co-Ni-P和Co-P的合金；以及(d)、(a)组中的绝缘膜以及(b)和(c)组中的导电膜的组合。
本发明的又一特征在于所述第二盖帽层选自下列这些组成的组中：氮化硅、碳化硅、碳氮化硅的非晶氢化绝缘膜。
本发明的又一特征在于该结构是一种多层结构，包含衬底，衬底上具有至少两层相堆叠的布线层，具有最底层的互连布线层，其中所述最底层的互连布线层的通孔完全被第二支撑电介质材料包围。
本发明的又一特征在于，其中所述第二支撑电介质选自下列这些组成的组中：二氧化硅、氟化氧化硅；包含硅、碳、氢、氧、氮中至少一种的非晶氢化电介质膜；从四乙基原硅酸盐、甲基硅倍半氧烷、氢化硅倍半氧烷和混合硅倍半氧烷制备的旋涂玻璃膜；类金刚石碳；至少包含聚酰亚胺、苯基环丁烯、聚苯并恶唑和基于聚亚苯基醚的芳香族热固聚合物的旋涂有机电介质；至少包含聚对位亚二甲苯基的化学气相沉积聚合物；以及它们的组合。
附图说明
图1，制造铜互连的双重镶嵌工艺流程(现有技术)。
图2，使用完全内刻蚀和间隙填充工艺流程的发明方法，所得的互连结构具有甚低有效介电常数。
图3，使用部分内刻蚀和间隙填充工艺流程的发明方法，所得的互连结构具有甚低有效介电常数。
图4，示出用于k有效计算的根据本发明(4b)的现有技术(4a)和完全内刻蚀间隙填充(4b)结构。
具体实施方式
本发明涉及用于计算机、微处理器、微控制器、传感器、通讯器件等的甚高性能微电子芯片。特别地，此处描述的本发明的结构涉及在这样的芯片上的互连布线网络，显著降低了与这些布线相关的信号传播延迟。所详述并要求保护的发明方法给出了用铜布线和甚低介电常数电介质制造这些高性能互连网络所需要的集成步骤。
所提出的发明方法称作“内刻蚀和间隙填充”(EBGF)集成方案。这一方法开始于双重镶嵌(DD)互连结构的制作，包含先前描述并示于图1的现有技术的步骤。使用金属层间介电材料(IMD)构建DD结构，这种材料相比于稍后要加入的在下面描述的甚低k电介质来说强度要大很多。还优选地使两层IMD层1110和1120一致。EBGF工艺开始于DD结构，在加入盖帽1220之前。如图2a所示，因此起始结构于图1f所示的结构相同。首先，具有DD层的衬底载入反应离子刻蚀室，使用合适的原料气和等离子体条件定向刻蚀硬掩模堆叠1130以及IMD层1110和1120。选择刻蚀工艺以使以优先更高的速率刻蚀硬掩模和IMD而不刻蚀铜导线和导电衬垫。
结果就是图2b所示的结构，其中所有硬掩模堆叠1130和没有直接位于导线下方的那部分IMD层1110和1120被刻蚀掉，只在互连导线下方留下IMD的条状的导线支撑区域2120(称作支撑电介质)并包围互连通孔。由于互连导线1210具有与支撑表面分离的底表面(它们之间的垂直距离等于互连通孔的高度)，因此支撑区域2120在大部分导线下以等于该垂直距离的厚度延伸，提供坚固的支撑。在该剖面图中，两个2120区域括起通孔。在通孔前、后面，导线支撑区域将延伸导线1210的整个宽度。这一步骤称为发明工艺的内刻蚀步骤，导致了被支撑在坚固的支撑介电材料条上的互连布线和通孔。用于原始DD互连中的布线金属优选地为铜，尽管也可以用其它材料，例如Al或Au。所用的支撑金属层间电介质优选地为在形成甚低k电介质膜所需的温度(通常为400℃或450℃)下具有热稳定性并且可容易地加工以形成上面提到的DD互连的有机聚合物。附加的要求就是所选的IMD可使用定向等离子体刻蚀工艺来刻蚀而不会损坏铜导线或导电衬垫材料。这种有机聚合物的实施例包括：SiLkTM，它是Dow Chemical Company生产的旋涂芳香族热固聚合物；FlareTM，它是Honeywell Microelectronic Materials制作的旋涂有机聚合物，PECVD沉积的非晶氢化类金刚石碳(DLC)。其它像旋涂玻璃、二氧化硅、氟化二氧化硅这样的材料也可用作这种坚固的支撑层电介质。也可使用多孔电介质作为支撑电介质，只要其机械强度高于下面要讨论的甚低k电介质。
在SiLk情形中，内刻蚀步骤优选地使用还原性化学物质，例如合成气体、氮气、N-H等离子体，或纯氢等离子体。还可在原料气中选择性加入氧气、CO2和碳氟化合物以优化刻蚀选择性和刻蚀轮廓。
接下来，可对已进行了内刻蚀的结构进行可选的湿法清洗和烘干，以除去导线之间的残渣并/或清除可能形成在导线顶上的残渣或非挥发性反应产物。可使用任何用于清洗SiLk或等效的低k材料的有机溶剂，留下可让下一层很好地附着的清洁表面。
在预备好表面之后，可沉积一层可选的保形密封层以覆盖互连材料的顶部、衬垫材料的侧面和支撑材料2120的侧面，以及下面一层的顶表面——可能是层间电介质Inter Layer Dielectrics(ILD)或盖帽层的顶部。密封层材料需要具有：a)与Cu、ILD和支撑衬垫材料之间良好的粘合性；b)Cu的相似沉积和覆盖；以及c)与马上要沉积的最终的间隙填充电介质之间良好的粘合性。
合适的材料有SiCH、SiNCH、氮化物(Si3N4)、SiCOH和氧化物(SiO2)的非晶膜。保形层的厚度将能足够限制铜和阻挡氧气，作为例子可选择大约5-20nm。优选地，保形材料为绝缘体，以降低与其它特征短路的危险。在从上面的一层向所示出的一层打开接触(在通孔底部)的步骤中，打开通孔的刻蚀步骤将只除去制作电接触的区域上的绝缘保形层。熟练的技术人员将能根据本公开在上面这份清单中添加其它材料。
作为例子，形成保形层的沉积工艺可以是进行了调整以得到良好保形性的原子层沉积、化学汽相沉积(CVD)或等离子增强CVD工艺。
因为铜密封在互连结构中，故而改善了可靠性并降低了CMP或刻蚀工艺对衬垫的破坏。更有利地，相比起最终的间隙填充材料，保形密封衬垫材料对CMP和刻蚀的抵抗力更强，此外，衬垫可免遭氧化和/或腐蚀。
在下一步骤中，用所需的甚低k电介质填充内刻蚀步骤中产生的刻蚀间隙。优选的间隙填充工艺是使用具有合适的流变特性——例如粘性、表面张力——的旋涂介电前置体溶液完全渗透、浸润和填充间隙，并覆盖导线顶部，在前置体完全固化形成甚低k电介质膜时得到具有少量覆盖层的标称平面化结构。为了保持填充结构的完整性，该薄膜在固化过程中可填充间隙并平面化而又不产生显著的压力特性是必需的。另外，为了降低相邻导线之间的导线间电容，优选地使间隙填充电介质(GFD)的k显著小于支撑2120的k。这种间隙填充电介质的实施例包括基于甲基硅倍半氧烷(methylsilsesquioxane)、氢化(hydrido)硅倍半氧烷(silsesquioxane)、四乙基原硅酸盐或他们的混合物的旋涂玻璃；基于苯基环丁烯的聚合物；芳香族热固聚合物；以及通过可控的孔隙度来降低介电常数而从这些旋涂材料中得到的多孔旋涂电介质膜。可能的GFD膜的一些特定商业实施例包括Honeywell Microelectronic Materials Inc.制造的NanoglassTM、IBM公司开发的DendriglassTM，以及Dow CorningInc.开发的XLKTM电介质。其它甚低k材料和其它沉积方法也可以使用，只要满足上面描述的关于间隙填充和平面化的限制性条件。在间隙填充之后，处于这一阶段的结构绘于图2c中，其中导线之间的间隙填充电介质用2230表示，而覆盖层部分用2240表示。
接下来，通过CMP、一步或两步RIE或它们的组合来去掉覆盖在导线顶上的多余的GFD覆盖层2240，从而最后所得的结构示于图2d中，其中GFD的顶表面与互连线的顶表面齐平，现在只有GFD的2230区域留在结构中。已经发现，对于许多甚低k电介质膜来说，不能经受对沉积在IMD/硬掩模堆叠上的铜进行的CMP，从而可通过上面描述的CMP工艺直接对其进行抛光和平面化。
CMP尽管已经发展得很好了，但是在某些金属填充稀疏的区域中，它还是会使金属线周围的GFD发生凹陷。在下一层的金属就会落到凹陷区域中，结果就会发生短路问题。作为选择，可以使用CMP和RIE相结合的方法。在填充步骤之后，利用简短的修整CMP对溢出的电介质总体进行平面化，留下图2c所示的结构。RIE步骤移除多余的GFD，留下图2d所示的结构。为方便起见，CMP直接在GFD上进行，与互连及其保形涂敷层相比，它相对来说更容易被打磨掉。尽管GFD很易碎，但还是发现它出乎意料地适于使用CMP。从GFD材料的易碎性角度来考虑，CMP研磨液的化学特性最好是非常温和的，材料的移除主要通过温和的机械作用来进行。
作为选择，可使用一种预示性刻蚀工艺，其中辐射源2242发射出一束放射线，从金属互连的顶表面反射出来，优选地射向电介质。探测器2244监测反射线并在GFD的剩余厚度小于参考量时向控制器2246发出刻蚀变更信号。然后，控制器2246——它可以是通用计算机——控制刻蚀系统从第一强烈的刻蚀(意味着材料的移除更快)切换到第二、更不强烈的刻蚀，这种刻蚀对GFD 2230的腐蚀不那么厉害或不会使其凹陷得那么厉害。可使用许多传统的探测技术，简单的一种就是利用光发射来探测刻蚀气体与金属反应时放出的反应产物。那种技术将无需使用光源，但会有破坏互连的风险。优选地，使用预示性终点系统，其中监测了过量电介质的厚度，在金属的顶表面暴露之前，改变一个或多个刻蚀工艺参数(例如，减少反应气体流量、改变反应气体化学特性、降低偏置电压或其它已知的技术)来减缓刻蚀速率，从第一(更强烈的)刻蚀工艺降低到更不强烈的第二工艺，因而不会腐蚀到互连结构或使GFD凹陷。通过将化学特性或其它参数改变到更不强烈的工艺，可避免对互连材料和/或衬垫材料的破坏，还可以避免凹陷问题。在终点工艺中可使用像椭圆偏振法、干涉法(激光、光发射或滤光器宽带探针)，而优选采用干涉法，因为与椭圆偏振法相比，它的光学存取需求更容易。覆盖层移除工艺的选择取决于速度和成本、损坏等之间的折衷。
然后将所得的图2d的EBGF结构用盖帽层2220包覆，盖帽层2220类似于用于现有技术方法中的1220层，用作铜扩散阻挡层。盖帽层还可作为用于阻挡Cu和来自上述可选的密封阻挡层的氧的扩散阻挡层。在没有使用可选的密封阻挡层的EBGF结构中，盖帽层整个地提供这些功能。不同的盖帽层选项也是可以的，正如下面关于有效介电常数的降低中索要描述的那样。视形成图2e的多层互连结构的需要，重复进行上面描述的双重镶嵌、内刻蚀和间隙填充工艺。应当指出，此处描述的发明方法避开了在现有技术的DD工艺中成问题的所有工艺步骤或甚低k电介质的暴露，即：甚低k电介质的RIE构图，甚低k电介质和光刻胶之间的接触以及可能的抗蚀剂中毒，来自电介质堆叠上的金属的CMP分层。另外，与现有技术的DD结构相比，EBGF结构具有更低的有效介电常数，因为：(1)使现有技术做不到的甚低k电介质的集成成为可能；(2)保持了甚低k膜的k，这是由于它们没有和受到等离子体或粗糙的工艺暴露的破坏；以及(3)在最终的结构中排除了传统上k值比IMD更高的硬掩模和选择刻蚀停止层。与现有技术的DD方法相比，由于所使用的坚固的导线支撑材料的优点，该方法形成了具有甚低k电介质的坚固互连结构。尽管导线支撑2120可以具有比GFD更高的k值，它对整个互连电容的影响并没有那么高，因为它只出现在导线之下而不是导线之间，远被上面描述的三个方面抵消掉了。
通过使盖帽层只出现在导线上方而不出现在导线之间，可进一步降低互连结构的有效介电常数。可用来制作这一选择性盖帽结构的方法有共同未决的IBM专利申请Docket YOR920030155US1中描述的方法，在此处引入作为参考。另一可选方法包含互连线上的选择性盖帽层以及导线和GFD整个平面化表面上的第二低k连续盖帽层的组合以进一步增进阻挡功能。如果没有使用可选的保形阻挡层的话这些可选方法尤其重要。
在另一替代实施方案中，通过将坚固的支撑电介质只部分内刻蚀掉从而它刚好在导线沟槽的底部之上或之下凹陷，然后继续进行上面描述的间隙填充和平面化，有可能为甚低k电介质间隙填充材料提供更坚固的支撑。最终所得的具有选择性盖帽层和连续盖帽层的结构分别适于图3a和图3b中。下层IMD 1110贯穿整个附图，提供水平方向的机械强度。与图2e所示的结构相比，这些结构具有更坚固的机械强度，但是有效介电常数稍高一些从而互连性能上稍差一些。
在这一发明方法和结构中，需要选择间隙填充材料，它们应当能够可靠地渗透并填充内刻蚀工艺产生的狭窄间隙。另外，优选地间隙填充材料在填充和任何可选的固化步骤之后表现出高的平面度。熟练的技术人员将能容易地调整它们的薄膜沉积和固化工艺进度表以及CMP工艺条件以在不破坏相当易碎的互连线的情况下获得最佳的间隙填充和平面化。通过适当选择这些变化因素，有可能通过具有可接受的电产量的内刻蚀和间隙填充方法制作多层互连结构。
由于随着材料的选择参数会变化，因而只要不偏离本公开的精神和领域，从业者可根据本公开调整厂家推荐的工艺。
模拟了图4a所示的现有技术的标准双重镶嵌布线结构的有效介电常数以及图4b所示的本发明方法的内刻蚀和间隙填充结构。计算模拟了每个情形中在有以相同方式构成上布线层(金属3)和下布线层(金属1)出现下示出的金属2层中的布线。假定给定层中的布线与上、下层中的布线正交。计算并相加了横向和纵向的电容。通常，横向电容相加两次以表现来自同一层中相邻布线的贡献。然后，将每个情形中的总电容归一化为相同结构中所有电介质用k值假定为1的空气代替所算得的电容值。在两种结构中k为2.65的坚固支撑电介质与k为4.5的盖帽层一起使用。用于本发明结构中的间隙填充材料的k为2.1。用于计算中的其它现有技术的结构参数如下：硬掩模35nm厚，k＝4.5；盖帽层50nm厚，k＝4.8；导线层和通孔层每层厚度300nm；线宽和间距130nm。计算表明，现有技术的结构有效介电常数k为2.85，而本发明的结构介电常数k为2.5。这表示性能上的显著提高，通过使用具有更低k的间隙填充电介质和使用选择性盖帽层有可能得到进一步的提高。
尽管就有限数量的实施方案描述了本发明，但是熟练的技术人员将能理解，可在下列权利要求的精神和领域之内构造其它实施方案。

Claims (23)

1.一种内刻蚀和间隙填充方法，用于制造集成电路中的互连结构，包含下列步骤：
a)在支撑表面上沉积支撑电介质；
b)在所述支撑电介质上形成一组互连小孔，至少其中一些小孔的下表面和支撑表面之间留有一定的垂直距离；
c)通过用导电互连材料填充所述这组互连小孔并进行平面化而形成一组布线特征，由此至少某些布线特征受下表面之下的支撑电介质的支撑部分支撑；
d)利用所述布线特征作为掩模，用定向刻蚀来刻蚀支撑电介质，从而只在所述布线特征下面的所述支撑部分中的结构中留下支撑电介质，所述支撑电介质具有第一介电常数；
e)沉积保形密封层，所述保形密封层覆盖所述布线特征的上面和所述支撑电介质的侧面；
f)沉积间隙填充电介质材料，从而用该间隙填充电介质填充所述这组布线特征之间的间隙，所述间隙填充电介质具有低于第一介电常数值的第二介电常数；以及
g)对所述间隙填充电介质进行平面化，直到这组布线特征的顶表面与间隙填充电介质的顶表面齐平。
2.根据权利要求1的方法，其中对所述间隙填充电介质进行平面化的步骤由化学机械抛光进行。
3.根据权利要求1的方法，其中对所述间隙填充电介质进行平面化的步骤进一步包含刻蚀过程，所述刻蚀过程包含第一刻蚀过程和相比于第一刻蚀过程而言更不强烈的第二刻蚀过程；
用预示性终点系统监测第一刻蚀过程，在所述这组布线特征暴露之前变换到第二刻蚀过程；以及
继续进行所述第二刻蚀过程，直到这组布线特征的顶表面与间隙填充电介质的顶表面齐平。
4.根据权利要求1的方法，其中所述密封层的材料阻挡了氧和铜，由此铜互连材料限制在布线特征中，而氧被排斥在布线特征之外。
5.根据权利要求4的方法，其中所述密封层材料选自下列这些组成的组中：SiCH、SiNCH、Si3N4、SiCOH和SiO2。
6.根据权利要求3的方法，其中所述监测由干涉系统进行，该干涉系统在布线特征上的间隙填充电介质的厚度小于一个参考量时发出刻蚀变更信号，由此停止第一刻蚀过程，并响应于刻蚀变更信号而开始第二刻蚀过程。
7.根据权利要求2的方法，其中所述间隙填充电介质选自下列这些组成的组中，它们既包括固体也包括多孔材料：至少包含甲基硅倍半氧烷、氢化硅倍半氧烷和混合硅倍半氧烷的旋涂玻璃；包含硅以及包含碳、氢、氧、氮中至少一种的非晶氢化电介质膜；至少包含聚酰亚胺、苯基环丁烯、聚苯并恶唑和基于聚亚苯基醚的芳香族热固聚合物的旋涂有机电介质；至少包含聚对位亚二甲苯基的化学气相沉积聚合物；以及它们的组合。
8.根据权利要求3的方法，进一步包含CMP步骤，在通过刻蚀对所述间隙填充电介质进行平面化的步骤之前进行。
9.一种集成电路结构，包含衬底，衬底上至少设有一层互连层，所述互连层包含一组导电通孔和一组置于所述这组通孔之上并与其相连的导电水平互连部件，其中水平互连部件由支撑电介质来支撑，该支撑电介质具有第一介电常数，并且从这组通孔的下表面垂直地延伸到水平互连部件的下表面，并且在水平互连部件之下水平地延伸，并且只在所述水平互连部件下面的所述支撑部分中的结构中留下支撑电介质；
保形密封层，所述保形密封层覆盖所述水平互连部件的上面和所述支撑电介质的侧面；以及
间隙填充电介质材料，具有低于所述第一介电常数值的第二介电常数，填充这组水平互连部件之间的间隙，其中间隙填充电介质材料的顶表面与所述水平互连部件的顶表面共面。
10.根据权利要求9的结构，其中衬底选自由下列这些组成的组中：半导体器件芯片和芯片载体。
11.根据权利要求9的结构，其中所述水平互连部件包含导电阻挡材料和高导电性填充材料，其中导电阻挡材料选自下列这些组成的组中：Ti、Ta、Cr、W、Zr、Hf；以及它们的导电氧化物、氮化物、氧氮化物、碳氮化物和硅氮化物。
12.根据权利要求11的结构，其中所述高导电性填充材料选自下列这些组成的组中：Cu、Al、Au和W。
13.根据权利要求9的结构，其中所述支撑电介质材料选自下列这些组成的组中，它们既包括固体也包括多孔材料：二氧化硅、氟化氧化硅；包含硅以及包含碳、氢、氧、氮中至少一种的非晶氢化电介质膜；从四乙基原硅酸盐、甲基硅倍半氧烷、氢化硅倍半氧烷和混合硅倍半氧烷制备的旋涂玻璃膜；类金刚石碳；至少包含聚酰亚胺、苯基环丁烯、聚苯并恶唑和基于聚亚苯基醚的芳香族热固聚合物之一的旋涂有机电介质；至少包含聚对位亚二甲苯基的化学气相沉积聚合物。
14.根据权利要求9的结构，其中所述更低介电常数的间隙填充电介质与所述支撑电介质不同，且选自下面这些构成的组中，它们既包括固体也包括多孔材料：至少包含甲基硅倍半氧烷、氢化硅倍半氧烷和混合硅倍半氧烷的旋涂玻璃；包含硅以及包含碳、氢、氧、氮中至少一种的非晶氢化电介质膜；至少包含聚酰亚胺、苯基环丁烯、聚苯并恶唑和基于聚亚苯基醚的芳香族热固聚合物的旋涂有机电介质；至少包含聚对位亚二甲苯基的化学气相沉积聚合物。
15.根据权利要求9的结构，其中还包括盖帽层，所述盖帽层只形成在这组水平互连部件之上。
16.根据权利要求15的结构，其中所述盖帽层选自下列这些组成的组中：(a)、氮化硅、碳化硅、碳氮化硅的非晶氢化绝缘膜；(b)、Ti、Ta、Cr、W、Zr、Hf，它们的导电氧化物、氮化物、氧氮化物、碳氮化物和硅氮化物，以及它们的组合；(c)、Co-W-P、Co-Sn-P、Co-Ni-P和Co-P的合金；以及(d)、(a)组中的绝缘膜以及(b)和(c)组中的导电膜的组合。
17.根据权利要求9的结构，进一步包含覆盖所述水平互连部件和所述间隙填充电介质的顶表面的盖帽层。
18.根据权利要求17的结构，其中所述盖帽层包括第一盖帽层和第二盖帽层，所述第一盖帽层只形成在所述水平互连部件的顶表面上，而所述第二盖帽层形成在所述间隙填充电介质的顶表面上和所述水平互连部件的顶表面上。
19.根据权利要求18的结构，其中所述第一盖帽层选自下列这些组成的组中：(a)、氮化硅、碳化硅、碳氮化硅的非晶氢化绝缘膜；(b)、Ti、Ta、Cr、W、Zr、Hf，它们的导电氧化物、氮化物、氧氮化物、碳氮化物和硅氮化物，以及它们的组合；(c)、Co-W-P、Co-Sn-P、Co-Ni-P和Co-P的合金；以及(d)、(a)组中的绝缘膜以及(b)和(c)组中的导电膜的组合。
20.根据权利要求18的结构，其中所述第二盖帽层选自下列这些组成的组中：氮化硅、碳化硅、碳氮化硅的非晶氢化绝缘膜。
21.根据权利要求9的结构，该结构是一种多层结构，包含衬底，衬底上具有至少两层互相堆叠的布线层，具有最底层的互连布线层，其中所述最底层的互连布线层的通孔完全被第二支撑电介质材料包围。
22.根据权利要求21的结构，其中所述第二支撑电介质选自下列这些组成的组中：二氧化硅、氟化氧化硅；包含硅、碳、氢、氧、氮中至少一种的非晶氢化电介质膜；从四乙基原硅酸盐、甲基硅倍半氧烷、氢化硅倍半氧烷和混合硅倍半氧烷制备的旋涂玻璃膜；类金刚石碳；至少包含聚酰亚胺、苯基环丁烯、聚苯并恶唑和基于聚亚苯基醚的芳香族热固聚合物的旋涂有机电介质；至少包含聚对位亚二甲苯基的化学气相沉积聚合物；以及它们的组合。
23.根据权利要求9的结构，其中所述支撑电介质的顶表面位于导电水平互连部件的底表面和这组导电通孔的底表面之间。
CNB031263941A 2002-10-24 2003-09-30 甚低有效介电常数互连结构及其制造方法 Expired - Lifetime CN1302533C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/280,283 US7023093B2 (en) 2002-10-24 2002-10-24 Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US10/280,283 2002-10-24

Publications (2)

Publication Number Publication Date
CN1499606A CN1499606A (zh) 2004-05-26
CN1302533C true CN1302533C (zh) 2007-02-28

Family

ID=32174595

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031263941A Expired - Lifetime CN1302533C (zh) 2002-10-24 2003-09-30 甚低有效介电常数互连结构及其制造方法

Country Status (4)

Country Link
US (2) US7023093B2 (zh)
JP (1) JP4006376B2 (zh)
CN (1) CN1302533C (zh)
TW (1) TWI233181B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728318B (zh) * 2008-10-29 2013-01-23 瑞萨电子株式会社 半导体器件及其制造方法

Families Citing this family (188)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235466B2 (en) * 2002-10-31 2007-06-26 Au Optronics Corporation Method of fabricating a polysilicon layer
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
US6939817B2 (en) * 2003-05-08 2005-09-06 Micron Technology, Inc. Removal of carbon from an insulative layer using ozone
US7368804B2 (en) * 2003-05-16 2008-05-06 Infineon Technologies Ag Method and apparatus of stress relief in semiconductor structures
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7179758B2 (en) * 2003-09-03 2007-02-20 International Business Machines Corporation Recovery of hydrophobicity of low-k and ultra low-k organosilicate films used as inter metal dielectrics
KR100564801B1 (ko) * 2003-12-30 2006-03-28 동부아남반도체 주식회사 반도체 제조 방법
KR100573897B1 (ko) * 2003-12-30 2006-04-26 동부일렉트로닉스 주식회사 반도체 제조 방법
KR100538444B1 (ko) * 2003-12-31 2005-12-22 동부아남반도체 주식회사 비아 홀 및 트렌치 형성 방법
US7094661B2 (en) * 2004-03-31 2006-08-22 Dielectric Systems, Inc. Single and dual damascene techniques utilizing composite polymer dielectric film
US7309395B2 (en) * 2004-03-31 2007-12-18 Dielectric Systems, Inc. System for forming composite polymer dielectric film
US7226852B1 (en) * 2004-06-10 2007-06-05 Lam Research Corporation Preventing damage to low-k materials during resist stripping
US20060035457A1 (en) * 2004-08-10 2006-02-16 Carter Richard J Interconnection capacitance reduction
US20060216924A1 (en) * 2005-03-28 2006-09-28 Zhen-Cheng Wu BEOL integration scheme for etching damage free ELK
US7335588B2 (en) * 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
US20060275547A1 (en) * 2005-06-01 2006-12-07 Lee Chung J Vapor Phase Deposition System and Method
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US20070080461A1 (en) * 2005-10-11 2007-04-12 Taiwan Semiconductor Manufacturing Comapny, Ltd. Ultra low-k dielectric in damascene structures
US8368220B2 (en) * 2005-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Co. Ltd. Anchored damascene structures
US7218802B1 (en) 2005-11-30 2007-05-15 Corning Incorporated Low drift planar waveguide grating sensor and method for manufacturing same
US20070145453A1 (en) * 2005-12-23 2007-06-28 Xerox Corporation Dielectric layer for electronic devices
JP5271714B2 (ja) * 2006-11-22 2013-08-21 Ｎｅｃトーキン株式会社 Ｅｂｇ構造体、アンテナ装置、ｒｆｉｄタグ、ノイズフィルタ、ノイズ吸収シート及びノイズ吸収機能付き配線基板
CN101471324B (zh) * 2007-12-26 2010-07-07 和舰科技(苏州)有限公司 一种超低k互连结构及其制造方法
US20100176513A1 (en) * 2009-01-09 2010-07-15 International Business Machines Corporation Structure and method of forming metal interconnect structures in ultra low-k dielectrics
US7723227B1 (en) 2009-03-24 2010-05-25 Micron Technology, Inc. Methods of forming copper-comprising conductive lines in the fabrication of integrated circuitry
US8237191B2 (en) 2009-08-11 2012-08-07 International Business Machines Corporation Heterojunction bipolar transistors and methods of manufacture
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9012307B2 (en) 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8441835B2 (en) 2010-06-11 2013-05-14 Crossbar, Inc. Interface control for improved switching in RRAM
WO2011156787A2 (en) 2010-06-11 2011-12-15 Crossbar, Inc. Pillar structure for memory device and method
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8841196B1 (en) 2010-09-29 2014-09-23 Crossbar, Inc. Selective deposition of silver for non-volatile memory device fabrication
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US8404553B2 (en) 2010-08-23 2013-03-26 Crossbar, Inc. Disturb-resistant non-volatile memory device and method
US8391049B2 (en) 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8187945B2 (en) 2010-10-27 2012-05-29 Crossbar, Inc. Method for obtaining smooth, continuous silver film
US8258020B2 (en) * 2010-11-04 2012-09-04 Crossbar Inc. Interconnects for stacked non-volatile memory device and method
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8088688B1 (en) 2010-11-05 2012-01-03 Crossbar, Inc. p+ polysilicon material on aluminum for non-volatile memory device and method
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US8889544B2 (en) * 2011-02-16 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric protection layer as a chemical-mechanical polishing stop layer
US8450710B2 (en) 2011-05-27 2013-05-28 Crossbar, Inc. Low temperature p+ silicon junction material for a non-volatile memory device
US8394670B2 (en) 2011-05-31 2013-03-12 Crossbar, Inc. Vertical diodes for non-volatile memory device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
CN103828047A (zh) 2011-07-22 2014-05-28 科洛斯巴股份有限公司 用于非易失性存储器装置的p+硅锗材料的种子层及方法
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
CN102446892B (zh) * 2011-10-12 2013-06-26 上海华力微电子有限公司 一种金属-氧化物-金属电容及其制作方法
CN103094197B (zh) * 2011-11-02 2015-11-25 中芯国际集成电路制造(上海)有限公司 互连结构制造方法
CN103094196B (zh) * 2011-11-02 2016-02-03 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
CN102683268A (zh) * 2012-02-28 2012-09-19 上海华力微电子有限公司 具超低介电常数层间介电质的双大马士革结构的形成方法
US8716098B1 (en) 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
US8946667B1 (en) 2012-04-13 2015-02-03 Crossbar, Inc. Barrier structure for a silver based RRAM and method
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US9070859B1 (en) 2012-05-25 2015-06-30 Crossbar, Inc. Low temperature deposition method for polycrystalline silicon material for a non-volatile memory device
US8883603B1 (en) 2012-08-01 2014-11-11 Crossbar, Inc. Silver deposition method for a non-volatile memory device
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US8796102B1 (en) 2012-08-29 2014-08-05 Crossbar, Inc. Device structure for a RRAM and method
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9330989B2 (en) 2012-09-28 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for chemical-mechanical planarization of a metal layer
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
CN103839874B (zh) * 2012-11-21 2016-04-20 中芯国际集成电路制造(上海)有限公司 金属互连结构及其制作方法
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US9401329B2 (en) * 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9153538B2 (en) * 2013-08-22 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
KR102511354B1 (ko) * 2015-06-16 2023-03-21 삼성디스플레이 주식회사 유기 발광 표시장치 및 그의 제조방법
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9418886B1 (en) * 2015-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming conductive features
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10796936B2 (en) 2016-12-22 2020-10-06 Invensas Bonding Technologies, Inc. Die tray with channels
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
CN110178212B (zh) 2016-12-28 2024-01-09 艾德亚半导体接合科技有限公司 堆栈基板的处理
JP2020503692A (ja) 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
JP7030825B2 (ja) 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
FR3065578B1 (fr) * 2017-04-19 2019-05-03 Primo1D Procede d'assemblage d'une puce microelectronique sur un element filaire
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10529634B2 (en) 2017-05-11 2020-01-07 Invensas Bonding Technologies, Inc. Probe methodology for ultrafine pitch interconnects
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10679934B2 (en) 2017-12-01 2020-06-09 International Business Machines Corporation Capacitance reduction in sea of lines BEOL metallization
US10658313B2 (en) 2017-12-11 2020-05-19 Invensas Bonding Technologies, Inc. Selective recess
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11171117B2 (en) 2018-06-12 2021-11-09 Invensas Bonding Technologies, Inc. Interlayer connection of stacked microelectronic components
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US10832950B2 (en) 2019-02-07 2020-11-10 International Business Machines Corporation Interconnect with high quality ultra-low-k dielectric
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
CN112309958B (zh) * 2019-07-31 2023-04-07 长鑫存储技术有限公司 导电互连结构及其制备方法
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US11164815B2 (en) 2019-09-28 2021-11-02 International Business Machines Corporation Bottom barrier free interconnects without voids
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US11024577B1 (en) 2020-01-17 2021-06-01 International Business Machines Corporation Embedded anti-fuses for small scale applications
CN115943489A (zh) 2020-03-19 2023-04-07 隔热半导体粘合技术公司 用于直接键合结构的尺寸补偿控制
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
CN117253850B (zh) * 2023-11-15 2024-02-02 合肥晶合集成电路股份有限公司 互连开口的形成方法以及互连结构的形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559055A (en) * 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
JPH11162983A (ja) * 1997-11-27 1999-06-18 Nec Corp 半導体装置及びその製造方法
US6146986A (en) * 1999-01-08 2000-11-14 Lam Research Corporation Lithographic method for creating damascene metallization layers
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US6252290B1 (en) * 1999-10-25 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form, and structure of, a dual damascene interconnect device
US6355555B1 (en) * 2000-01-28 2002-03-12 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer
JP2002299437A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法
CN1402344A (zh) * 2001-06-12 2003-03-12 株式会社东芝 具有多个布线层的半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0176755B1 (ko) 1994-07-15 1999-05-01 구자홍 영상신호 처리기의 캡션라인 검출회로
US5559056A (en) * 1995-01-13 1996-09-24 National Semiconductor Corporation Method and apparatus for capping metallization layer
JP3084367B1 (ja) * 1999-03-17 2000-09-04 キヤノン販売株式会社 層間絶縁膜の形成方法及び半導体装置
US6753258B1 (en) * 2000-11-03 2004-06-22 Applied Materials Inc. Integration scheme for dual damascene structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559055A (en) * 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
JPH11162983A (ja) * 1997-11-27 1999-06-18 Nec Corp 半導体装置及びその製造方法
US6146986A (en) * 1999-01-08 2000-11-14 Lam Research Corporation Lithographic method for creating damascene metallization layers
US6252290B1 (en) * 1999-10-25 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form, and structure of, a dual damascene interconnect device
US6355555B1 (en) * 2000-01-28 2002-03-12 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer
JP2002299437A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法
CN1402344A (zh) * 2001-06-12 2003-03-12 株式会社东芝 具有多个布线层的半导体器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728318B (zh) * 2008-10-29 2013-01-23 瑞萨电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20050186778A1 (en) 2005-08-25
US20040087135A1 (en) 2004-05-06
JP2004146800A (ja) 2004-05-20
TWI233181B (en) 2005-05-21
US7023093B2 (en) 2006-04-04
US7045453B2 (en) 2006-05-16
TW200414429A (en) 2004-08-01
JP4006376B2 (ja) 2007-11-14
CN1499606A (zh) 2004-05-26

Similar Documents

Publication Publication Date Title
CN1302533C (zh) 甚低有效介电常数互连结构及其制造方法
CN100576494C (zh) 利用保护性通路盖层形成半导体器件的双镶嵌布线的方法
US8466056B2 (en) Method of forming metal interconnect structures in ultra low-k dielectrics
US6831013B2 (en) Method of forming a dual damascene via by using a metal hard mask layer
US7807567B2 (en) Semiconductor device with interconnection structure for reducing stress migration
KR100812731B1 (ko) 조화된 응력을 갖는 상호 접속물들 및 그의 제조 방법
US7285489B2 (en) Dual damascene process for forming a multi-layer low-k dielectric interconnect
US7015133B2 (en) Dual damascene structure formed of low-k dielectric materials
JP2001267323A (ja) 半導体装置及びその製造方法
CN101656229A (zh) 半导体器件及其制造方法
KR19980086535A (ko) 집적 회로 구조체의 구리 오염 방지 방법
US6365971B1 (en) Unlanded vias with a low dielectric constant material as an intraline dielectric
US6753260B1 (en) Composite etching stop in semiconductor process integration
JPH1074755A (ja) マイクロエレクトロニク構造および形成方法
US6495448B1 (en) Dual damascene process
US6627540B2 (en) Method for forming dual damascene structure in semiconductor device
JP2009295733A (ja) 半導体装置及びその製造方法
KR20010019643A (ko) 저유전율 절연막을 갖는 다층 금속배선의 형성방법
US20020192937A1 (en) Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer
US7041574B2 (en) Composite intermetal dielectric structure including low-k dielectric material
EP0851490A2 (en) Semiconductor device and process for production thereof
JP2004040109A (ja) 高誘電率および低誘電率の物質の両方を同じ誘電体領域上に形成する方法およびこれらの物質の混合モード回路への適用方法
JP2003068851A (ja) 半導体装置及びその製造方法
JP2005317835A (ja) 半導体装置
US7368804B2 (en) Method and apparatus of stress relief in semiconductor structures

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171120

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171120

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CX01 Expiry of patent term

Granted publication date: 20070228

CX01 Expiry of patent term