KR20140052562A - 반도체 패키지 - Google Patents

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류성수
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Abstract

본 기술은 반도체 패키지에 관한 것이다. 보다 구체적으로 본 기술에 의한 반도체 패키지는 제 1 단자부 및 제 1 단자부와 다른 표면 상에 제 2 단자부를 구비하는 제 1 반도체 패키지, 제 1 단자부와 접속되는 제 3 단자부를 구비하는 제 2 반도체 패키지를 포함하되 제 1 단자부가 형성된 표면과 제 3 단자부가 형성된 표면이 서로 마주보도록 형성된 반도체 패키지를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
도 1은 종래의 반도체 패키지가 적용된 반도체 장치가 기판에 장착되는 예를 도시한다.
종래의 반도체 패키지는 일반적으로 모든 단자가 패키지 하부에 형성되고 모든 단자가 기판에 형성된 단자와 납땜, 솔더볼 등을 매개로 기판에 장착되는 구성을 가진다.
이러한 반도체 패키지는 반도체 칩의 개수 증가에 따라 기판의 면적을 증가시켜 결과적으로 제품의 크기를 크게 하는 문제가 있다. 이는 소형화가 중요한 모바일 기기와 같은 시스템의 설계에 있어서 중요한 제한 요소가 될 수 있다. 또한 반도체 패키지들(CPU, DRAM) 사이의 신호가 모두 기판을 통해 전달되므로 기판의 배선(미도시)이 복잡해지는 문제가 있다.
도 2는 다른 형태의 종래 기술을 도시한다. 이 경우 각 반도체 패키지는 수직으로 적층된다. 이러한 반도체 패키지는 시스템의 면적 감소에는 기여할 수 있으나 하나의 패키지에서 발생하는 열이 다른 패키지에 그대로 영향을 주어 시스템의 안정성을 해칠 우려가 있다.
또한 수직으로 적층하는 방식의 패키지는 시스템의 두께를 줄이는데 장애가 되어 결과적으로 소형화가 중요한 모바일 기기와 같은 시스템의 설계에 있어서 제한 요소가 될 수 있다.
본 발명의 실시예는 면적 및 두께를 동시에 줄일 수 있는 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 제 1 단자부와 제 1 단자부와 다른 표면 상에 제 2 단자부를 구비하는 제 1 반도체 패키지 및 제 1 단자부와 접속되는 제 3 단자부를 구비하는 제 2 반도체 패키지를 포함하되 제 1 단자부가 형성된 표면과 상기 제 3 단자부가 형성된 표면이 서로 마주보도록 형성된 반도체 패키지를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 제 2 반도체 패키지는 제 3 단자부와 다른 표면 상에 형성되는 제 4 단자부를 더 구비할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 제 2 반도체 패키지와 인접한 제 1 반도체 패키지 상에 형성된 단차부를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 제 1 반도체 패키지와 인접한 제 2 반도체 패키지 상에 형성된 단차부를 더 포함할 수 있다.
본 발명의 실시예에 의한 반도체 패키지는 인접하는 반도체 패키지와 겹치도록 설치될 수 있으므로 기판의 크기 및 시스템의 크기를 줄일 수 있다.
또한 본 발명의 실시예에 의한 반도체 패키지는 인접하는 반도체 패키지와 일부만이 겹치도록 설치됨으로써 시스템의 높이를 감소시킬 수 있다.
또한 본 발명의 실시예에 의한 반도체 패키지는 인접하는 반도체 패키지와 접속되는 단자가 기판을 경유하지 않아 기판의 배선을 단순화할 수 있다.
또한 본 발명의 실시예에 의한 반도체 패키지는 인접하는 반도체 패키지의 주변부와 겹치도록 설치됨으로써 인접하는 반도체 패키지로 전파되는 열을 감소시킬 수 있다.
도 1 및 도 2는 종래 기술에 의한 반도체 패키지를 나타낸 도면.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지를 나타내는 도면.
도 4 ~ 6은 본 발명의 다른 실시예에 의한 반도체 패키지를 나타내는 도면.
도 7은 도 4 - 6에 도시된 반도체 패키지의 평면도.
도 8 - 10은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 나타내는 도면.
도 11 - 13은 도 8 - 10에 도시된 반도체 패키지의 평면도.
도 14는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 나타내는 평면도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예들에 대해서 상세히 설명한다. 이하에서 동일한 참조번호는 실질적으로 동일한 구성을 지시한다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지를 나타낸다.
도시된 바와 같이 본 발명의 일 실시예에 의한 반도체 패키지는 제 1 단자부(210)와 제 1 단자부(210)와 다른 면에 형성되는 제 2 단자부(220)를 구비하는 제 1 반도체 패키지(200)와 제 3 단자부(310)를 구비하는 제 2 반도체 패키지(300)를 포함하되 제 1 단자부(210)가 형성된 표면과 제 3 단자부(310)가 형성된 표면은 서로 마주보도록 형성된다.
제 1 반도체 패키지(200)는 단차부를 구비하고 그 단차부에 제 1 단자부(210)가 형성될 수 있다. 도 3에서는 단차부가 '┓' 형인 예를 도시고 있으나 구체적인 형상은 통상의 기술자에 의해 용이하게 변형될 수 있다.
도 3에서 제 2 반도체 패키지(300)는 단차부를 구비하지 않으나 다른 실시예에서는 제 2 반도체 패키지(300) 또한 단차부를 구비하여 그 단차부에 제 3 단자부(310)가 형성될 수 있다. 이러한 실시예는 아래의 도 5에 예시된다.
도 3은 제 1 단자부(210)와 제 3 단자부(310)가 솔더볼 방식으로 접속되는 실시예를 예시하고 있으나 단자의 형태나 접속 방식은 본 발명의 범주 내에서 통상의 기술자가 용이하게 수정 또는 변경할 수 있다.
제 1 반도체 패키지(200)와 제 2 반도체 패키지(300)는 각각 그 내부 제 1 다이(230)와 제 2 다이(330)를 포함한다. 제 1 다이(230)와 제 1 단자부(210) 및 제 2 단자부(220)는 제 1 반도체 패키지(200) 내부에서 도전성 물질로 된 신호라인(211, 221)으로 연결된다. 또한 제 2 다이(330)와 제 3 단자부(310)는 제 2 반도체 패키지(300) 내부에서 신호라인(311)으로 연결된다. 이하의 도면들에서 신호라인이 따로 도시되어 있지 않더라도 다이와 단자부가 신호라인을 통해 연결되는 것은 통상의 기술자에게는 자명하다.
제 1 단자부(210)는 제 2 반도체 패키지(300)의 제 3 단자부(310)와 기판(100)을 경유하지 않고 직접 연결되는 것이 바람직하다. 이로써 기판(100)의 배선(미도시)이 더욱 간단해지고 기판(100) 내의 주변 배선으로부터의 간섭을 줄일 수 있다.
제 1 단자부(210)와 제 3 단자부(310)는 도 3에 도시된 바와 같이 서로 마주보는 것이 바람직하다. 다만 제 1 단자부(210)와 제 3 단자부(310)의 위치가 반드시 도시된 내용으로 한정되는 것은 아니다. 예를 들어 이들은 각 반도체 패키지(200, 300)의 측면에 설치될 수 있다. 다만 이 경우에도 제 1 반도체 패키지(200)와 제 2 반도체 패키지(300)는 평면상에서 일부가 서로 중첩되는 것이 바람직하다.
제 2 단자부(220)는 기판(100)에 형성된 단자부(110)와 접속된다. 도시된 실시예에서 제 2 단자부(220)는 그 하부의 기판과 접속되고 있으나 다른 실시예에는 제 1 반도체 패키지(200) 하부에 다른 반도체 패키지(미도시) 또는 인터포저(미도시)가 위치하여 제 2 단자부(220)가 다른 반도체 패키지(미도시) 또는 인터포저(미도시)에 형성된 단자부(미도시)와 접속될 수도 있다.
제 1 반도체 패키지(200)에 내장된 제 1 다이(230)와 제 2 반도체 패키지(300)에 내장된 제 2 다이(330)는 평면상에서 겹치지 않는 것이 바람직하다. 이는 각 반도체 다이(230, 330)에서 발생하는 열에 의해 다른 다이가 열화될 가능성을 낮추는데 유리하다.
또한 제 1 단자부(210)와 제 3 단자부(310)의 접속 지점은 평면상에서 제 1 다이(230)와 겹치지 않는 것이 바람직하다. 이는 두 단자부를 접합하는 과정에서 발생하는 열에 의하여 제 1 다이(230)의 손상을 방지하는데 보다 유리하다. 마찬가지 이유로 인접하는 1 단자부(210)와 제 3 단자부(310)의 접속 지점은 평면상에서 제 2 다이(330)와 겹치지 않는 것이 바람직하다.
도 3에 도시된 바와 같이 제 1 반도체 패키지(200)와 제 2 반도체 패키지(300)는 평면상에서 일부가 중첩되므로 중첩된 만큼 기판의 면적을 줄일 수 있다. 또한 두 반도체 패키지(200, 300)를 단순히 수직으로 적층하여 접속하는 구조에 비하여 두께를 줄일 수 있고 열에 의한 열화 가능성도 줄일 수 있다.
도 4 내지 6은 본 발명의 다른 실시예에 의한 반도체 패키지를 나타낸다.
도 4 내지 6에 도시된 실시예는 제 2 반도체 패키지가 제 3 단자부(310)와 다른 면에 형성되는 제 4 단자부(320)를 더 구비하는 점을 제외하고 도 3에 도시된 실시예와 실질적으로 동일하다.
제 4 단자부(320)는 제 2 다이(330)와 신호라인(321)을 통해 연결된다. 제 4 단자부(320)는 제 2 반도체 패키지(300) 하부에 위치하는 기판(100)에 형성된 단자부와 연결될 수도 있고 제 2 반도체 패키지(300) 하부에 위치하는 인터포저(미도시) 또는 다른 반도체 패키지(미도시)에 포함된 단자부(미도시)와 연결될 수 있다.
도 4와 도 6은 제 1 반도체 패키지(200)와 제 2 반도체 패키지(300) 중 어느 하나에 단차부가 형성되는 실시예를 나타내고, 도 5는 제 1 반도체 패키지(200)와 제 2 반도체 패키지(300) 모두에 단차부가 형성되는 실시예를 도시한다.
도 3 내지 도 6에 도시된 실시예들에서 제 1 단자부 내지 제 4 단자부(210, 220, 310, 320)와 연결되는 신호라인(211, 221, 311, 321)들은 데이터 신호 라인을 포함하는 통상의 동작을 위한 라인이거나 테스트 동작을 위한 라인일 수 있다. 또는 신호라인들의 일부(예를 들어 211, 221, 311)는 데이터 신호 라인을 포함하는 통상의 동작을 위한 라인이고 도전 라인들의 나머지(예를 들어 321)는 테스트를 위한 라인일 수 있다.
도 3 내지 도 6에 도시된 실시예들에서 제 1 반도체 패키지(200)에 내장되는 제 1 다이(230)는 예를 들어 프로세와 같은 로직 칩(logic chip)일 수 있고 제 2 반도체 패키지(300)에 내장되는 제 2 다이(330)는 예를 들어 디램과 같은 메모리 칩(memory chip)일 수 있다.
도 7은 도 4 내지 도 6의 평면도를 나타낸다. 도 7에서 기판은 도시가 생략되었다.
전술한 바와 같이 제 1 및 제 2 다이(230, 330)는 평면상에서 중첩되지 않는 것이 바람직하다.
전술한 바와 같이 제 1 반도체 패키지(200)와 인접하는 제 2 반도체 패키지(300)의 접속 지점, 예를 들어 제 1 단자부(210)와 제 3 단자부(310)가 직접 접속되는 지점은 제 1 반도체 패키지(200)에 내장된 제 1 다이(230)와 겹치지 않는 것이 바람직하다. 또한 위 접속 지점은 제 2 반도체 패키지(300)에 내장된 제 2 다이(330)와 겹치지 않는 것이 바람직하다.
도 8 내지 10은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한다.
도 8 내지 도 10은 제 1 반도체 패키지(200)에 제 2 반도체 패키지(300)와 제 3 반도체 패키지(400)가 인접하는 점에서 도 4 내지 도 6에 도시된 실시예와 차별된다. 또한 도 8 내지 10에 도시된 실시예들은 각 반도체 패키지의 단면의 형상을 제외하고 본 발명의 기술적 사상을 공유한다.
제 1 반도체 패키지(200)는 제 3 반도체 패키지(400)에 형성된 제 5 단자부(410)에 접속되는 제 6 단자부(240)를 더 포함한다. 제 6 단자부(240)는 기판(100)을 경유하지 않고 제 5 단자부(410)에 접속된다.
도 11 내지 13은 도 8 내지 10의 평면도를 나타낸다.
제 1 다이(230)는 제 3 반도체 패키지(300) 내에 구비되는 제 3 다이(430)와 평면상에서 서로 중첩되지 않는 것이 바람직하다.
제 6 단자부(240)와 제 5 단자부(410)의 접속 지점은 제 1 다이(230)와 평면상에서 중첩되지 않는 것이 바람직하다. 또한 그 접속 지점은 제 3 다이(430)와 평면상에서 중첩되지 않는 것이 바람직하다.
도 14는 본 발명에 의한 또 다른 실시예를 도시하는 평면도이다.
본 실시예에서 제 1 반도체 패키지(200)는 제 2 반도체 패키지(300), 제 3 반도체 패키지(400), 제 4 반도체 패키지(500) 및 제 5 반도체 패키지(600)와 인접한다.
본 실시예에서 제 1 반도체 패키지(200)는 제 4 반도체 패키지(500)의 제 7 단자부(510)에 접속되는 제 8 단자부(250)와 제 5 반도체 패키지(600)의 제 9 단자부(610)에 접속되는 제 10 단자부(260)를 더 포함한다.
제 1 내지 제 5 반도체 패키지들 각각은 중첩되는 부위에 단차부를 구비하여 그 단차부에 단자부가 형성되도록 할 수 있다.
도시된 바와 같이 제 1 반도체 패키지(200)에 내장된 제 1 다이(230)는 제 2 내지 제 5 반도체 패키지들(300, 400, 500, 600)에 내장된 제 2 내지 제 5 다이들(330, 430, 530, 630)과 평면상에서 중첩되지 않는 것이 바람직하다.
본 실시예에서 제 1 반도체 패키지(200)와 제 2 내지 제 5 반도체 패키지들(300, 400, 500, 600) 사이에서 각 단자부들의 접속 지점은 평면상에서 각 반도체 다이들(230, 330, 430, 530, 630)과 중첩되지 않는 것이 바람직하다.
도 8 내지 도 14에 도시된 실시예들에서 제 1 반도체 패키지(200)에 내장되는 제 1 다이(230)는 프로세와 같은 로직 칩일 수 있고 제 1 반도체 패키지(200)에 인접하는 반도체 패키지들에 내장되는 다이들은 디램과 같은 메모리 칩일 수 있다.
이상과 같이 도면을 참조하여 본 발명의 다양한 실시예를 설명함으로써 본 발명을 개시하였다. 본 발명의 권리범위는 이상에서 설명한 실시예로 한정되는 것은 아니다. 본 발명의 권리범위는 이하의 특허청구범위에 기재된 범위와 그 균등범위에 의해 정해진다.
100: 기판
200: 제 1 반도체 패키지
300: 제 2 반도체 패키지
400: 제 3 반도체 패키지
500: 제 4 반도체 패키지
600: 제 5 반도체 패키지
210: 제 1 단자부
220: 제 2 단자부
310: 제 3 단자부
320: 제 4 단자부
230: 제 1 다이
330: 제 2 다이
430: 제 3 다이
530: 제 4 다이
630: 제 5 다이

Claims (15)

  1. 제 1 단자부와 상기 제 1 단자부와 다른 표면 상에 제 2 단자부를 구비하는 제 1 반도체 패키지 및
    상기 제 1 단자부와 접속되는 제 3 단자부를 구비하는 제 2 반도체 패키지
    를 포함하되, 상기 제 1 단자부가 형성된 표면과 상기 제 3 단자부가 형성된 표면은 서로 마주보는 반도체 패키지.
  2. 청구항 1에 있어서, 상기 제 2 반도체 패키지는 상기 제 3 단자부와 다른 표면 상에 제 4 단자부를 더 구비하는 반도체 패키지.
  3. 청구항 1에 있어서, 상기 제 2 반도체 패키지와 인접한 제 1 반도체 패키지 상에 단차부가 형성되고, 상기 단차부 상에 상기 제 1 단자부가 형성되는 반도체 패키지.
  4. 청구항 1에 있어서, 상기 제 1 반도체 패키지와 인접한 제 2 반도체 패키지 상에 단차부가 형성되고, 상기 단차부 상에 상기 제 3 단자부가 형성되는 반도체 패키지.
  5. 청구항 2에 있어서, 상기 제 2 단자부와 상기 제 4 단자부는 상기 반도체 패키지 하부의 기판에 구비된 단자와 접속되는 반도체 패키지.
  6. 청구항 2에 있어서, 상기 제 2 단자부와 상기 제 4 단자부는 상기 반도체 패키지 하부의 인터포저 또는 다른 반도체 패키지에 구비된 단자부와 접속되는 반도체 패키지.
  7. 청구항 2에 있어서, 상기 제 1 반도체 패키지는 내부에 구비된 제 1 다이, 상기 제 1 다이와 상기 제 1 단자부를 연결하는 제 1 신호라인 및 상기 제 1 다이와 상기 제 2 단자부를 연결하는 제 2 신호라인을 더 포함하는 반도체 패키지.
  8. 청구항 7에 있어서, 상기 제 2 반도체 패키지의 내부에 구비된 제 2 다이, 상기 제 2 다이와 상기 제 3 단자부를 연결하는 제 3 신호라인 및 상기 제 2 다이와 상기 제 4 단자부를 연결하는 제 4 신호라인을 더 포함하는 반도체 패키지.
  9. 청구항 8에 있어서, 상기 제 1 신호라인, 상기 제 2 신호라인 및 상기 제 3 신호라인은 데이터 전송용 신호라인이고, 상기 제 4 신호라인은 테스트용 신호라인인 반도체 패키지.
  10. 청구항 8에 있어서, 상기 제 1 다이는 로직 칩이고, 상기 제 2 다이는 메모리 칩인 반도체 패키지.
  11. 청구항 1에 있어서, 상기 제 1 반도체 패키지 상에 복수개의 단차부가 형성되고, 상기 복수개의 단차부 상에 각각 단자부가 형성되는 반도체 패키지.
  12. 청구항 11에 있어서, 상기 단자부에 접속되는 복수개의 반도체 패키지를 더 포함하는 반도체 패키지.
  13. 청구항 12에 있어서, 상기 제 1 반도체 패키지 내부에 구비된 제 1 다이 및 상기 복수개의 반도체 패키지 내부에 구비된 복수개의 다이를 더 포함하는 반도체 패키지.
  14. 청구항 13에 있어서, 상기 복수개의 다이와 상기 복수개의 단차부 상에 각각 형성된 단자부를 연결하는 복수개의 신호라인은 데이터 전송용 신호라인인 반도체 패키지.
  15. 청구항 13에 있어서, 상기 제 1 다이는 로직 칩이고, 상기 복수개의 다이는 메모리 칩인 것을 특징으로 하는 반도체 패키지.
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