TWI691037B - 具有正交頂部互連層的面對面安裝積體電路晶粒 - Google Patents

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史蒂芬 Ｌ 泰格
艾瑞克 Ｍ 奈奎斯特
伊爾雅斯 莫罕默德
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Abstract

本發明之一些具體實例提供一種三維（3D）電路，其藉由堆疊兩個或多於兩個積體電路（IC）晶粒以至少部分地重疊且共用分佈電力、時脈及/或資料匯流排信號的一或多個互連層來形成。共用互連層包括攜載電力、時脈及/或資料匯流排信號之互連區段。在一些具體實例中，該些共用互連層為較高層級互連層（例如，每一IC晶粒之頂部互連層）。在一些具體實例中，該3D電路之經堆疊IC晶粒包括第一IC晶粒及第二IC晶粒。該第一晶粒包括第一半導體基板及界定於該第一半導體基板上方之第一組互連層。類似地，該第二IC晶粒包括第二半導體基板及界定於該第二半導體基板上方之第二組互連層。如下文進一步描述，第一晶粒及第二晶粒在一些具體實例中以面對面配置（例如，豎直堆疊配置）置放，該面對面配置使該第一組互連層與該第二組互連層面向彼此。在一些具體實例中，該第二晶粒之該第二組互連層中的一或多個互連層之子集具有互連佈線，該互連佈線攜載供應至該第一IC晶粒之電力、時脈及/或資料匯流排信號。

Description

具有正交頂部互連層的面對面安裝積體電路晶粒
本申請案相關於具有正交頂部互連層的面對面安裝積體電路晶粒。
電子電路通常製造於諸如矽之半導體材料的晶圓上。典型地，將具有此等電子電路之晶圓切割成眾多晶粒，其中每一晶粒被稱作積體電路（IC）。每一晶粒容納於IC殼體中且通常被稱作IC晶片之微晶片、「晶片」。根據莫耳定律（首先由戈登莫耳提出），可界定於IC晶粒上之電晶體之數目每兩年將大致翻倍。隨著半導體製造製程之發展，此定律對於過去五十年中之許多年保持為真。然而，近年來，莫耳定律之終止已預測為達到可能界定於半導體基板上之電晶體的最大數目。因此，此項技術中需要將允許更多電晶體界定於IC晶片中之其他發展。
本發明之一些具體實例提供一種三維（3D）電路，其藉由堆疊兩個或多於兩個積體電路（IC）晶粒以至少部分重疊且共用分佈電力、時脈及/或資料匯流排信號的一或多個互連層來形成。該些共用互連層包括攜載電力、時脈及/或資料匯流排信號之互連區段（亦被稱作互連線或導線）。在一些具體實例中，該些共用互連層為較高層級互連層（例如，每一IC晶粒之頂部互連層）。
在一些具體實例中，該3D電路之該些經堆疊IC晶粒包括第一IC晶粒及第二IC晶粒。該第一晶粒包括一第一半導體基板及界定於該第一半導體基板上方之第一組互連層。類似地，該第二IC晶粒包括一第二半導體基板及界定於該第二半導體基板上方之第二組互連層。如下文進一步描述，第一晶粒及第二晶粒在一些具體實例中以一面對面配置（例如，一豎直堆疊之配置）置放，該面對面配置使該第一組互連層與該第二組互連層面向彼此。在一些具體實例中，該第二晶粒之該第二組互連層中的一或多個互連層之一子集具有互連佈線，該互連佈線攜載供應至該第一IC晶粒之電力、時脈及/或資料匯流排信號。此子集在下文被稱作該共用互連層子集。
在一些具體實例中，許多電子組件（例如，主動組件，比如電晶體及二極體；或被動組件，比如電阻器及電容器）界定於該第一半導體基板上，且此等電子組件經由該第一組互連層上之互連佈線連接至彼此以形成許多微電路（例如，布爾型閘）及/或較大電路（例如，功能區塊）。在此等具體實例中之一些中，來自該第二晶粒之該共用互連層子集的該電力、時脈及/或資料匯流排信號供應至該第一晶粒之若干電子組件、微電路及較大電路。又，在此等具體實例中之一些中，來自該共用互連層子集之該電力、時脈及/或資料匯流排信號亦被供應至形成於該第二晶粒之該第二基板上的電子組件、微電路及較大電路。
在一些具體實例中，該面對面配置之第一晶粒及第二晶粒具有經由一直接結合製程結合至彼此的頂部互連層，該直接結合製程在此等兩組互連層之間建立直接接觸的金屬至金屬結合、氧化物結合或熔融結合。此結合之實例係直接接觸之兩個銅導體之間的銅至銅（Cu至Cu）金屬結合。在一些具體實例中，直接結合藉由諸如DBI®（直接結合互連）技術之混合結合技術及其他金屬結合技術（諸如，由Invensas Bonding Technologies公司（加利福尼亞州聖荷西的Xperi公司）提供之彼等結合技術）來提供。
一些具體實例之該些直接接合技術允許大量直接連接件（例如，超出1,000個連接件/mm2 、10,000個連接件/mm2 、100,000個連接件/mm2 、1,000,000個件/mm2 或低於1,000,000個件/mm2 等）建立於第一晶粒與第二晶粒之兩個頂部互連層之間以便允許電力、時脈及/或資料匯流排信號在第一IC晶粒與第二IC晶粒之間橫越。此等連接件橫越兩個面對面安裝晶粒之間的結合層。當此等連接件將信號自該第二晶粒之該頂部互連層提供至該第一晶粒之頂部互連層時，該第一晶粒在一些具體實例中使用其他IC結構（例如，通孔）來將此等信號自其頂部互連層攜載至該第一晶粒之其他層及/或基板。
該第一IC晶粒及該第二IC晶粒之該些頂部互連層之間的此等連接件長度極短，此舉如下文進一步描述允許該些信號在此等線上迅速到達其目的地，同時經歷來自其他附近佈線之最小電容式負載。在一些具體實例中，連接該第一晶粒及該第二晶粒之該些頂部互連層的兩個相鄰直接結合連接件之間的間距（亦即，該兩個相鄰連接件之中心之間的距離）可極小，例如，兩個相鄰連接件之間距可係在0.2 μm與15 μm之間。此緊密接近性允許該第一晶粒與該第二晶粒之該些頂部互連層之間的大量且高密度之此等連接件。此外，此等連接件之緊密接近性因為連接件之短長度及小的互連襯墊大小而不在兩個相鄰的z軸連接件之間引入太多的電容性負載。
在一些具體實例中，該第一晶粒及該第二晶粒之該些頂部互連層具有彼此正交之較佳佈線方向。具體而言，該第一晶粒之該頂部互連層具有一第一較佳配線方向，而該第二晶粒之該頂部互連層具有一第二較佳配線方向。在一些具體實例中，第一較佳配線方向及第二較佳配線方向彼此正交，例如，一個晶粒之頂部層具有一水平較佳配線方向，而另一晶粒之頂部層具有一豎直較佳配線方向。在其他具體例中，該第一晶粒之該頂部層具有與該第二晶粒之該頂部層相同的較佳配線方向，但該兩個晶粒中之一者在經由一直接結合技術結合該兩個頂部層之前旋轉90度。
使該第一晶粒及該第二晶粒之該些頂部互連層之該佈線方向正交於彼此具有若干優點。此舉提供該些IC晶粒之間的更好信號路由且避免該兩個晶粒之相鄰互連層上之長的並行區段之間的電容性耦合。又，其允許該第一晶粒與該第二晶粒之該些頂部互連層結合地界定在兩個不同互連層中需要正交導線區段的一電源分佈網路（下文被稱作電力網）或一時脈分佈網路（下文被稱為時脈樹）。
該第一晶粒及該第二晶粒之該些頂部層上之正交佈線方向亦增大此等層上之佈線之間的重疊，此舉增大用於結合不同晶粒之頂部互連層上之不同對導線以將電力信號及/或時脈信號自一個晶粒提供至另一晶粒的候選部位之數目。舉例而言，在一些具體實例中，該第一晶粒具有沿著一個方向（例如，水平方向）橫越之一組交替的電力線及接地線，而該第二晶粒具有沿著另一方向（例如，豎直方向）橫越之另一組交替的電力線及接地線。一個晶粒之互連層上的電力/接地線可在對應對之電力線之間的重疊部中之每一者或一些處直接結合至另一晶粒之互連層上的對應電力/接地線。
此直接結合在不將兩個不同互連層用於此等兩個晶粒中的每一者情況下產生用於該第一晶粒及該第二晶粒之一極其穩固的電力網。換言之，在一些具體實例中，藉由經由一直接結合方案連接該第一晶粒及該第二晶粒的正交之頂部互連層界定一電力網消除每一晶粒中之電力層中的一或多者。類似地，在一些具體實例中，藉由經由一直接接合方案連接該第一晶粒及該第二晶粒的正交之頂部互連層界定一時脈樹消除每一晶粒中之時脈層中的一或多者。在其他具體例中，該第一晶粒並不具有一電力網或時脈樹，此係因為其共用界定於該第二晶粒之互連層中的該電力網或時脈樹。
在一些具體實例中，該第一晶粒及該第二晶粒並不面對面地堆疊。舉例而言，在一些具體實例中，此等兩個晶粒經面對背堆疊（亦即，一個晶粒之該組互連層緊鄰另一晶粒之半導體基板的背側安裝）或背對背堆疊（亦即，一個晶粒之半導體基板的背側緊鄰另一晶粒之半導體基板的背側安裝）。在其他具體例中，一第三晶粒置放於該第一晶粒與該第二晶粒之間，該第一晶粒及該第二晶粒經面對面地堆疊、經面對背地堆疊（其中該第三晶粒係在一個晶粒之該基板的背側與另一晶粒之該組互連層之間），或經背對背地堆疊（其中該第三晶粒係在第一晶粒及第二晶粒之該些基板的背側之間）。雖然一些具體實例使用直接結合技術建立兩個面對面堆疊之晶粒的頂部互連層之間的連接件，但其他具體實例使用替代連接件方案（諸如，矽穿孔TSV、氧化物穿孔TOV或玻璃穿孔TGV）建立面對背晶粒之間及背對背晶粒之間的連接件。
堆疊IC晶粒以在兩個晶粒之間共用電力、時脈及/或資料匯流排信號具有若干優點。此堆疊減小兩個晶粒之互連層的總數，此係因為此堆疊允許兩個晶粒共用較高層級互連層中之一些以便分佈電力、時脈及/或資料匯流排信號。舉例而言，如上文所述，每一晶粒並不需要將兩個互連層專用為建立電力/接地網，此係因為此網可藉由直接結合一個晶粒之電力/接地頂部互連層與另一晶粒之電力/接地互連層而形成。減少較高層級互連層係有益的，此係因為此等層上之佈線由於其較厚、較寬及較粗糙配置而常常消耗更多空間。此外，共用多個晶粒上之此等互連層之使用的能力可減少壅塞及路由限制，該些限制在一個晶粒上可能比另一晶粒受約束更多。
在許多狀況下堆疊IC晶粒亦允許用於遞送電力、時脈及/或資料匯流排信號之佈線短得多，此係因為堆疊提供針對電力、時脈及/或資料匯流排信號互連件與將接收此等信號之電路組件之間的較短連接件之更多候選部位。舉例而言，替代圍繞若干功能區塊在第一晶粒上路由資料匯流排信號以便自該區塊之周邊到達另一區塊內之電路或組件，資料匯流排信號可自第二晶粒之共用互連層上之資料匯流排互連件直接提供至第一晶粒上的該電路或組件。資料信號可極其迅速地（例如，在1或2個時脈循環內）提供至其目的地，此係因為資料信號並不需要自目的地區塊之周邊路由，而是藉由短互連件自以上共用互連層提供。用於電力、時脈及/或資料匯流排信號之較短連接件減小攜載此等信號之連接件的電容式負載，其又減小此等線上之信號偏移且允許3D電路不使用或使用很少信號隔離方案。
堆疊IC晶粒亦允許晶粒共用電力、時脈及/或資料匯流排電路。舉例而言，在第一晶粒共用第二晶粒之電力、時脈及/或資料匯流排互連件之一些具體實例中，第一晶粒亦依賴於界定於第二晶粒上之電力、時脈及/或資料匯流排電路以提供電力、時脈及/或資料匯流排信號。此舉釋放第一晶粒上之空間以實施3D電路之其他電路及功能區塊。所得節省可為相當顯著的，此係因為電力、時脈及/或資料匯流排電路可常常消耗可用空間的顯著部分。舉例而言，晶片輸入/輸出（I/O）電路（例如，串聯器/解串器I/O電路）及記憶體I/O電路（例如，DDR記憶體I/O電路）可大於一IC上的許多其他電路。
將電力及時脈電路中之全部或一些自第一晶粒推動至第二晶粒亦釋放第一晶粒上之空間，此係因為電力及時脈電路常常需要與可影響電力及時脈電路之操作的其他電路及/或信號隔離。又，在僅一個晶粒上具有數個系統層級電路允許此類電路之更好隔離（例如，電壓調節器及/或時脈電路之更好隔離）。
總而言之，堆疊IC晶粒藉由將某些功能性組合至共同互連層中且與堆疊中之多個晶粒共用此等功能使晶片堆疊系統之成本及效能最佳化。藉由較高層級互連層提供之功能性可與堆疊中之多個晶粒共用。較高層級互連層需要較厚且較寬之金屬以及更粗糙間距。移除該些互連層允許每一晶片藉由較高密度通孔與少許內部層級互連層連接以使得較高效能及較低成本成為可能。高層級互連層之實例包括系統層級電路系統層及RDL層。系統電路包括電源電路、時脈電路、資料匯流排電路、靜電放電（electrostatic discharge；ESD）電路、測試電路等。
前述章節[發明內容]意欲充當對本發明之一些具體實例的簡要介紹。其並不意欲介紹或概述本文獻中所揭示的所有發明性標的物。下文之章節[實施方式]及章節[實施方式]中所參考的章節[圖式簡單說明]將進一步描述章節[發明內容]中所描述之具體實例以及其他具體實例。因此，為理解本文獻所描述的所有具體實例，需要完整地審閱章節[發明內容]、[實施方式]、[圖式簡單說明]及[申請專利範圍]。
在本發明之以下詳細描述中，闡述且描述本發明之眾多細節、實例及具體實例。然而，對於所屬領域中具通常知識者將清楚且顯而易見的是，本發明不限於所闡述的具體實例，且可在無所論述之特定細節及實例中之一些的情況下實踐本發明。
本發明之一些具體實例提供一種三維（3D）電路，其藉由豎直地堆疊兩個或多於兩個積體電路（IC）晶粒以至少部分重疊且共用用以分佈電力、時脈及/或資料匯流排信號之一或多個互連層來形成。該些共用互連層包括攜載電力、時脈及/或資料匯流排信號之互連區段（亦被稱作互連線或導線）。在一些具體實例中，共用互連層為較高層級互連層。
圖 1 說明本發明之一些具體實例的3D電路100。如所展示，電路100包括處於豎直地堆疊之面對面配置中的兩個IC晶粒105及110。儘管圖 1 中未展示，但在一些具體實例中，堆疊之第一晶粒及第二晶粒藉由囊封環氧樹脂及/或晶片殼體而囊封至一個積體電路封裝中。第一晶粒105包括第一半導體基板120及界定於第一半導體基板120上方之第一組互連層125。類似地，第二IC晶粒110包括第二半導體基板130及界定於第二半導體基板130上方之第二組互連層135。在一些具體實例中，第二晶粒之第二組互連層135中的一或多個互連層之子集140具有互連佈線，該互連佈線攜載供應至第一IC晶粒105（例如，第一晶粒105之互連層及/或基板）的電力、時脈及/或資料匯流排信號。此子集140在下文被稱作共用互連層子集。
在一些具體實例中，許多電子組件（例如，主動組件，比如電晶體及二極體；或被動組件，比如電阻器及電容器）界定於第一半導體基板120上及第二半導體基板130上。第一基板120上之電子組件經由第一組互連層125上之互連佈線彼此連接以形成許多微電路（例如，布爾型閘）及/或較大電路（例如，功能區塊）。類似地，第二基板130上之電子組件經由第二組互連層135上之互連佈線彼此連接以形成額外微電路（例如，布爾型閘）及/或較大電路（例如，功能區塊）。
在一些具體實例中，一個晶粒之基板（例如，第一晶粒105之第一基板120）上之電子組件亦經由另一晶粒之一組互連層（例如，第二晶粒110之第二組互連層135）上的互連佈線連接至同一基板（例如，基板120）上的其他電子組件以形成額外微電路及/或較大電路。
在一些具體實例中，來自第二晶粒110之共用互連層子集140的電力、時脈及/或資料匯流排信號被供應至第一晶粒105之若干電子組件、微電路及較大電路。又，在此等具體實例中之一些中，來自共用互連層子集140之電力、時脈及/或資料匯流排信號亦被供應至形成於第二晶粒110之第二基板上的電子組件、微電路及較大電路。
為形成圖 1 之3D電路100，第一晶粒與第二晶粒面對面堆疊，使得第一組互連層125與第二組互連層135面向彼此。頂部互連層160及165經由直接結合製程結合至彼此，該直接結合製程建立此等兩組互連層之間的直接接觸式金屬至金屬結合、氧化物結合或熔融結合。此結合之實例係直接接觸之兩個銅導體之間的銅至銅（Cu至Cu）金屬結合。在一些具體實例中，直接結合藉由諸如DBI®（直接結合互連）技術之混合結合技術及其他金屬結合技術（諸如，由Invensas Bonding Technologies公司（加利福尼亞州聖荷西的Xperi公司）提供之彼等結合技術）來提供。在一些具體實例中，DBI連接件橫跨氧化矽及氮化矽表面。
DBI製程進一步描述於美國專利6962835及美國專利7485968中，該兩個專利以引用之方式併入本文中。此製程亦描述於美國專利申請案15/725,030中，該申請案亦以引用之方式併入本文中。如描述於美國專利申請案15/725,030中，兩個面對面安裝之IC晶粒之間的直接結合連接件為允許信號在跨晶粒邊界處不具有標準界面且不具有輸入/輸出協定之情況下橫跨兩個不同晶粒的原生互連件。換言之，直接結合互連件允許原生信號（native siganl）自一個晶粒直接傳遞至另一晶粒而不修改原生信號或可忽略地修改原生信號，藉此放棄標準介接及聯合施加之輸入/輸出協定。
以此方式，直接結合互連件允許電路跨越兩個面對面安裝晶粒之跨晶粒邊界形成及/或經由兩個面對面安裝晶粒之跨晶粒邊界存取。此類電路之實例進一步描述於美國專利申請案15/725,030中。併入的美國專利6962835、美國專利7485968及美國專利申請案15/725,030亦描述用於加工兩個面對面安裝晶粒之製造技術。
如圖 1 中所展示，一些具體實例之直接結合技術允許在第二晶粒110之頂部互連層165與第一晶粒105之頂部互連層160之間建立大量直接連接件150。對於橫越至第一晶粒105之其他互連層或至第一晶粒105之基板120的此等信號，第一晶粒在一些具體實例中使用其他IC結構（例如，通孔）來將此等信號自其頂部互連層攜載至此等其他層及/或基板。在一些具體實例中，超出1,000個連接件/mm2 、10,000個連接件/mm2 、100,000個連接件/mm2 、1,000,000個連接件/mm2 或小於1,000,000個連接件/mm2 等可建立於第一晶粒105之頂部互連層160與第二晶粒110之頂部互連層165之間，以便允許電力、時脈及/或資料匯流排信號在第一IC晶粒與第二IC晶粒之間橫越。
第一晶粒與第二晶粒之間的直接結合連接件150之長度極短。舉例而言，基於當前加工技術，直接結合連接件範圍可介於1微米之一分率至一位數微米或小的兩位數微米（例如，2至10微米）之間。如下文進一步描述，此等連接件之短長度允許橫穿此等連接件之信號迅速地到達其目的地，同時不經歷來自附近平面佈線及附近直接結合豎直連接件之電容式負載或經歷最小電容式負載。平面佈線連接件被稱作x-y佈線或連接件，因而佈線保持大部分在由3D電路之x-y軸界定的平面內。另一方面，兩個晶粒之間或兩個互連層之間的豎直連接件被稱作z軸佈線或連接件，因而佈線大部分在3D電路之z軸上橫越。「豎直」在表達z軸連接件中之使用不應與橫越個別互連層之水平或豎直較佳方向平面佈線混淆，如下文進一步描述。
在一些具體實例中，兩個相鄰的直接結合連接件150之間的間距可極小，例如兩個相鄰連接件之間距在0.2 μm至15 μm之間。此緊密接近性允許第一晶粒105之頂部互連層160與第二晶粒110之頂部互連層165之間的此等連接件之大數目及高密度。此外，此等連接件之緊密接近性因為連接件之短長度及小的互連襯墊大小而不在兩個相鄰的z軸連接件之間引入太多的電容性負載。舉例而言，在一些具體實例中，直接結合連接件長度小於1或2 μm（例如，長度為0.1至0.5 μm），且在慮及每一晶粒上之通孔的長度後促進兩個晶粒上之兩個不同部位之間的短的z軸連接件（例如，長度為1至10 μm）。總之，兩個晶粒之間的直接豎直連接件提供此等晶粒上之不同部位之間的短、快速路徑。
堆疊IC晶粒以在兩個晶粒之間共用電力、時脈及/或資料匯流排信號減小兩個晶粒之互連層的總數，此係因為堆疊IC晶粒允許兩個晶粒共用較高層級互連層中的一些以便分佈電力、時脈及/或資料匯流排信號。舉例而言，如下文進一步描述，此互連層共用允許兩個晶粒在其之間共用一個電力網。在一些具體實例中，此共用之電力網藉由直接結合一個晶粒之電力/接地頂部互連層（例如，第一晶粒105之層160）與另一晶粒的電力/接地頂部互連層（例如，第二晶粒110之層165）形成。在其他具體實例中，此共用之電力網藉由一個晶粒之兩個互連層（例如，第二晶粒110之兩個頂部互連層）形成，該兩個互連層與另一晶粒（例如，第一晶粒105）共用。減少較高層級互連層係有益的，此係因為此等層上之佈線由於其較厚、較寬及較粗糙配置而常常消耗更多空間。此外，共用多個晶粒上之此等互連層之使用的能力可減少壅塞及路由限制，該些限制在一個晶粒上可能比另一晶粒受約束更多。
在許多狀況下堆疊IC晶粒亦允許用於遞送電力、時脈及/或資料匯流排信號之佈線短得多，此係因為堆疊提供針對電力、時脈及/或資料匯流排信號互連件與將接收此等信號之電路組件之間的較短連接件之更多候選部位。舉例而言，如下文進一步描述，一些具體實例經由短的直接結合連接件將資料匯流排信號自第二晶粒之共用互連層提供至關於第一資料之電路。此等直接結合連接件相較於關於若干功能區塊在第一晶粒上將路由資料匯流排信號的連接件短得多，以便自該區塊之周邊到達另一區塊內的電路。橫越短的直接結合連接件之資料信號極迅速（例如，在1或2個時脈循環內）到達其在第一晶粒上的目的地電路，此係因為資料信號並不需要自目的地區塊之周邊路由。在較不擁擠之共用互連層上，資料匯流排線可定位於第一晶粒上之目的地電路上方或附近，以便確保此線上之資料匯流排信號可經由短的直接結合連接件提供至目的地電路。
堆疊IC晶粒亦允許晶粒共用電力、時脈及/或資料匯流排電路。舉例而言，如圖 2 至圖 4 中所展示，第一晶粒105在一些具體實例中使用形成於第二晶粒110之基板130上的電源電路、時脈電路及/或資料匯流排電路。在此等諸圖中，電力、時脈及資料匯流排電路之實例分別為電壓調節器205、時脈驅動器305及實體層（physical layer；PHY）介面405（例如，晶片I/O介面、記憶體I/O介面等）。
使第一晶粒共用界定於第二晶粒上之電力、時脈及/或資料匯流排電路釋放第一晶粒上之空間以實施其他電路及3D電路之功能區塊。所得節省可為相當顯著的，此係因為電力、時脈及/或資料匯流排電路可消耗可用空間的顯著部分。舉例而言，晶片I/O電路（例如，串聯器/解串器I/O電路）及記憶體I/O電路（例如，DDR記憶體I/O電路）可大於IC上之許多其他電路。將電力及時脈電路中之全部或一些自第一晶粒推動至第二晶粒進一步釋放第一晶粒上之空間，此係因為電力及時脈電路常常需要與可影響電力及時脈電路之操作的其他電路及/或信號隔離。在僅一個晶粒上具有數個系統層級電路亦允許此類電路之更好隔離（例如，電壓調節器及/或時脈電路之更好隔離）。
總而言之，堆疊IC晶粒藉由將某些功能性組合至共同互連層中且與堆疊中之多個晶粒共用此等功能使晶片堆疊系統之成本及效能最佳化。藉由較高層級互連層提供之功能性可與堆疊中之多個晶粒共用。較高層級互連層需要較厚且較寬之金屬以及更粗糙間距。移除該些互連層允許每一晶片藉由較高密度通孔與少許內部層級互連層連接以使得較高效能及較低成本成為可能。高層級互連層之實例包括系統層級電路系統層及RDL層。系統電路包括電源電路、時脈電路、資料匯流排電路、靜電放電（electrostatic discharge；ESD）電路、測試電路等。
IC晶粒之每一互連層典型地具有較佳佈線方向（亦被稱作配線方向）。又，在一些具體實例中，IC晶粒之連續互連層的較佳佈線方向彼此正交。舉例而言，IC晶粒之較佳佈線方向典型地在水平較佳佈線方向與豎直較佳佈線方向之間交替，但已引入在連續互連層之較佳佈線方向之間使用45度及60度偏移的若干佈線架構。在IC晶粒之連續互連層之間交替佈線方向具有若干優點，諸如提供較佳信號路由及避免鄰近互連層上之長的並列區段之間的電容性耦合。
當面對面安裝第一IC晶粒及第二IC晶粒時，一些具體實例使第一晶粒及第二晶粒之頂部互連層的較佳佈線方向正交於彼此以便在面對面安裝之接合點處實現此等相同益處以及正交較佳佈線方向的其他獨特益處。圖 5 說明具有彼此正交之較佳佈線方向的第一晶粒505及第二晶粒510之頂部互連層的實例。在此實例中，第一晶粒505之頂部互連層502具有較佳水平方向，而第二晶粒510之頂部互連層504具有較佳豎直方向。如所展示，第一晶粒之頂部層502可具有短的豎直導線區段，且第二晶粒之頂部層504可具有短的水平導線區段。然而，頂部層502及504上之區段的大部分分別為水平及豎直的。
不同具體實例使用不同技術來確保第一晶粒及第二晶粒之頂部互連層之較佳佈線方向正交於彼此。圖 6 至圖 8 說明若干此類技術之實例。圖 6 說明在一些具體實例中，兩個晶粒605及610藉由不同製程加工。用於第一晶粒605之製程界定第一晶粒之第一互連層以具有較佳水平佈線方向，而用於第二晶粒610之製程界定第二晶粒之第二互連層以具有較佳豎直佈線方向。由於兩個此等製程在IC基板上方界定七個互連層，且在連續層之間使較佳佈線方向交替，因此第一晶粒之第七層具有較佳水平方向，而第二晶粒之第七層具有較佳豎直方向。
圖 7 說明第一晶粒及第二晶粒具有針對其頂部互連層之不同較佳佈線方向的實例，此係因為該些晶粒具有不同數目個互連層。在此實例中，兩個晶粒705及710之第一互連層的較佳佈線方向具有同一佈線方向（在此實例中水平方向）。然而，第一晶粒具有七個互連層，而第二晶粒具有六個互連層。因此，第一晶粒之頂部互連層（第七層）具有較佳水平佈線方向，而第二晶粒之頂部互連層（第六層）具有較佳豎直佈線方向。
圖 8 呈現說明藉由使兩個面對面安裝晶粒805及810中之一者旋轉90度來達成兩個晶粒之頂部互連層之間的較佳正交佈線方向的實例。在此實例中，第一晶粒805及第二晶粒810之互連層的較佳佈線方向相同，亦即，該第一晶粒及該第二晶粒兩者皆以較佳水平佈線方向開始，使連續層之較佳佈線方向交替，且以較佳豎直佈線方向結束。
又，在一些具體實例中，第一晶粒805及第二晶粒810藉由聯合地界定之若干光罩來製造，此係因為此等兩個晶粒實施一種IC設計。用於兩個晶粒805及810的聯合界定之光罩在一些具體實例中共用一或多個共同光罩。在其他具體實例中，第一晶粒805及第二晶粒810係來自不同加工製程及/或不同鑄造廠。
然而，在面對面地堆疊兩個晶粒805及810之前，使第二晶粒旋轉90度。此旋轉實際上使第二晶粒之每一互連層的較佳佈線方向翻轉以正交於第一晶粒之對應互連層的較佳佈線方向。因此，經旋轉之第二晶粒的頂部層相較於第一晶粒之頂部層之較佳水平佈線方向實際上具有較佳豎直佈線方向。
在圖 8 中，第二晶粒之實際較佳佈線方向藉由置放於引號中之此等方向來指定以指示此等方向並不指示所加工之較佳方向，而是指示相較於第一晶粒之佈線方向的佈線方向，且藉由使第二晶粒相對於第一晶粒旋轉來達成。在一些具體實例中，兩個晶粒805及810自同一單晶矽晶圓生產，或自具有同一結晶方向之兩個單晶矽晶圓生產。在此等具體實例中之一些中，兩個晶粒805及810在其已面對面安裝之後具有正交結晶方向。
使第一晶粒及第二晶粒之頂部互連層之較佳佈線方向正交於彼此具有若干優點。此舉提供該些IC晶粒之間的更好信號路由且避免該兩個晶粒之相鄰互連層上之長的並行區段之間的電容性耦合。又，此舉允許第一晶粒及第二晶粒共用其頂部正交層上之電力線，且藉此消除其電力層中的一或多者。第一晶粒及第二晶粒之頂部層上的正交佈線方向增大此等層上電力佈線之間的重疊部。此重疊部增大不同晶粒之頂部互連層上用於結合不同電力線對以將電力信號自一個晶粒提供至另一晶粒的候選部位之數目。
圖 9 呈現說明電力網950之實例，該電力網在一些具體實例中藉由第一晶粒905及第二晶粒910之頂部互連層902及904形成。此網將電力及接地信號供應至界定於第一晶粒905及第二晶粒910之第一基板920及第二基板930上的電路。如所展示，第一晶粒905之頂部互連層902具有沿著水平方向橫越的一組交替之電力線915與接地線920，而第二晶粒910之頂部互連層904具有沿著豎直方向橫越之一組交替的電力線925與接地線930。
在一些具體實例中，一個晶粒之互連層上之電力/接地線在對應電力線對與接地線對之間的重疊部955中之每一者或一些處直接結合（例如，經由DBI互連件）至另一晶粒之互連層上的對應電力/接地線。此直接結合在不將兩個不同互連層用於此等兩個晶粒中的每一者情況下產生用於第一晶粒及第二晶粒之一極其穩固的電力網950。此直接結合藉由使兩個晶粒共用一個電力網釋放每一晶粒上之至少一個互連層且而整個地消除來自3D電路（藉由面對面結合之晶粒905及910形成）之兩個互連層。又，面對面安裝之頂部互連層允許較粗且較寬之互連線用於電力信號，前述情形又允許此等信號面臨較少電阻且遭受較小信號降級。
在一些具體實例中，電力信號及接地信號藉由界定於第二晶粒910之基板上的電源電路系統供應，如上文參看圖 2 所描述。在此等具體實例中之一些中，來自電源電路系統之電力信號及接地信號經由通孔自第二晶粒之基板供應至第二晶粒910之頂部互連層904上的電力線及接地線。此等信號經由直接結合連接件（例如，DBI連接件）自此互連層904供應至第一晶粒905之頂部互連層902上的電力線及接地線，該些信號自電力線及接地線供應至第一晶粒905的電路及其他互連層。
圖 10 呈現用於在一些具體實例中在第一晶粒1005與第二晶粒1010之間共用電力網1050的另一實例。在此實例中，電力網1050藉由第二晶粒1010之兩個頂部互連層1002及1004形成。除此等互連層中屬於第二晶粒1010之兩者外，此等兩個互連層1002及1004類似於互連層902及904。具體而言，互連層1002具有交替之電力線1015與接地線1020，而互連層1004具有交替之電力線1025及接地線1030，其中通孔界定於對應電力線對與接地線對之間的重疊部1055中之每一者或一些處。
圖 10 之電力網架構消耗第二晶粒1010之兩個互連層，但並不使用第一晶粒的任何互連層。因此，如同電力網950，電力網1050藉由使兩個晶粒共用一個電力網而自3D電路整體消除兩個互連層。又，藉由晶粒1010之兩個頂部互連層界定電力網允許較粗且較寬互連線用於電力信號，此舉又允許此等信號面臨較小電阻且遭受較小信號降級。
在一些具體實例中，電力信號及接地信號藉由界定於第二晶粒1010之基板上的電源電路系統供應至第二晶粒1010之頂部兩個互連層1002及1004上的電力線1015及接地線1030。此等信號經由第一晶粒1005與第二晶粒1010之間的直接結合連接件（例如，DBI連接件）自此等互連層1002及1004供應至第一晶粒1005之頂部互連層上的電力線及接地互連線及/或襯墊。電力信號及接地信號接著經由通孔自第一晶粒1005之頂部互連層供應至第一晶粒1005之其他互連層且供應至界定於第一晶粒之基板上的電路。
在圖 9 及圖 10 之電力網架構以及下文描述之其他諸圖中的一些中，建立於兩個不同層上之兩個電力線之間的電連接件之直接連接件或通孔或者兩個不同層上之兩個接地線經由橫越相同晶粒或不同晶粒上之不同互連層的自身豎直連接件或通孔而電屏蔽在此等連接件/通孔之間豎直橫越的信號。又，在此等實例中，電力線分佈電力信號及接地信號。所屬領域中具通常知識者將認識到，在其他具體實例中，兩個或多於兩個豎直地堆疊之晶粒之間的共用之功率分佈網路分佈其他類型之電力信號，諸如參考電壓（Vref）及低功率狀態電壓。
又，在一些具體實例中，第一電力網界定於第一晶粒之兩個頂部互連層上，而第二電力網界定於第二晶粒之兩個頂部互連層上，該第二晶粒經由直接結合製程與第一晶粒面對面安裝。在此等具體實例中之一些中，第一晶粒之頂部互連層上之電力/接地互連件的方向正交於第二晶粒之頂部互連層上之電力/接地互連件的方向。
在其他具體實例中，經由直接接合製程（例如，DBI製程）面對面安裝之兩個晶粒在第一晶粒之兩個頂部互連層（如同圖 10 之層1002及1004）上具有電力/接地線，但在第二晶粒之頂部互連層上僅具有電力/接地線。在此等具體實例中之一些中，第一晶粒之頂部互連層上之電力/接地互連件的方向正交於第二晶粒之頂部互連層上之電力/接地互連件的方向。在此面對面安裝之3D晶片配置中，一個電力子網藉由第一晶粒之兩個頂部互連層形成，而另一電力子網藉由第一及第二晶粒之頂部互連層形成。此等兩個子網在兩個晶粒上形成三層共用電力網。
藉由一或兩個晶粒之頂部互連層形成之共用電力網在一些具體實例中用以屏蔽此等層上或此等層之間的其他類型之互連線。具體而言，一些具體實例不僅在兩個面對面安裝晶粒之間共用電力網，而且共用形成於在兩個晶粒之間共用之一個或兩個互連層上的時脈樹。在一些具體實例中，時脈樹形成在形成電力網之相同共用互連層上，而在其他具體實例中，含有時脈網之互連層係在形成電力網之互連層之間。電力網在一些具體實例中屏蔽時脈線免受其他時脈線與資料互連線之電容性耦合影響。
圖 11 說明一些具體實例之共用互連架構。在此架構中，兩個面對面安裝晶粒1105及1110（形成3D堆疊晶片1100）之兩個頂部互連層1115及1120具有形成電力網1150及時脈樹1160的電力線、接地線及時脈線。圖 11 具有四組示意圖。第一組示意圖展示兩個面對面安裝晶粒1105及1110。第二組示意圖展示晶粒1105及1110以及此等兩個晶粒之兩個頂部互連層1115及1120的展開視圖。第三組示意圖之上半部分僅展示兩個頂部互連層1115及1120上的電力線及接地線，而第三組示意圖之下半部分僅展示此等兩個層上的時脈線。最後，第四組示意圖之上半部分展示藉由兩個頂部互連層1115及1120之電力線及接地線形成的電力網，而此組示意圖之下半部分展示藉由此等兩個層上之時脈線形成的時脈樹1160。
如圖 11 之第二組示意圖及第三組示意圖中所展示，第一晶粒1105之頂部互連層1115包括水平電力線1130、接地線1135及時脈線1140，而第二晶粒1110之頂部互連層1120包括豎直電力線1130、接地線1135及時脈線1140。在此等示意圖中，電力線1130/接地線1135為更細之長實線，而時脈線1140為更粗的較短線段。
每一互連層上之電力線1130及接地線1135按其次序交替（亦即，電力線繼之以接地線，該接地線繼之以電力線等）。又，一組時脈線段置放於每一對相鄰的電力線1130與接地線1135之間。因此，每一互連層上之每一時脈線段1140係在兩個電力線1130與接地線1135之間，前述兩者屏蔽時脈線段免受附近時脈線及資料線影響，且藉此減小時脈線段與附近時脈線及資料線之間的電容性耦合。又，藉助於係在頂部互連層中，時脈線段較粗且較寬，此舉又減小其電阻且允許時脈線段攜載之時脈信號被驅動達更長距離。
互連層1115及1120上之水平時脈線段及豎直時脈線段形成將時脈信號分佈至第一晶粒1105及第二晶粒1110上之電路的共用H型樹時脈結構1160。H型樹時脈結構將在下文進一步描述。為了形成時脈樹1160，互連層1115上之每一水平時脈線段經由至少一個直接結合連接件（例如，DBI連接件）而連接至互連層1120上的至少一個豎直時脈線段。一個頂部互連層（例如，層1115）上之時脈線段中之一些經由三個直接結合連接件（例如，DBI連接件）而連接至另一互連層（例如，層1120）上的三個時脈線段。類似地，為了形成電力網1150，（1）一個互連層（例如，層1115）上之每一電力線經由一或多個直接結合連接件（例如，DBI連接件）而連接至另一互連層（例如，層1120）上的一或多個電力線，且（2）一個互連層（例如，層1115）上之每一接地線經由一或多個直接結合連接件（例如，DBI連接件）而連接至另一互連層（例如，層1120）上的一或多個接地線。
電力網1150及時脈樹1160藉由使兩個晶粒共用一起形成電力網1150及時脈樹1160之兩個互連層1105及1110來自3D電路消除兩個或多於兩個互連層。在每一晶粒1105或1110上，電力、接地及時脈信號經由互連層之間的通孔在該晶粒之互連層之間分佈。在一些具體實例中，電源電路及時脈電路界定於晶粒中之僅一個晶粒的基板上（例如，第二晶粒1110之基板上）。在其他具體實例中，電源電路界定於一個晶粒之基板（例如，第一晶粒1105之基板）上，而時脈電路界定於另一晶粒之基板（例如，第二晶粒1110之基板）上。在其他具體實例中，電源電路及/或時脈電路界定於兩個晶粒1105及1110的基板上。
H型樹時脈結構包括一系列階層式H型結構，其中每一H型結構使同一時脈信號自H型結構之中心分佈至H型結構之外部四個隅角，其中信號經傳遞至另一較小H型結構之中心，直至時脈信號到達最小H型結構的外部隅角。在一些具體實例中，最大H型結構之中心自界定於第二晶粒之基板上的時脈電路接收時脈信號。在其他具體實例中，此信號自第二晶粒之基板上的時脈電路供應至H型結構之其他部位，或自第一晶粒之基板上的時脈電路供應至H型結構之部位。在一些具體實例中，時脈信號經由通孔自H型樹結構1160分佈至第一晶粒及第二晶粒上的電路及互連件。
圖 12 呈現用於在一些具體實例中在第一晶粒1205與第二晶粒1210之間共用電力網1250及時脈樹1260的另一實例。在此實例中，電力網1250及時脈樹1260藉由第二晶粒1210之兩個頂部互連層1215及1220形成，該第二晶粒經由直接結合連接件與第一晶粒1205面對面安裝以形成3D晶片1200。除此等互連層中屬於第二晶粒1210之兩者外，此等兩個互連層1215及1220類似於互連層1115及1120。
具體而言，每一互連層1215或1220具有在相鄰電力線及接地線對之間交替的電力線1225及接地線1230以及時脈線段。通孔界定於對應電力線對、對應接地線對與對應時脈線段對之間的重疊部中之每一者或一些處，以便產生電力網1250及時脈樹1260。圖 12 之共用互連架構藉由使兩個晶粒共用形成電力網1250及時脈樹1260之兩個互連層1215及1220而自3D電路消除兩個或多於兩個互連層。
在一些具體實例中，電力信號、接地信號及時脈信號藉由界定於第二晶粒1210之基板上的電力及時脈電路系統供應至第二晶粒1210之互連層1215及1220上的電力線、接地線及時脈線。電力信號、接地信號及時脈信號經由第一晶粒1205與第二晶粒1210之間的直接結合連接件（例如，DBI連接件）而自此等互連層1215及1220供應至第一晶粒1205之頂部互連層上的電力線、接地線及時脈互連線及/或襯墊。電力信號、接地信號及時脈信號接著經由通孔自第一晶粒1205之頂部互連層供應至第一晶粒1205之其他互連層且供應至界定於第一晶粒之基板上的電路。在一些具體實例中，電源電路及/或時脈電路亦界定於第一晶粒1205之基板上。
圖 13 說明一些具體實例之另一共用互連架構。在此實例中，電力網1350及時脈樹1360藉由第一晶粒1305之頂部互連層1315以及第二晶粒1310之兩個頂部互連層1320及1325形成，該第二晶粒經由直接結合連接件面對面安裝至第一晶粒1305以形成3D晶片1300。此實例之共用架構類似於圖 9 之共用互連架構，唯第二晶粒1310之頂部互連層1320含有用於將時脈信號分佈至第一晶粒1305及第二晶粒1310上之電路的共用H型樹時脈結構1350且此互連層1320係在第一晶粒1305及第二晶粒1310之兩個電力互連層1315/接地互連層1325之間外。H型樹時脈結構在電力互連層1315/接地互連層1325之間的此置放屏蔽此結構中之時脈線區段不電容耦合至第一晶粒1305及第二晶粒1310之其他互連層上攜載資料及其他信號的互連線。
電力/接地線在一些具體實例中在互連層1315及1325中之每一者上交替。又，在一些具體實例中，第二晶粒之互連層1325上的電力/接地線連接至此晶粒之互連層1320上的襯墊，且此等襯墊經由直接結合連接件（例如，DBI連接件）連接至互連層1315上的電力線。電力/接地信號在一些具體實例中經由通孔分佈至每一晶粒上的其他互連層及基板層。
又，在一些具體實例中，時脈信號經由通孔自H型樹結構1360分佈至第二晶粒上之電路及互連件，同時時脈信號經由此結構1360與第一晶粒之層1315上之時脈襯墊之間的直接結合連接件而自此結構分佈至第一晶粒的電路及互連件。直接結合連接件在一些具體實例中自H型結構之一些的隅角發源，並沿著z軸行進。在一些具體實例中，此時脈樹中最大H型結構之中心自界定於第二晶粒之基板上的時脈電路接收時脈信號。在其他具體實例中，此信號自第二晶粒之基板上的時脈電路供應至H型結構之其他部位，或自第一晶粒之基板上的時脈電路供應至H型結構上的部位。
圖 14 說明一些具體實例之又一共用電力/時脈互連架構。此架構1400類似於圖 13 之電力/時脈互連架構1300，唯電力及時脈互連層1415、1420及1425皆為第二晶粒1410之互連層外。在此實例中，第一晶粒1405並不含有專用於電力線或時脈線的任何互連層。又，在此實例中，H型樹時脈結構1460又係在第二晶粒1410之電力互連層1415/接地互連層1425之間，且因此其時脈線區段藉由此等電力/接地互連層屏蔽而不電容性耦合至第一晶粒1405及第二晶粒1410之其他互連層上攜載資料及其他信號的其他互連線。
在架構1400中，電力信號、接地信號及時脈信號藉由經由直接結合連接件而直接結合此等電路及互連件而供應至第一晶粒之電路及互連件，該些直接結合連接件係自第二晶粒之層1415上的電力/接地線及時脈線/襯墊至第一晶粒1405之頂部層1412上的線/襯墊。電力信號、接地信號及時脈信號在一些具體實例中經由通孔供應至第二晶粒的電路、互連件及襯墊。類似地，在一些具體實例中，電力信號、接地信號及時脈信號自第一晶粒1405之頂部層1412經由通孔供應至第一晶粒1405的電路及互連件。
圖 15 說明一些具體實例之又一共用電力/時脈互連架構。此架構1500類似於圖 13 之電力/時脈互連架構1300。然而，在架構1500中，H型樹結構1560藉由兩個晶粒1505及1510之頂部互連層1515及1520實施，該些晶粒經由直接結合連接件（例如，DBI連接件）面對面安裝以形成3D晶片1500。時脈互連層1515為第一IC晶粒1505之頂部互連層，且具有H型樹結構1560之水平區段。時脈互連層1510為第二IC晶粒1510之頂部互連層，且具有H型樹結構1560的豎直區段。
H型樹結構1560之豎直區段及水平區段經由直接結合連接件（例如，DBI連接件）連接至彼此。在一些具體實例中，最大H型結構之中心自界定於第二晶粒之基板上的時脈電路接收時脈信號。在其他具體例中，此信號自第二晶粒之基板上之時脈電路供應至H型結構的其他部位，或自第一晶粒之基板上的時脈電路供應至H型結構上的部位。在一些具體實例中，時脈信號經由界定於第一晶粒中之通孔自第一晶粒1505之互連層1515的時脈線分佈至第一晶粒的電路及互連件。類似地，時脈信號經由通孔自第二晶粒1510之互連層1520上的時脈線分佈至第二晶粒之電路及互連件。
如所展示，H型樹時脈結構1560係在第一晶粒1505之互連層1525與第二晶粒1510之頂部互連層1530之間。如同H型樹結構1360之位置，H型樹時脈結構1560在電力互連層1525/接地互連層1530之間的置放屏蔽此結構中之時脈線區段而不電容性地耦合至第一晶粒1505及第二晶粒1510之其他互連層上攜載資料及其他信號的互連線。
在此實例中，電力層1525/接地層1530經由通孔連接至時脈互連層1515及1520上的電力/接地襯墊。此等互連層中之一者（例如，層1515）上的電力/接觸襯墊經由直接結合連接件（例如，DBI連接件）連接至另一互連層（例如，層1520）上的對應電力/接地襯墊。經由此等通孔及直接結合連接件，對應電力/接地線對連接於互連層1525及1530上以形成電力網1550。
電力/接地信號在一些具體實例中經由通孔分佈至每一晶粒上的其他互連層及基板層。在一些具體實例中，四個電力/時脈互連層1515、1520、1525及1530為晶粒中之一者（例如，第二晶粒1510）的互連層，且此等四個層藉由第一晶粒1505共用。在其他具體實例中，此等互連層中之三者屬於一個晶粒，且此等互連層中之剩餘一者屬於另一晶粒。
在一些具體實例中，藉由兩個面對面安裝晶粒形成之3D晶片結構在形成於第一晶粒上之完整電力網與形成於第二晶粒上之完整/一半電力網中間具有一或多個時脈互連層。晶粒上之完整電力網在一些具體實例中包括至少兩個互連層，該至少兩個互連層含有電力/接地互連線。在此等具體實例中之一些中，晶粒上之部分電力網包括一個互連層，該互連層含有電力/接地互連線，且經由z軸豎直連接件（例如，通孔及DBI連接件）連接至其他晶粒的電力網。在此等具體實例中之一些中，一個晶粒上之完整或部分電力網層並不包括該晶粒之頂部互連層，此係因為頂部層用以攜載時脈或資料互連件線（如同攜載時脈線的圖 15 之頂部互連層1515及1520）。
在一些具體實例中，兩個豎直堆疊之IC晶粒並不共用電力分佈互連層，但共用用於共用時脈信號的互連層。圖 16 至圖 18 說明兩個此等共用互連架構的實例。在圖 16 中，兩個晶粒1605及1610經由直接結合連接件面對面安裝以形成3D晶片1600。晶粒1610之頂部互連層1620包括時脈樹1660，其用以（1）經由此晶粒之通孔將時脈信號分佈至晶粒1610的其他互連層，及（2）經由至晶粒1605之頂部互連層1615之直接結合連接件（例如，DBI連接件）且接著經由此晶粒1605之通孔將時脈信號分佈至晶粒1605之其他互連層。
如說明於圖 13 及圖 14 中之實例中一般，時脈樹1660係H型樹結構。所屬領域中具通常知識者將認識到，其他具體實例使用其他類型之時脈分佈結構。在一些具體實例中，最大H型結構之中心自界定於第二晶粒之基板上的時脈電路接收時脈信號。在此等具體實例中之一些中，第一IC晶粒1605並不包括產生時脈信號的時脈電路。在其他具體實例中，此信號自第二晶粒之基板上的時脈電路供應至H型結構之其他部位，或自第一晶粒之基板上的時脈電路供應至H型結構上的部位。
圖 17 說明兩個晶粒1705及1710經由直接結合連接件面對面安裝以形成3D晶片1700。在此實例中，此等兩個晶粒1705及1710之頂部互連層1715及1720分別包括水平時脈線段1735及豎直時脈線段1740，前述兩者一起形成用以將時脈信號分佈至晶粒1705及1710之其他互連層的時脈樹1760。頂部互連層1715及1720上之水平線段及豎直線段經由直接結合連接件（例如，DBI連接件）連接以便形成H型樹時脈結構1760。
第二晶粒1710之頂部層1720上的一或多個時脈線段在一些具體實例中自界定於第二晶粒之基板上的時脈電路接收時脈信號。在一些具體實例中，時脈信號經由第一晶粒之通孔自第一晶粒1705之互連層1715上的時脈線分佈至第一晶粒的電路及互連件。類似地，時脈信號經由通孔自第二晶粒1710之互連層1720上的時脈線分佈至第二晶粒的電路及互連件。
圖 18 說明用於在兩個面對面安裝IC晶粒之間分佈時脈信號的又一共用互連件結構。此架構類似於圖 17 之架構，唯在圖 18 中，水平時脈互連層1815及豎直時脈互連層1820皆屬於經由直接結合連接件面對面安裝至第一晶粒1805以形成3D晶片1800的第二晶粒1810外。在此架構中，於此實例中，第二晶粒之互連層1815與1820之間的通孔建立此等層上時脈線之間的連接件，以便產生時脈結構1860（亦即，H型樹結構1860）。
第一晶粒1805及第二晶粒1810之間的直接結合連接件接著將時脈信號自此時脈結構供應至第一晶粒1805之頂部互連層上的時脈線/襯墊。時脈信號接著經由通孔傳遞至第一晶粒1805之其他互連件及基板層。時脈信號亦經由通孔傳遞至第二晶粒1810之其他互連件及基板層。在一些具體實例中，第二晶粒之基板上的時脈電路將時脈信號供應至第二晶粒1810之互連層1815及/或互連層1820上的一或多個時脈線段。在其他具體實例中，時脈信號藉由界定於第一晶粒1805之基板上的時脈電路產生。
說明於圖 11 至圖 18 中之3D晶片的獨特特徵中之一者為，在此等晶片中，時脈線移動至晶粒之頂部互連層，或緊挨晶粒的頂部互連層。典型地，時脈線並不在頂部互連層中，因為置放將暴露時脈信號/線從而與晶片外部的信號干擾。然而，圖 11 至圖 18 之面對面安裝晶粒可將時脈線置放於其頂部互連層中，結果此等層與其3D晶片外部的信號良好隔離，此係因為此等互連層實際上係在晶粒堆疊中間。
除隔離時脈信號外，面對面安裝之頂部互連層允許較粗且較寬之互連線用於時脈信號。此等信號具有較小電阻且遭受較少信號降級。因此，時脈信號可在無時脈信號再生（其將需要時脈信號行進至形成於半導體基板上之緩衝器電路）情況下或在較少時脈信號再生情況下被驅動較長距離。上部互連層上之較粗且較寬互連件的此較低電阻優點（亦即，較少信號降級優點）亦藉由界定於上部互連層上且在兩個或多於兩個豎直堆疊IC晶粒（例如，兩個面對面安裝IC晶粒）之間共用的電力及資料互連件線段享受到。
如上文所提及，堆疊IC晶粒亦允許兩個或多於兩個晶粒共用一或多個共用互連層上之資料匯流排。圖 19 說明一個此類共用互連層架構的實例，該共用互連層架構允許兩個面對面安裝IC晶粒共用界定於晶粒中之一者上的資料匯流排及資料儲存器。在此實例中，資料儲存器為一晶片上快取記憶體1960。在其他具體實例中，共用資料儲存器為任何其他類型之儲存器。在圖 19 中，兩個面對面安裝IC晶粒1905及1910（形成3D晶片1900）共用界定於第二晶粒1910之頂部互連層1920上的資料匯流排1950。如所展示，此頂部互連層1920經由直接結合連接件（例如，DBI連接件）連接至第一晶粒1905之頂部互連層1915。
儘管資料匯流排無必要需要包括並行互連線，但資料匯流排1950在此實例中包括若干並行互連線，該些並行互連線在沿著每一互連線之一或多個部位處經由通孔及直接結合連接件連接至第一晶粒及第二晶粒上的其他互連線。此等線展示為實體並行的，但在其他狀況下，線僅為在拓樸方式上並行的（例如，一方面，線在晶粒或互連層之一個位置處連接至若干鄰接部位，而另一方面，線在晶粒或互連層中之另一位置處連接至若干其他相鄰部位）。資料匯流排1950經由互連線及通孔連接至界定於第二晶粒1910之基板1965上的快取記憶體存儲器1960之輸入/輸出介面1955。經由互連線及通孔，資料匯流排1950亦連接至界定於第二晶粒1910上之電路，使得經由此等連接件及I/O介面1955，此等電路可接收自快取記憶體儲存器1960讀取之輸出資料且提供輸入資料以供儲存於快取記憶體儲存器1960中。
經由直接結合連接件，資料匯流排1950亦連接至第一晶粒1905之頂部互連層1915上的互連線/襯墊。互連層1915上之此等互連線/襯墊經由第一晶粒1905之互連線及通孔連接至第一晶粒1905上的電路。經由此等連接件（亦即，互連線、通孔及直接結合連接件）及I/O介面1955，界定於第一晶粒1905上之電路可接收自快取記憶體儲存器1960讀取的輸出資料且提供輸入資料以供儲存於快取記憶體儲存器1960中。
堆疊IC晶粒使得其可共用一或多個資料匯流排允許用於遞送資料之怖線短得多，此係因為堆疊為資料匯流排互連件與將接收此等信號之電路組件之間的較短連接件提供更多候選部位。舉例而言，替代圍繞若干功能區塊在第二晶粒上路由資料信號以便自該區塊之周邊到達另一區塊內之電路或組件，資料信號可自第一晶粒之共用互連層上之資料匯流排互連件直接提供至第二晶粒上的該電路或組件。資料信號可極其迅速地（例如，在1或2個時脈循環內）提供至其目的地，此係因為資料信號並不需要自目的地區塊之周邊路由，而是藉由短互連件自以上共用互連層提供。資料信號之較短連接件減小攜載此等信號之連接件上的電容性負載，此舉又減小此等線上之信號偏移且允許3D電路不使用信號隔離方案或使用較少信號隔離方案。
圖 20A 說明兩個面對面安裝IC晶粒共用資源的另一實例。在此實例中，兩個晶粒中第一晶粒2005及第二晶粒2010之電路共用資料I/O電路系統，該資料I/O電路系統包括I/O介面2025、外部資料I/O單元2030（例如，位準移位驅動器）及藉由數個資料匯流排線形成的資料I/O匯流排2022。資料I/O單元2030可為外部記憶體I/O單元或另一資料介面單元，諸如串聯器/解串器單元。在圖 20A 中，兩個面對面安裝IC晶粒2005及2010形成3D晶片2000。矽穿孔（Through silicon via；TSV）界定於第二晶粒2010之背側上。經由此等TSV及I/O介面，資料經接收且供應至界定於第二晶粒2010之基板上的資料I/O單元2030。
資料I/O單元2030經由第二晶粒之互連線及通孔連接至界定於第二晶粒2010之頂部互連層2020上的資料匯流排2022。如所展示，此頂部互連層2020經由直接結合連接件（例如，DBI連接件）連接至第一晶粒2005之頂部互連層2015。在此實例中，資料匯流排2022再次展示為具有若干並行互連線，該些並行互連線在沿著每一互連件線之一或多個部位處經由通孔及直接結合連接件連接至第一晶粒及第二晶粒上的其他互連線。然而，如上文所提及，資料匯流排之互連線不必需要為並行的。
經由互連線及通孔，資料匯流排2022連接至界定於第二晶粒2010上之電路，使得經由此等連接件，此等電路可自資料I/O單元2030接收資料並將資料供應至該資料I/O單元。經由直接結合連接件，資料匯流排2022亦連接至第一晶粒2005之頂部互連層2015上的互連線/襯墊。互連層2015上之此等互連線/襯墊經由第一晶粒2005之互連線及通孔連接至第一晶粒2005上的電路。經由此等連接件（亦即，互連線、通孔及直接結合連接件），界定於第一晶粒2005上之電路可自資料I/O單元2030接收資料並將資料供應至該資料I/O單元。
一些具體實例在兩個或多於兩個豎直堆疊之IC晶粒之間分佈IO電路。舉例而言，一些具體實例在兩個豎直堆疊之IC晶粒之間分佈串聯器/解串器電路。串聯器/解串器電路包括數位（邏輯）部分及類比部分。在一些具體實例中，串聯器/解串器電路之數位部分實施於第一IC晶粒上，而類比部分實施於第二IC晶粒上，該第二IC晶粒與第一IC晶粒面對面安裝或以其他方式豎直地堆疊。在信號傳遞至核心電路系統之前，此IO介面必須涉及此等兩個層之間的互動。僅兩個層一起使IO電路系統完整。
圖 20B 說明形成3D晶片2052並共用資料I/O電路之兩個面對面安裝IC晶粒的另一實例。在此實例中，I/O電路系統界定於晶粒2055及2060兩者上以便減小I/O電路系統在每一晶粒上消耗之面積。在此實例中，I/O電路系統包括兩組電力及接地軌道2062至2068、ESD（靜電放電）電路2073、驅動器2074及解耦電容器（圖中未示）。
電力/接地導軌包括第二晶粒2060之頂部互連層2070上的兩個電力導軌2062及2066以及第一晶粒2055之頂部互連層2072上的兩個接地導軌2064及2068。電力導軌2062及接地導軌2064為攜載用於I/O電路系統（例如，I/O驅動器）之電力信號及接地信號的I/O介面電力導軌及接地導軌。電力導軌2066及接地導軌2068為攜載用於第一晶粒及第二晶粒之核心電路之電力信號及接地信號的核心電力導軌及接地導軌。晶粒之核心電路為執行晶粒之計算運算的電路。
在一些具體實例中，每一電力或接地導軌為藉由四個矩形區段形成之矩形環，其中每一區段跨越晶粒之四側中的一側且連接至同一導軌之兩個其他矩形區段。在其他具體實例中，每一電力導軌並非跨越晶粒之整個周邊的連續環，此係因為每一電力導軌具有一或多個不連續部（例如，在互連層之電力導軌駐留所在的隅角處）。又，雖然在頂部互連層2070及2072上展示電力導軌及接地導軌，但所屬領域中具通常知識者將認識到，在一些具體實例中，電力導軌及接地導軌存在於晶粒之其他互連層上（例如，一個晶粒之若干互連層上的電力導軌，及其他晶粒之若干互連層上的接地導軌）。
多個驅動器2074形成於第一晶粒2055之基板2082上。當信號自晶粒外部之電路橫越至晶粒之核心電路時，驅動器2074對此等信號進行位準移位以將此等信號自其外部電壓位準轉換為內部電壓位準。類似地，當信號自晶粒之核心電路橫越至晶粒外部之電路時，驅動器2074對此等信號進行位準移位以將此等信號自其內部電壓位準轉換為外部電壓位準。驅動器2074亦提供信號緩衝。為了執行驅動器之操作（例如，位準移位操作），驅動器自電力導軌及接地導軌2062至2068接收電力及接地信號。
在一些具體實例中，第二晶粒2060之基板2080包括經由TSV連接至第二晶粒2060之背側上之信號襯墊的信號襯墊。此等背側信號襯墊連接至外部互連件（例如，微型凸塊陣列），該些外部互連件自3D晶片2052外部之外部電路接收信號並將信號供應至該些外部電路。經由此等背側信號襯墊，第二晶粒基板2080之前側上的信號襯墊自I/O電路系統之外部電路接收信號，且將信號自I/O電路系統供應至外部電路。所屬領域中具通常知識者將認識到，其他具體實例使用其他結構（例如，經由插入件連接之銅導柱）供應信號至晶粒。
如所展示，第二晶粒2060包括界定於其基板上之ESD電路2073，而第一晶粒2055包括界定於其基板上的驅動器2074。ESD電路係用於維持晶片內部的信號穩定性。在一些具體實例中，ESD電路經設計以迅速耗散外部不規則信號浪湧，以便維持晶片內部的信號穩定性。各晶粒2055或2060亦包括解耦電容器，其藉由消除對晶片之信號品質有影響的信號雜訊而維持晶片內部的信號穩定性。
各晶粒之頂部互連層上的電力或接地導軌（I/O或核心）必須經由另一晶粒之頂部互連層而提供其電力信號或接地信號至另一晶粒。在一些具體實例中，此操作藉由如下操作進行：使電力信號或接地信號運用一或多個通孔向下橫越同一晶粒上之一個層，沿著該層上之互連線橫越，且接著沿著一或多個通孔橫越回至其晶粒之頂部互連層上的一或多個襯墊。此等襯墊具有至其他晶粒之頂部互連層上之襯墊的直接結合連接件（例如，DBI連接件）。另一晶粒上之襯墊接著將經由通孔及互連線接收之電力或接地信號分佈至另一晶粒上的電路。又，在各別電力導軌與接地導軌（例如，I/O電力及接地導軌或核心電力及接地導軌）之間，一些具體實例在耦接兩個晶粒之面對面安裝層中界定解耦電容器以便抑制信號雜訊對電源供應器的影響。
在一些具體實例中，核心電力導軌2066及接地導軌2068分別連接至與導軌2066及2068相同之互連層上的內部電力線及接地線。在一些具體實例中，此等內部電力線及接地線形成內部電力網，諸如展示於圖 9 或圖 10 中的電力網。又，在一些具體實例中，各晶粒2055或2060之頂部互連層具有與另一晶粒之頂部互連層的額外直接結合連接件，以便自另一晶粒接收用於I/O電路系統組件（例如，用於ESD電路、驅動器等）的輸入且提供來自I/O電路系統組件（例如，用於ESD電路、驅動器等）之輸出至另一晶粒。
在先前技術之IC設計中，I/O電路系統及IC核心之電力/接地導軌典型地界定為四個同心矩形環，該些同心矩形環與I/O電路系統之解耦電容器、驅動器及ESD電路一起置放於單一晶粒上。將此等組件置放於一個晶粒上需要I/O電路系統消耗IC晶粒之周邊上的大量區域。此情形又導致較大晶粒或為IC核心留下較少空間。另一方面，3D晶片2052並不遭受此等缺點，此係因為該晶片之I/O電路系統分裂於兩個晶粒2055及2060上。又，藉由將電力導軌及接地導軌（用於I/O及核心）置放於不同晶粒上，3D晶片2052具有專用於電力及接地導軌的小得多之面積，從而為IC核心之電路留下更多空間。
所屬領域中具通常知識者將理解，3D晶片2052呈現I/O電路及電力導軌可分佈於兩個豎直堆疊（例如，兩個面對面安裝晶粒）之間的僅一種方式。其他具體實例使用其他技術來分佈I/O電路及電力導軌。舉例而言，在其他具體例中，一個I/O電力導軌係在第一晶粒之頂部互連層的周邊上，而另一I/O電力導軌更靠近與第一晶粒豎直地堆疊（例如，面對面安裝）之第二晶粒的頂部互連層之中心。又其他具體實例在兩個豎直堆疊晶粒之較高互連層上界定I/O導軌之多個條帶，且接著在不同條帶之間界定多個核心。因此，呈現於圖 22 B中之架構僅說明一些具體實例如何在兩個豎直堆疊晶粒之間分佈I/O電路及電力導軌。
圖 21 說明使用3D IC 2100（如同3D IC 100、900至2000中之任一者）的裝置2102。在此實例中，3D IC 2100係藉由兩個面對面安裝之IC晶粒2105及2110形成，該兩個晶粒在其間具有許多直接結合連接件2115。在其他實例中，3D IC 2100包括三個或多於三個豎直地堆疊之IC晶粒。如所展示，3D IC晶粒2100包括將此IC之晶粒囊封於安全外殼2125中的罩蓋2150。在晶粒2110之背側上，一或多個TSV及/或互連層2106經界定以將3D IC連接至球狀柵格陣列2120（例如，微型凸塊陣列），其允許此3D IC安裝於裝置2102之印刷電路板2130上。裝置2102包括其他組件（圖中未示）。在一些具體實例中，此等組件之實例包括一或多個記憶體儲存器（例如，半導體或磁碟儲存器）、輸入/輸出介面電路、一或多個處理器等。
在一些具體實例中，第一晶粒2105及第二晶粒2110為展示於圖 1 至圖 2 0中之任一者中的第一晶粒及第二晶粒。在此等具體實例中之一些中，第二晶粒2110經由球狀柵格陣列接收電力、時脈及/或資料匯流排信號，且將該些所接收信號路由至其共用互連層上的共用電力、時脈及/或資料匯流排線，所接收信號可經由第一晶粒2105與第二晶粒2110之間的直接結合連接件自共用互連層供應至第一晶粒的互連件/電路。
圖 22 提供藉由安裝於球狀柵格陣列2240上之兩個面對面安裝之IC晶粒2205及2210形成的3D晶片2200之另一實例。在此實例中，第一晶粒2205及第二晶粒2210經由直接結合連接件（例如，DBI連接件）面對面連接。如所展示，界定穿過第二晶粒2210之若干TSV 2222。此等TSV電連接至第二晶粒2210之背側上的互連件/襯墊，多個互連層級界定於該第二晶粒上。
在一些具體實例中，第二晶粒2210之背側上的互連件產生用於界定3D晶片2200之一或多個系統層級電路（亦即，第一晶粒2205及第二晶粒2210之電路）的信號路徑。系統層級電路之實例係電源電路、時脈電路、資料I/O信號、測試電路等。在一些具體實例中，係系統層級電路（例如，電源電路等）之部分的電路組件界定於第二晶粒2210之前側上。電路組件可包括主動組件（例如，電晶體、二極體等）或被動/類比組件（例如，電阻器、電容器（例如，解耦電容器）、電感器、濾波器等。
在一些具體實例中，用於互連此等電路組件以形成系統層級電路之怖線中的一些或全部界定於第二晶粒2210之背側上的互連層上。使用此等背側互連層來實施3D晶片2200之系統層級電路釋放第二晶粒2210之前側上的一或多個互連層以與第一晶粒2205共用其他類型之互連線。在一些具體實例中，背側互連層亦用以界定電路組件（例如，解耦電容器等）中之一些。如下文進一步所描述，在一些具體實例中，第二晶粒2210之背側亦可連接至第三晶粒之前側或背側。
在一些具體實例中，第二晶粒2210之背側上的層中之一或多者亦用以將此晶粒安裝至球狀柵格陣列2240，該球狀柵格陣列允許3D晶片2100安裝於印刷電路板上。在一些具體實例中，系統電路系統經由連接至第三晶粒之背側的球狀柵格陣列2240接收系統層級信號（例如，電力信號、時脈信號、資料I/O信號、測試信號等）中的一些或全部。
在一些具體實例中，晶片2200之第二晶粒2210的背側用以界定電力/接地線界定於上面的一或多個互連層。舉例而言，在一些具體實例中，第二晶粒之背側上的第一互連層提供第一組交替之電力及接地線，而此背側上之第二互連層提供另一組交替之電力及接地線。此等兩組交替之電力/接地線形成電力網（類似於上文參看圖 9 及圖 10 描述的網），此係因為通孔將每一組中之電力線連接至另一組中的電力線，且將每一組中之接地線連接至另一組中的接地線。
此類背側互連層上之電力/接地線在一些具體實例中相較於第一晶粒2205及第二晶粒2210之前側上之頂部連層上的線為較粗且較寬的線。閘極應力為在第一晶粒及第二晶粒之前側上的頂部互連層上具有極厚電力線的非所要副效應。然而，此閘極應力在將厚（例如，寬）電力線置放於IC晶粒之背側上時並非一問題。第二晶粒之背側上的較粗且較寬電力線具有較小電阻（經歷較少信號降級）且對於將額外電力信號供應至第一晶粒及第二晶粒上之核心電路為理想的。朝向晶粒之中心的電路歸因於更靠近於晶粒之周邊之電路的功率消耗而經歷電力信號降級。因此，在一些具體實例中，第二晶粒之背側上的電力/接地線在一些具體實例中用以提供非降級電力信號至更靠近於第一晶粒及第二晶粒中間的電路。
替代或結合在第二晶粒2210之背側上界定電力/接地線，時脈線及/或資料匯流排線在一些具體實例中界定於第二晶粒之背側上。此類時脈線及資料匯流排線可用以達成類似於上文參看圖 11 至圖 20B 描述之彼等的互連架構。由於背側互連件可較粗且較寬，因此時脈線及資料匯流排線可享受與上文針對界定於第二晶粒2210之背側上之電力線描述之彼等益處相同的益處。在一些具體實例中，第二晶粒2210之背側上的互連件線寬範圍為1至10微米，而第一晶粒2205及第二晶粒2210之前側上之互連層上的互連件線寬範圍為1微米或小於1微米。
圖 23 說明一些具體實例用以產生圖 22 之3D晶片2200的加工製程2300。此圖將參看展示在製程之不同階段的兩個晶圓2405及2410的圖 24 至圖 27 進行解釋。一旦經切割，兩個晶圓便產生諸如晶粒2205及2210之兩個堆疊晶粒。即使圖 23 之製程2300在晶圓已安裝及處理之後將晶圓切割成晶粒，其他具體實例之加工製程仍至少針對晶圓中之一者在不同階段執行切割操作。具體而言，一些具體實例將第一晶圓2405切割成若干第一晶粒，該些第一晶粒各自在第二晶圓經切割成個別第二晶粒之前安裝於第二晶圓上。
如所展示，製程2300開始於（在2305處）在第一晶圓2405及第二晶圓2410之基板上界定組件（例如，電晶體），及在每一基板上方界定多個互連層以界定在每一晶粒上形成微電路（例如，閘）之互連件。為了在每一晶圓上界定此等組件及互連件，在一些具體實例中，製程2300針對每一晶圓執行多個IC製造操作（例如，薄膜沈積、圖案化、摻雜等）。圖 24 說明在已於第一晶圓2405及第二晶圓2410上界定組件及互連件之若干製造操作之後的此等晶圓。如所展示，第二晶圓2410之製造操作界定橫越第二晶圓2410之互連層且穿透此晶圓之基板2416之一部分的若干TSV 2412。
在第一晶圓及第二晶圓已經處理以界定其組件及互連件之後，製程2300經由諸如DBI製程之直接結合製程將第一晶圓2205與第二晶圓2210面對面安裝（在2310處）。圖 25 說明在已經由DBI製程面對面安裝之後的第一晶圓2405及第二晶圓2410。如所展示，此DBI製程產生第一晶圓2405與第二晶圓2410之間的數個直接結合連接件2426。
接下來，在2315處，製程2300在第二晶圓2410之背側上執行薄化操作以移除此晶圓之基板層之一部分。如圖 26 中所展示，此薄化操作曝露第二晶圓2410之背側上的TSV 2412。在薄化操作之後，製程2300界定（在2320處）一或多個互連層2430第二晶圓之背側。圖 27 說明在互連層已界定於第二晶圓2410之背側上之後的第一晶圓2405及第二晶圓。
此等互連層2430包括允許3D晶片堆疊電連接至球狀柵格陣列之一或多個層。在一些具體實例中，第三晶圓之背側上的互連線/襯墊亦產生允許信號重佈至背側上之不同部位的一或多個重佈層（RDL層）。在一些具體實例中，第二晶粒之背側上的互連層2430亦產生用於界定第一晶粒及第二晶粒之電路之一或多個系統層級電路（例如，電源電路、時脈電路、資料I/O信號、測試電路等）的信號路徑。在一些具體實例中，系統層級電路藉由界定於第二晶粒之前側上的電路組件（例如，電晶體等）界定。在一些具體實例中，製程2300不在第二晶圓之背側上界定互連層以產生用於系統層級電路之信號路徑，此係因為該製程僅使用第一晶粒及第二晶粒之在其兩個面之間的互連層用於建立系統層級信號路徑。
在將互連層界定於第二晶圓2410之背側上之後，該製程將堆疊晶圓切割（在2325處）成個別晶片堆疊，其中每一晶片堆疊包括兩個堆疊之IC晶粒2205及2210。該製程接著將每一晶片堆疊安裝（在2330處）於球狀柵格陣列上且將晶片堆疊囊封於一個晶片外殼內（例如，藉由使用晶片殼體）。製程接著結束。
在一些具體實例中，三個或多於三個IC晶粒經堆疊以形成3D晶片。圖 28 說明具有三個堆疊之IC晶粒2805、2810及2815的3D晶片2800之實例。在此實例中，第一晶粒2805與第二晶粒2810經由直接結合連接件（例如，DBI連接件）面對面連接，而第三晶粒2815與第二晶粒2810經面對背連接（例如，第三晶粒2815之面安裝於第二晶粒2810之背面上）。在一些具體實例中，第一晶粒2805及第二晶粒2810為展示於圖 1 至圖 2 0中之任一者中的第一晶粒及第二晶粒。
在圖 28 中，界定穿過第二晶粒2810之若干TSV 2822。此等TSV電連接至第二晶粒2810之背側上的互連件/襯墊，該些互連件/襯墊連接至第三晶粒2815之頂部互連層上的互連件/襯墊。第三晶粒2815亦具有將此晶粒之前側上的信號連接至此晶粒之背側上之互連件/襯墊的數個TSV。經由互連件/襯墊，第三晶粒之背側連接至允許3D晶片2800安裝於印刷電路板上之球狀柵格陣列2840。
在一些具體實例中，第三晶粒2815包括系統電路系統，諸如電源電路、時脈電路、資料I/O電路、測試電路等。在一些具體實例中，第三晶粒2815之系統電路系統將系統層級信號（例如，電源信號、時脈信號、資料I/O信號、測試信號等）供應至第一晶粒2805及第二晶粒2810之電路。在一些具體實例中，系統電路系統經由連接至第三晶粒之背側的球狀柵格陣列2840接收系統層級信號中之一些或全部。
圖 29 說明具有多於兩個堆疊之IC晶粒的3D晶片2900之另一實例。在此實例中，3D晶片2900具有四個IC晶粒2905、2910、2915及2920。在此實例中，第一晶粒2905與第二晶粒2910經由直接結合連接件（例如，DBI連接件）面對面連接，而第三晶粒2915與第二晶粒2910經面對背連接（例如，第三晶粒2915之面安裝於第二晶粒2910之背面上），且第四晶粒2920與第三晶粒2915經面對背連接（例如，第四晶粒2920之面安裝於第三晶粒2915之背面上）。在一些具體實例中，第一晶粒2905及第二晶粒2910為展示於圖 1 至圖 2 0中之任一者中的第一晶粒及第二晶粒。
在圖 29 中，穿過第二晶粒2910、第三晶粒2915及第四晶粒2920界定若干TSV 2922。此等TSV電連接至此等晶粒之背側上的互連件/襯墊，該些互連件/襯墊連接至下方晶粒之頂部互連層上或下方互連層上的互連件/襯墊。經由互連件/襯墊及TSV，自球狀柵格陣列2940接收來自晶片外部之信號。
其他具體實例使用其他3D晶片堆疊架構。舉例而言，替代圖 29 中的將第四晶粒2920與第三晶粒2915面對背安裝，另一具體實例之3D晶片堆疊使此等兩個晶粒面對面安裝，且使第二晶粒2910與第三晶粒2915背對背安裝。此配置將使第三晶粒2915及第四晶粒2920共用其前側上之互連層的更緊密配置集合。
雖然已參考許多特定細節來描述本發明，但所屬領域中具通常知識者將認識到，在不背離本發明之精神的情況下，可以其他特定形式來實施本發明。舉例而言，所屬領域中具通常知識者將理解，儘管上文描述若干H型樹作為時脈分佈網路的實例，但其他具體實例使用其他類型之時脈分佈網路。又，在一些具體實例中，3D晶片中之堆疊晶粒共用多個共用互連層上之多個不同時脈樹，以便分佈多個不同時脈信號（例如，以藉由每一不同共用時脈樹分佈不同時脈信號）。
在說明於圖 1 至圖 2 0中之實例中，第一IC晶粒展示為與第二IC晶粒面對面安裝。在其他具體實例中，第一IC晶粒與被動插入件面對面安裝，該被動插入件將晶粒電連接至3D晶片外部之電路或連接至面對面安裝或背對面安裝於插入件上之其他晶粒。在此等具體實例中之一些中，被動插入件可包括此等實例中針對第二晶粒在圖 1 至圖 2 0中描述的電力、時脈及/或資料匯流排互連線架構。換言之，插入件可提供用於建立3D晶片之電力、時脈及資料匯流排線的互連層。
在一些具體實例中，插入件之頂部層的較佳怖線方向正交於第一晶粒之頂部層的較佳怖線方向。此情形可藉由使用類似於上文參看圖 6 至圖 8 描述之彼等技術的技術來達成。一些具體實例將被動插入件置放於兩個晶粒之兩個面之間。一些具體實例使用插入件來允許較小晶粒連接至更大晶粒。
又，已參考具有豎直對準之IC晶粒的若干3D結構描述了一些具體實例之3D電路及IC。然而，其他具體實例藉由多種其他3D結構而實施。舉例而言，在一些具體實例中，3D電路形成有置放於較大晶粒或晶圓上的多個較小晶粒。圖 30 說明一個此類實例。具體而言，圖 30 說明藉由將三個較小晶粒3010a至3010c面對面安裝於較大晶粒3005上而形成的3D晶片3000。所有四個晶粒容納於一個晶片3000中，此係藉由使此晶片之一側被罩蓋3020囊封且另一側安裝於連接至裝置3035之板3030的微凸塊陣列3025上來實現。一些具體實例係實施於藉由豎直地堆疊兩組豎直堆疊之多晶粒結構而形成的3D結構中。
100‧‧‧三維（3D）電路 105‧‧‧第一積體電路（IC）晶粒 110‧‧‧第二積體電路（IC）晶粒 120‧‧‧第一半導體基板 125‧‧‧互連層 130‧‧‧第二半導體基板 135‧‧‧互連層 140‧‧‧互連層子集 150‧‧‧直接結合連接件 160‧‧‧頂部互連層 165‧‧‧頂部互連層 205‧‧‧電壓調節器 305‧‧‧時脈驅動器 405‧‧‧實體層介面 502‧‧‧頂部互連層/第一晶粒之頂部層 504‧‧‧頂部互連層/第二晶粒之頂部層 505‧‧‧第一晶粒 510‧‧‧第二晶粒 605‧‧‧第一晶粒 610‧‧‧第二晶粒 705‧‧‧晶粒 710‧‧‧晶粒 805‧‧‧第一晶粒 810‧‧‧第二晶粒 902‧‧‧頂部互連層 904‧‧‧頂部互連層 905‧‧‧第一晶粒 910‧‧‧第二晶粒 915‧‧‧電力線 920‧‧‧第一基板/接地線 925‧‧‧電力線 930‧‧‧第二基板/接地線 950‧‧‧電力網 955‧‧‧重疊部 1002‧‧‧頂部互連層 1004‧‧‧頂部互連層 1005‧‧‧第一晶粒 1010‧‧‧第二晶粒 1015‧‧‧電力線 1020‧‧‧接地線 1025‧‧‧電力線 1030‧‧‧接地線 1050‧‧‧電力網 1055‧‧‧重疊部 1100‧‧‧三維（3D）堆疊晶片 1105‧‧‧第一晶粒 1110‧‧‧第二晶粒 1115‧‧‧頂部互連層 1120‧‧‧頂部互連層 1130‧‧‧水平電力線/豎直電力線 1135‧‧‧接地線 1140‧‧‧時脈線/時脈線區段 1150‧‧‧電力網 1160‧‧‧時脈樹/共用H型樹時脈結構 1200‧‧‧三維（3D）晶片 1205‧‧‧第一晶粒 1210‧‧‧第二晶粒 1215‧‧‧頂部互連層 1220‧‧‧頂部互連層 1225‧‧‧電力線 1230‧‧‧接地線 1250‧‧‧電力網 1260‧‧‧時脈樹 1300‧‧‧三維（3D）晶片 1305‧‧‧第一晶粒 1310‧‧‧第二晶粒 1315‧‧‧頂部互連層/電力互連層 1320‧‧‧頂部互連層 1325‧‧‧頂部互連層/接地互連層 1350‧‧‧電力網 1360‧‧‧時脈樹/H型樹結構 1400‧‧‧共用電力/時脈互連架構 1405‧‧‧第一晶粒 1410‧‧‧第二晶粒 1412‧‧‧頂部層 1415‧‧‧電力互連層 1420‧‧‧時脈互連層 1425‧‧‧接地互連層 1460‧‧‧H型樹時脈結構 1500‧‧‧共用電力/時脈互連架構/三維（3D）晶片 1505‧‧‧第一IC晶粒 1510‧‧‧第二IC晶粒 1515‧‧‧頂部互連層/時脈互連層 1520‧‧‧頂部互連層/時脈互連層 1525‧‧‧互連層/電力互連層 1530‧‧‧頂部互連層/接地互連層 1550‧‧‧電力網 1560‧‧‧H型樹時脈結構 1600‧‧‧三維（3D）晶片 1605‧‧‧第一IC晶粒 1610‧‧‧晶粒 1620‧‧‧頂部互連層 1660‧‧‧時脈樹 1700‧‧‧三維（3D）晶片 1705‧‧‧第一晶粒 1710‧‧‧第二晶粒 1715‧‧‧頂部互連層 1720‧‧‧頂部互連層 1735‧‧‧水平時脈線段 1740‧‧‧豎直時脈線段 1760‧‧‧H型樹時脈結構 1800‧‧‧三維（3D）晶片 1805‧‧‧第一晶粒 1810‧‧‧第二晶粒 1815‧‧‧水平時脈互連層 1820‧‧‧豎直時脈互連層 1860‧‧‧H型樹結構/時脈結構 1900‧‧‧三維（3D）晶片 1905‧‧‧積體電路（IC）晶粒/第一晶粒 1910‧‧‧積體電路（IC）晶粒/第二晶粒 1915‧‧‧頂部互連層 1920‧‧‧頂部互連層 1950‧‧‧資料匯流排 1955‧‧‧輸入/輸出介面 1960‧‧‧晶片上快取記憶體/快取記憶體儲存器 1965‧‧‧基板 2000‧‧‧三維（3D）晶片 2005‧‧‧積體電路（IC）晶粒/第一晶粒 2010‧‧‧積體電路（IC）晶粒/第二晶粒 2015‧‧‧頂部互連層 2020‧‧‧頂部互連層 2022‧‧‧資料輸入/輸出（I/O）匯流排 2025‧‧‧輸入/輸出（I/O）介面 2030‧‧‧外部資料輸入/輸出（I/O）單元 2052‧‧‧三維（3D）晶片 2055‧‧‧第一晶粒 2060‧‧‧第二晶粒 2062‧‧‧電力導軌 2064‧‧‧接地導軌 2066‧‧‧電力導軌 2068‧‧‧接地導軌 2070‧‧‧頂部互連層 2072‧‧‧頂部互連層 2073‧‧‧靜電放電（ESD）電路 2074‧‧‧驅動器 2080‧‧‧第二晶粒基板 2082‧‧‧基板 2100‧‧‧三維（3D）積體電路（IC）/三維（3D）晶片 2102‧‧‧裝置 2105‧‧‧積體電路（IC）晶粒/第一晶粒 2106‧‧‧矽穿孔（TSV）及/或互連層 2110‧‧‧積體電路（IC）晶粒/第二晶粒 2115‧‧‧直接結合連接件 2120‧‧‧球狀柵格陣列 2125‧‧‧安全外殼 2130‧‧‧印刷電路板 2150‧‧‧罩蓋 2200‧‧‧三維（3D）晶片 2205‧‧‧積體電路（IC）晶粒/第一晶粒 2210‧‧‧積體電路（IC）晶粒/第二晶粒 2222‧‧‧矽穿孔（TSV） 2240‧‧‧球狀柵格陣列 2300‧‧‧加工製程 2305‧‧‧步驟 2310‧‧‧步驟 2315‧‧‧步驟 2320‧‧‧步驟 2325‧‧‧步驟 2330‧‧‧步驟 2405‧‧‧第一晶圓 2410‧‧‧第二晶圓 2412‧‧‧矽穿孔（TSV） 2416‧‧‧基板 2426‧‧‧直接結合連接件 2430‧‧‧互連層 2800‧‧‧三維（3D）晶片 2805‧‧‧積體電路（IC）晶粒/第一晶粒 2810‧‧‧積體電路（IC）晶粒/第二晶粒 2815‧‧‧積體電路（IC）晶粒/第三晶粒 2822‧‧‧矽穿孔（TSV） 2840‧‧‧球狀柵格陣列 2900‧‧‧三維（3D）晶片 2905‧‧‧積體電路（IC）晶粒/第一晶粒 2910‧‧‧積體電路（IC）晶粒/第二晶粒 2915‧‧‧積體電路（IC）晶粒/第三晶粒 2920‧‧‧積體電路（IC）晶粒/第四晶粒 2922‧‧‧矽穿孔（TSV） 2940‧‧‧球狀柵格陣列 3000‧‧‧三維（3D）晶片 3005‧‧‧較大晶粒 3010a‧‧‧較小晶粒 3010b‧‧‧較小晶粒 3010c‧‧‧較小晶粒 3020‧‧‧罩蓋 3025‧‧‧微凸塊陣列 3030‧‧‧板 3035‧‧‧裝置
本發明的新穎特徵闡述於所附申請專利範圍中。然而，出於解釋之目的，在以下諸圖中闡述本發明之若干具體實例。圖 1 說明本發明之一些具體實例的3D電路。圖 2 至圖 4 說明在一些具體實例中使用形成於第二晶粒之基板上的電源電路、時脈電路及/或資料匯流排電路之第一晶粒的實例。圖 5 說明具有彼此正交之較佳佈線方向的第一晶粒及第二晶粒之頂部互連層的實例。圖 6 至圖 8 說明用於確保第一晶粒及第二晶粒之頂部互連層之較佳佈線方向正交於彼此的若干技術之實例。圖 9 呈現說明電力網之實例，該電力網藉由兩個面對面安裝晶粒之頂部互連層形成。圖 10 呈現用於在兩個面對面安裝晶粒之間共用電力網的另一實例。圖 11 說明兩個面對面安裝晶粒之兩個頂部互連層具有電力、接地及時脈管線的共用互連架構，該些電力、接地及時脈線形成共用電力網及共用時脈樹。圖 12 至圖 15 呈現用於在兩個兩個面對面安裝晶粒之間共用電力網與時脈樹的其他實例。圖 16 至圖 18 呈現兩個面對面安裝晶粒之間共用時脈樹的實例。圖 19 及圖 20A 呈現用於在兩個面對面安裝晶粒之間共用資料匯流排之實例。圖 20B 說明形成3D晶片並共用資料I/O電路之兩個面對面安裝IC晶粒的另一實例。圖 21 說明使用3D IC之裝置。圖 22 提供3D晶片之實例，該晶片藉由安裝於球狀柵格陣列上之兩個面對面安裝IC晶粒形成。圖 23 說明一些具體實例用以產生3D晶片之加工製程。圖 24 至圖 27 展示在圖 23 之製造製程之不同階段的兩個晶圓。圖 28 說明具有三個堆疊IC晶粒之3D晶片的實例。圖 29 說明具有四個堆疊IC晶粒之3D晶片的實例。圖 30 說明藉由在較大晶粒上面對面安裝三個較小晶粒形成之3D晶片。
100‧‧‧三維(3D)電路
105‧‧‧第一積體電路(IC)晶粒
110‧‧‧第二積體電路(IC)晶粒
120‧‧‧第一半導體基板
125‧‧‧互連層
130‧‧‧第二半導體基板
135‧‧‧互連層
140‧‧‧互連層子集
150‧‧‧直接結合連接件
160‧‧‧頂部互連層
165‧‧‧頂部互連層

Claims (30)

  1. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含第一半導體基板及界定於該第一半導體基板之頂部上的第一組互連層；及第二積體電路晶粒，其與該第一積體電路晶粒面對面安裝且包含第二半導體基板及界定於該第二半導體基板之頂部上的第二組互連層，每個特定積體電路晶粒的一組互連層，其包含複數個互連層且透過用以攜載信號的互連佈線區段來連接在該積體電路晶粒上界定的構件，以形成在該特定積體電路晶粒上的電路；該第一組互連層及該第二組互連層藉由複數個連接件而連接，且該第一積體電路晶粒之最外互連層具有與該第二積體電路晶粒之最外互連層之較佳佈線方向正交的較佳佈線方向。
  2. 如請求項1所述之三維電路，其中該第二積體電路晶粒在安裝至該第一積體電路晶粒之前旋轉90度以便使該第一積體電路晶粒之最外層之該較佳佈線方向正交於該第二積體電路晶粒之最外層。
  3. 如請求項1所述之三維電路，其中該第一組互連層具有N個互連層，而該第二組互連層具有N+1個互連層，其中N為整數。
  4. 如請求項1所述之三維電路，其中該第一組互連層具有N個互連層，且該第二組互連層具有N個互連層，其中N為整數。
  5. 如請求項1所述之三維電路，其中該第一組互連層與該第二組互連層之間的該複數個連接件包含複數個直接結合連接件。
  6. 如請求項1所述之三維電路，其中該第一組互連層與該第二組互連層之間的該複數個連接件包含複數個通孔，每一通孔結合該第一積體電路晶粒之互連層上的導電襯墊與該第二積體電路晶粒之互連層上的導電襯墊。
  7. 如請求項1所述之三維電路，其中該第一積體電路晶粒及該第二積體電路晶粒係藉由一組共同或部分共同光罩製造，此係因為該第一積體電路晶粒及該第二積體電路晶粒實施一種積體電路設計。
  8. 如請求項1所述之三維電路，其中該第一積體電路晶粒及該第二積體電路晶粒跨越氧化矽或氮化矽表面結合至彼此。
  9. 如請求項1所述之三維電路，其中該第一積體電路晶粒及該第二積體電路晶粒在該第一積體電路晶粒及該第二積體電路晶粒已面對面安裝之後具有正交結晶方向。
  10. 如請求項1所述之三維電路，其中每個特定積體電路晶粒的一組互連層包含複數個互連層，並且在每組互連層中的每個特定互連層具有與鄰近該特定互連層的每個互連層的佈線方向正交的較佳佈線方向。
  11. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含第一半導體基板及界定於該第一半導體基板上之第一組互連層，其中至少一個特定第一組互連層包括第一複數個電力和接地互連區段；及第二積體電路晶粒，其與該第一積體電路晶粒豎直地堆疊且包含第二半導體基板及界定於該第二半導體基板上之第二組互連層，其中至少一個特定第二組互連層包含第二複數個電力和接地互連區段，其直接連接至該第一複數個互連區段中的對應的電力和接地互連區段，以形成用於該第一積體電路晶粒和該第二積體電路晶粒的電力網。
  12. 如請求項11所述之三維電路，其中每一積體電路晶粒包含複數個電晶體及藉由互連數組電晶體與該積體電路晶粒之一組互連層上的一組互連區段形成的複數個電路元件。
  13. 如請求項11所述之三維電路，其中該第二積體電路晶粒包含電 源電路，其經由該第二積體電路晶粒之該特定第二組互連層以及該第一組互連層與該第二組互連層之間的直接電連接件而提供電力信號至該第一積體電路晶粒上之電路。
  14. 如請求項11所述之三維電路，其進一步包含：結合層，其結合該第一組互連層與該第二組互連層；及複數個連接件，其跨越該結合層以將電力信號自該特定第二組互連層供應至該第一積體電路晶粒。
  15. 如請求項14所述之三維電路，其中一組至少1000個連接件/mm2跨越該結合層以允許信號在該第一積體電路晶粒與該第二積體電路晶粒之間橫越，且該些連接件之子集攜載電力信號。
  16. 如請求項14所述之三維電路，其中跨越該結合層之複數個相鄰連接件中之每一者中的兩個相鄰連接件之間的中心間間距為5μm或小於5μm。
  17. 如請求項14所述之三維電路，其中該第一積體電路晶粒及該第二積體電路晶粒經由直接結合製程面對面安裝，其中將電力信號自該第二積體電路晶粒供應至該第一積體電路晶粒之直接結合連接件之至少一子集短於1微米。
  18. 如請求項17所述之三維電路，其中該直接結合製程為直接結合互連(DBI)製程。
  19. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含第一半導體基板及界定於該第一半導體基板上之第一組互連層；及第二積體電路晶粒，其與該第一積體電路晶粒豎直地堆疊且包含第二半導體基板及界定於該第二半導體基板上之第二組互連層，其中至少一個特定第二組互連層包含複數個互連區段，其至少部分地形成用以供應時脈信號至該第一積體電路晶粒和該第二積體電路晶粒之時脈分佈網路。
  20. 如請求項19所述之三維電路，其中每一積體電路晶粒包含複數個電晶體及藉由互連數組電晶體與該積體電路晶粒之一組互連層上的一組互連區段形成的複數個電路元件。
  21. 如請求項19所述之三維電路，其中該第二積體電路晶粒包含時脈電路，其經由該第二積體電路晶粒之該特定第二組互連層以及該第一組互連層與該第二組互連層之間的連接件而提供時脈信號至該第一積體電路晶粒上之電路。
  22. 如請求項19所述之三維電路，其進一步包含：結合層，其結合該第一組互連層與該第二組互連層；及複數個連接件，其跨越該結合層以將時脈信號自該特定第二組互連層供應至該第一積體電路晶粒。
  23. 如請求項22所述之三維電路，其中一組至少1000個連接件/mm2跨越該結合層以允許信號在該第一積體電路晶粒與該第二積體電路晶粒之間橫越，且該些連接件之子集中的每一者攜載時脈信號。
  24. 如請求項22所述之三維電路，其中一組至少10000個連接件/mm2跨越該結合層以允許信號在該第一積體電路晶粒與該第二積體電路晶粒之間橫越，且該些連接件之子集中的每一者攜載時脈信號。
  25. 如請求項22所述之三維電路，其中跨越該結合層之複數個相鄰連接件中之每一者中的兩個相鄰連接件之間的中心間間距為5μm或小於5μm。
  26. 如請求項19所述之三維電路，其中在該特定第二組互連層上的該複數個互連區段是第一複數個互連區段，至少一個特定第一組互連層包括第二複數個互連區段，以用於攜載該時脈信號且用以連接至該第一複數個互連區段中的對應的時脈互連區段，以形成用於該第一積體電路晶粒和該第二積體電路晶粒的該時脈分佈網路。
  27. 如請求項19所述之三維電路，其中該時脈分佈網路係藉由該第 二組互連層中之複數個互連層形成。
  28. 如請求項26所述之三維電路，其中在該特定第二組互連層上的該第一複數個互連區段是在水平方向上，同時在該特定第一組互連層上的該第二複數個互連區段是在豎直方向上。
  29. 如請求項28所述之三維電路，其中該時脈樹為階層式H型樹。
  30. 如請求項28所述之三維電路，其中該第一積體電路晶粒和該第二積體電路晶粒面對面接合，以及該第一組互連層的特定層和該第二組互連層的特定層是每組互連層的頂部互連層，以及當該第一積體電路晶粒和該第二積體電路晶粒面對面接合時，具有正交較佳佈線方向。
TW107136962A 2017-10-20 2018-10-19 具有正交頂部互連層的面對面安裝積體電路晶粒 TWI691037B (zh)

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