KR20040012499A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따르면, 절연막에 형성된 구멍 형상 패턴이나 홈 형상 패턴에 도전체가 매립되어 이루어진 구조를 갖는 반도체 장치에 있어서, 매립 도전체의 매립 불량이나 이에 따른 절연막의 균열을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
기판(20) 상에 형성되며 적어도 표면측에 배선층(58)이 매립된 절연막(40, 42)과, 절연막(42) 상에 형성된 절연막(60, 62)과, 배선층(58) 상의 절연막(60, 62)에 형성되며 구멍 형상 비아(66) 및 직각 방향으로 굴곡하는 홈 형상의 패턴을 갖는 홈 형상 비아(66a)와, 구멍 형상 비아(66) 및 홈 형상 비아(66a)에 충전된 매립 도전체(72, 72a)를 갖는 반도체 장치에 있어서, 홈 형상 비아(66a)의 폭이 구멍 형상 비아(66)의 폭 이상으로 되도록 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 절연막에 형성된 구멍 형상 패턴이나 홈 형상 패턴에 도전체가 매립되어 이루어진 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 대규모 고집적화에 따라, 배선의 설계 룰도 세대(世代)와 함께 축소화되고 있다. 종래, 배선층은 배선 재료를 퇴적한 후, 리소그래피 및 드라이 에칭을 이용하여 패터닝함으로써 형성되어 왔지만, 세대가 진행됨에 따라서 기술적인 한계가 생기기 시작하고 있다. 이 때문에, 종래의 배선층의 형성 프로세스를 대신할 새로운 형성 프로세스로서, 층간 절연막에 홈 패턴이나 홀 패턴을 형성한 후, 이 홈이나 홀에 배선 재료를 매립하는, 소위 다마신(damascene) 프로세스라 불리는 방법이 이용되고 있다. 다마신 프로세스는 반응성 에칭이 곤란한 구리 등의 저저항 재료를 이용하여 배선층을 형성하는 것도 용이하여, 미세 패턴을 갖는 저 저항의 배선층을 형성하는 데에 있어서 매우 유효하다.
다마신 프로세스는 통상의 배선층에 적용하는 것을 비롯하여, 여러 가지 구조체의 형성에 이용되고 있다. 예컨대, 일본 특허 공개 평성 제2000-124403호 공보에는 다마신 프로세스를 이용한 인덕터 및 그 제조 방법이 개시되어 있다.
이어서, 다마신 프로세스를 이용한 종래의 반도체 장치에 관해서, 인덕터를 갖는 반도체 장치를 예로 들어 설명한다. 도 35는 종래의 반도체 장치의 구조를 도시하는 평면도, 도 36은 종래의 반도체 장치의 구조를 도시하는 개략 단면도이다. 한편, 도 36은 도 35의 (b)의 A-A'선 단면에 따른 단면도를 도시한 것이다.
기판(300) 상에는 에칭 스톱퍼막(302)과 층간 절연막(304)이 형성되어 있다. 층간 절연막(304) 및 에칭 스톱퍼막(302)에는 배선 홈(308)이 형성되어 있다. 배선 홈(308)내에는 확산 방지막(310)과 구리막(312)을 갖는 배선층(314)이 형성되어 있다.
배선층(314)이 매립된 층간 절연막(304) 상에는 에칭 스톱퍼막(316) 및 층간 절연막(318)이 형성되어 있다. 층간 절연막(318) 및 에칭 스톱퍼막(316)에는 배선층(314)에 이르는 홈 형상의 비아홀(326)이 형성되어 있다. 층간 절연막(318) 상에는 에칭 스톱퍼막(320)과 층간 절연막(322)이 형성되어 있다. 층간 절연막(322) 및 에칭 스톱퍼막(320)에는 배선 홈(332)이 형성되어 있다. 비아홀(326)내 및 배선 홈(332)내에는 확산 방지막(334)과 구리막(336)을 갖고, 배선층(314)에 접속된 배선층(338)이 형성되어 있다.
배선층(338)이 매립된 층간 절연막(322) 상에는 에칭 스톱퍼막(340) 및 층간 절연막(342)이 형성되어 있다. 층간 절연막(342) 및 에칭 스톱퍼막(340)에는 배선층(338)에 이르는 홈 형상의 비아홀(348)이 형성되어 있다. 층간 절연막(342) 상에는 에칭 스톱퍼막(344)과 층간 절연막(346)이 형성되어 있다. 층간 절연막(346) 및 에칭 스톱퍼막(344)에는 배선 홈(350)이 형성되어 있다. 비아홀(348)내 및 배선홈(350)내에는 확산 방지막(352)과 구리막(354)을 갖고, 배선층(338)에 접속된 배선층(356)이 형성되어 있다.
여기서, 각 배선층(314, 338, 356)은 도 35의 (a)에 도시한 바와 같이, 평면 상에서 나선을 그리도록 형성되어 있고, 소위 스파이럴 인덕터를 구성하고 있다. 배선층(338, 356)은 도 35의 (b)에 도시한 바와 같이, 그 연장 방향을 따라서 형성된 복수의 홈 형상 패턴[비아홀(326, 348)]에 매립된 비아부와, 비아부 상에 형성된 주배선부를 갖고 있다. 이와 마찬가지로, 홈 형상 패턴에 매립된 비아부를 형성하는 동시에, 복수의 배선층을 적층함으로써, 배선 저항이 작은 인덕터를 구성할 수 있다.
상기한 바와 같이, 구리를 주체로 하는 배선층을 이용하고, 이 배선층을 더 적층함으로써, 배선 저항이 작은 인덕터를 구성할 수 있다. 그 한편, 구리 배선은 종래 이용되고 있는 알루미늄 배선보다도 부식성이 크고, 또한, 와이어 본딩이 곤란하기 때문에, 최상층의 배선층으로서는 바람직하지 못하다.
이러한 관점에 기초하여, 본원 발명자는 최상층의 배선층을 알루미늄 배선으로 하고, 이 알루미늄 배선을 이용하여 인덕터를 구성한 새로운 구조를 검토했다. 그러나, 알루미늄 배선을 이용하여 인덕터를 구성한 경우, 구리 배선에 의해서만 인덕터를 형성하는 경우에는 발생하지 않는 새로운 과제가 발생하는 것이 판명되었다.
도 37은 도 35의 B-B'선 단면에 따른 개략 단면도이다. 도 37에 도시한 바와같이, 배선층(356) 대신에, 비아홀(348)에 매립되고 배리어 메탈층(358)과 텅스텐막(360)을 갖는 컨택트 플러그(362)와, 컨택트 플러그(362)가 매립된 층간 절연막(342) 상에 형성되며 질화티탄막(368)/알루미늄막(366)/질화티탄막(364)의 적층 구조를 갖는 배선층(370)을 형성한 경우, 비아홀(348)의 패턴 코너부에 있어서 컨택트 플러그(362)의 매립 불량이 발생하는 경우가 있었다(도 37의 A부 및 B부를 참조).
또한, 홈 형상의 비아홀(348)이 인접하게 형성되고 있는 경우, 최외주의 비아홀(348)의 패턴 코너부에 있어서 층간 절연막(342)에 균열이 발생하는 경우가 있었다(도 37의 C부를 참조). 또한, 배선층(338)에 있어서도, 비아홀(326)의 패턴 코너부에 있어서 배선층(338)의 매립 불량이 발생하는 경우가 있었다(도 37의 D부를 참조).
컨택트 플러그의 매립 불량은 상층에 형성하는 배선층의 형성시에 있어서, 배리어 메탈층이나 알루미늄막의 피착성이 열화되거나, 상층 배선의 표면에 단차가 전사되거나 하는 등의 원인이 된다(도 37의 A부, B부 및 E부를 참조). 상층 배선층의 성막 불량은 컨택트 플러그와 배선층과의 접속부에 전기적으로 약한 부분을 발생하게 한다.
또한, 층간 절연막의 균열은 하층 배선층으로부터의 구리의 확산을 유발하는 원인이 된다. 도 37에 도시하는 구조의 경우, 확산 방지막 및 실리콘질화막으로 이루어진 에칭 스톱퍼막에 의해 구리의 층간 절연막 속으로의 확산을 방지하고 있다. 그러나 층간 절연막에 균열이 발생하면, 확산 방지막 및 에칭 스톱퍼막에 의한 확산 방지 효과가 열화된다. 구리는 일정 온도 아래에서는 실리콘산화막 속을 용이하게 확산되기 때문에, 다른 전위 배선이 근방에 존재하는 경우에는, 배선 층간의 내압 열화를 일으키는 원인이 된다. 또한, 균열부에서는 구리가 계면 부분으로 노출되고 있어, 과대한 전류가 흐르면 일렉트로 마이그레이션(electro migration) 내성이 열화되는 원인이 되기도 한다.
또한, 컨택트 플러그의 매립 불량에 관하여는, 반도체 기판과 제1층 배선층을 접속하는 컨택트 플러그의 경우에도 마찬가지이다. 예컨대, 도 38에 도시한 바와 같이, 불순물 확산층(402)이 형성된 실리콘 기판(400)과, 실리콘 기판 상에 순차 형성된 절연막(404, 406, 408, 410)과, 절연막(404, 406)에 매립되며 배리어 메탈층(412) 및 텅스텐막(414)으로 이루어진 컨택트 플러그(416)와, 절연막(408, 410)에 매립되며 확산 방지막(418) 및 구리막(420)으로 이루어진 배선층(422)을 갖는 반도체 장치에 있어서, 컨택트 플러그(416)를 홈 형상의 비아홀내에 형성한 경우, 그 코너부에서는 도 37의 A부 및 B부에 있어서와 마찬가지의 매립 불량이 발생한다.
또한, 상기 배선 구조를 적용하는 경우의 과제에 관해서 인덕터를 예로 하여 설명하였지만, 인덕터에 적용하는 경우뿐만 아니라, 홈 형상의 비아 패턴을 이용하는 다른 구조체를 형성하는 경우에 있어서도 마찬가지로 불량이 발생한다. 예컨대, 내습(耐濕) 링 등에 홈 형상 비아 패턴을 이용한 경우에는, 상기 불량은 내습성의 열화를 일으키는 원인이 된다. 특히, 용장 회로용의 퓨즈 영역을 둘러싸도록 배치되는 내습 링에서는 균열이 발생하는 측이 칩의 내부 쪽에 위치하기 때문에, 그 영향은 매우 크다.
본 발명의 목적은 절연막에 형성된 구멍 형상 패턴이나 홈 형상 패턴에 도전체가 매립되어 이루어진 구조를 갖는 반도체 장치에 있어서, 매립 도전체의 매립 불량이나 이에 따른 절연막의 균열을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
도 1은 인덕터 소자부와 통상의 내부 배선부에 있어서의 설계 디자인 상에서의 패턴을 도시하는 평면도.
도 2는 인덕터 소자부와 통상의 내부 배선부에 있어서의 웨이퍼 상에서의 패턴의 완성 이미지를 도시하는 평면도.
도 3은 인덕터 소자부를 주사형 전자 현미경에 의해 촬영한 결과를 도시한 도면.
도 4는 본 발명의 제1 실시예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상에 있어서의 평면도.
도 5는 본 발명의 제1 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도(그 1).
도 6은 본 발명의 제1 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도(그 2).
도 7은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 1).
도 8은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는공정 단면도(그 2).
도 9는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 3).
도 10은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 4).
도 11은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 5).
도 12는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 6).
도 13은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 7).
도 14는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 8).
도 15는 본 발명의 제2 실시예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상의 평면도.
도 16은 본 발명의 제2 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상의 평면도.
도 17은 본 발명의 제3 실시예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상의 평면도.
도 18은 본 발명의 제4 실시예에 의한 반도체 장치의 구조를 도시하는 설계디자인 상의 평면도.
도 19는 본 발명의 제5 실시예에 의한 반도체 장치의 구조를 도시하는 평면도.
도 20은 본 발명의 제5 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 평면도.
도 21은 본 발명의 제6 실시예에 의한 반도체 장치의 구조를 도시하는 평면도.
도 22는 본 발명의 제6 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 평면도(그 1).
도 23은 본 발명의 제6 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 평면도(그 2).
도 24는 본 발명의 제7 실시예에 의한 반도체 장치의 구조를 도시하는 평면도.
도 25는 본 발명의 제7 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 평면도.
도 26은 본 발명의 제8 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도.
도 27은 본 발명의 제8 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 1).
도 28은 본 발명의 제8 실시예에 의한 반도체 장치의 제조 방법을 도시하는공정 단면도(그 2).
도 29는 컨택트 플러그의 매립 불량이 발생하는 원인을 설명하는 도면.
도 30은 컨택트 플러그의 매립 불량을 방지하는 제조 공정상의 수단을 설명하는 도면.
도 31은 본 발명의 제9 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도.
도 32는 본 발명의 제9 실시예의 다른 예에 의한 반도체 장치의 구조를 도시하는 개략 단면도.
도 33은 본 발명의 변형 실시예에 의한 반도체 장치의 구조를 도시하는 평면도(그 1).
도 34는 본 발명의 변형 실시예에 의한 반도체 장치의 구조를 도시하는 평면도(그 2).
도 35는 인덕터를 갖는 종래의 반도체 장치의 구조를 도시하는 평면도.
도 36은 인덕터를 갖는 종래의 반도체 장치의 구조를 도시하는 개략 단면도.
도 37은 본원 발명자가 착상한 새로운 구조 및 그 과제를 도시하는 개략 단면도.
도 38은 종래의 반도체 장치에 있어서의 과제를 도시하는 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 14 : 배선층
12 : 홈 형상 비아 패턴
16 : 비아홀
20 : 기판
22, 36, 40, 60 : 에칭 스톱퍼막
24, 38, 42, 62 : 층간 절연막
26, 44, 50, 64, 80 : 포토레지스트막
28, 52 : 배선 홈
30, 54 : 탄탈막
30a, 54a : 확산 방지막
32, 56 : 구리막
34, 58, 82 : 배선층
46, 46a, 66, 66a : 비아홀
48 : 비감광성 수지
68 : 질화티탄막
68a : 배리어 메탈층
70 : 텅스텐막
72, 72a : 컨택트 플러그
74, 78 : 질화티탄막
76 : 알루미늄막
84 : 실리콘산화막
86 : 실리콘질화막
88, 90 : 보조 패턴
92 : 내습 링
94 : 홈 형상의 비아 패턴
96 : 퓨즈 패턴
100 : 실리콘 기판
102 : 소자 분리막
104 : 게이트 전극
106 : 소스/드레인 확산층
108, 112, 116, 118, 122, 124, 128, 130, 134, 136, 140, 146, 148, 152 : 층간 절연막
110, 154 : 컨택트 플러그
114, 120, 126, 132, 138, 144, 150, 156 : 배선층
158 : 커버막
200 : 실리콘 기판
202 : 소자 분리막
204 : 게이트 전극
206 : 소스/드레인 확산층
208, 212, 216, 220, 224, 228, 230, 234, 236, 240, 246, 248, 252, 254, 258, 260, 264 : 층간 절연막
210, 266 : 컨택트 플러그
214, 218, 222, 226, 232, 238, 244, 250, 256, 262, 268 : 배선층
270 : 커버막
300 : 기판
302, 316, 320, 340, 344 : 에칭 스톱퍼막
304, 318, 322, 342, 346 : 층간 절연막
310, 334, 352 : 확산 방지막
312, 336, 354 : 구리막
314, 338, 356, 370 : 배선층
358 : 배리어 메탈층
360 : 텅스텐막
362 : 컨택트 플러그
364, 368 : 질화티탄막
366 : 알루미늄막
400 : 실리콘 기판
402 : 불순물 확산 영역
404, 406, 408, 410 : 절연막
412 : 배리어 메탈층
414 : 텅스텐막
416 : 컨택트 플러그
418 : 확산 방지막
420 : 구리막
422 : 배선층
매립 도전체의 매립 불량이나 층간 절연막의 균열이 발생하는 원인에 관해서 본원 발명자가 예의 검토를 행한 결과, 이들 불량은 홈 형상 비아 패턴의 굴곡부에 있어서의 패턴 사이즈와 구멍 형상 비아 패턴의 패턴 사이즈와의 차이에 기인하고 있는 것이 분명하였다. 이하, 컨택트 플러그의 매립 불량이나 층간 절연막의 균열이 발생하는 원인에 관해서 구체적으로 설명한다.
통상, 인덕터나 내습 링 등, 홈 형상 비아를 이용하는 구조체는 칩 내부의 배선층과 동시에 형성된다. 이 때, 홈 형상 비아 패턴은 컨택트홀이나 비아홀 등의 구멍 형상 비아 패턴과 동시에 형성된다.
도 1에, 인덕터 소자부와 통상의 내부 배선부에 있어서의 설계 디자인 상에 있어서의 평면도를 도시한다. 도 1의 (a)는 인덕터 소자부에 있어서의 부분 평면도, 도 1의 (b)는 내부 배선부에 있어서의 부분 평면도이다.
도 1에는 기초 배선층의 패턴과, 이 배선층 상에 형성되는 컨택트 플러그의 패턴을 나타내고 있다. 인덕터 소자부에서는 배선층(10)의 연장 방향을 따라서 예컨대 4라인의 홈 형상 비아 패턴(12)이 형성되어 있다. 내부 배선부에서는,배선층(14)에 이르는 직사각형의 비아홀(16)이 형성되어 있다. 일반적으로, 내습 링이나 인덕터 등에 이용하는 홈 형상 비아 패턴은 내부 회로 패턴과 동일한 폭 또는 직경으로 디자인되는 경우가 많다. 도 1에 도시하는 설계 디자인에 있어서도, 홈 형상 비아 패턴의 폭과 비아홀의 폭(직경)은 동일한 폭으로 디자인되고 있다.
그런데, 구멍 형상 비아 패턴과 홈 형상 비아 패턴에서는 설계 패턴 사이즈를 얻기 위해서 필요한 적정 노광량이 다르다. 이 때문에, 구멍 형상 비아 패턴과 홈 형상 비아 패턴을 동시에 형성하는 경우, 설계 데이터 상에서 구멍 형상 비아 패턴의 폭과 홈 형상 비아 패턴의 폭을 동일하게 하더라도, 완성 치수에는 차이가 발생한다.
구멍 형상 비아 패턴을 설계치 대로 형성할 수 있는 적정 노광량을 이용하여 홈 형상 비아 패턴을 노광하면, 홈 형상 비아 패턴에 대해서는 적정 노광량보다도 많은 노광 조건으로 되어, 홈 형상 비아 패턴은 설계치보다도 넓어진다. 또한, 홈 형상 비아 패턴의 코너부에서는 굴곡된 2방향에서 노광시의 빛이 진입하기 때문에, 폭의 넓이의 정도는 더욱 커진다.
도 2는 도 1에 도시하는 설계 데이터를 이용하여 웨이퍼 상에 패턴 형성한 경우의 완성 이미지를, 상기 패턴 사이즈 시프트를 고려하여 도시한 평면도이다. 도 2의 (a)는 인덕터 소자부에 있어서의 부분 평면도, 도 2의 (b)는 내부 배선부에 있어서의 부분 평면도이다. 도 2에 도시한 바와 같이, 도 1에 도시한 바와 같은 직사각형 패턴을 이용한 경우라도, 완성 패턴의 코너부는 근접 효과에 의해서 라운드를 이룬다. 그리고, 완성 치수는 패턴의 형상에 따라 달라진다. 예컨대, 설계 사이즈에 있어서, 비아홀(16)의 직경이 0.50 μm, 홈 형상 비아 패턴(12)의 폭이 0.50 μm인 경우, 웨이퍼 상에 있어서의 완성 치수는 비아홀(16)의 직경이 0.50 μm, 홈 형상 비아 패턴의 폭이 0.55 μm이었다. 이 때, 홈 형상 비아 패턴의 코너부에 있어서의 설계 사이즈는 0.71 μm(0.50 μm×√2)이지만, 완성 치수는 0.80 μm이었다.
도 3은 실제의 웨이퍼에 대해서, 인덕터 소자부를 주사형 전자 현미경에 의해 촬영한 것이다. 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 홈 형상 비아 패턴이 직진하는 부위나 135°의 각도로 굴곡되는 부위에서는 매립 불량은 발생하지 않고 있다. 그러나, 홈 형상 비아 패턴이 90°의 각도로 굴곡되는 부위에 있어서는, 도 3의 (c) 및 도 3의 (d)에 도시한 바와 같이, 홈 형상 비아의 매립 불량이 발생하고 있다. 또한, 도 3의 (e) 및 도 3의 (f)에 도시한 바와 같이, 최외주의 홈 형상 비아 패턴의 코너부 외측에서는 층간 절연막에 균열이 발생하고 있다.
상기한 현상을 고려하면, 홈 형상 비아의 매립 불량은 상기한 바와 같이 패턴 사이즈 시프트에 기인하는 것으로 생각된다. 즉, 컨택트 플러그의 형성 조건을 비아홀(16)에 맞춰 최적화하면, 홈 형상 비아 패턴의 코너부에서는 매립이 불충분하게 되는 것으로 생각된다.
또한, 층간 절연막에 균열이 발생하는 원인에 대해서는, 본원 발명자의 검토에 의해 이하의 현상을 확인할 수 있었다. (1) 균열이 발생하는 장소는 최외주의 홈 형상 비아 패턴의 코너부 외측이다. (2) 홈 형상 비아의 매립이 충분한 경우에는 층간 절연막에 균열은 발생하지 않는다. (3) 기초가 구리 배선이 아닌 경우(예컨대, 알루미늄 배선인 경우)에는 홈 형상 비아의 매립 불량이 발생하더라도 층간 절연막에 균열은 발생하지 않는다. 이들 점을 고려하면, 층간 절연막의 균열은 하층의 구리 배선과 상층의 텅스텐 플러그 사이의 열팽창 계수차에 기인하는 것으로 생각된다. 이들 층간의 열팽창 계수차가 패턴 코너부의 내측 방향으로 인장 응력을 발생하게 하여, 매립 불량에 의한 공동(空洞) 부분이 텅스텐 플러그의 수축을 재촉하여, 패턴 코너부의 층간 절연막에 균열을 발생하게 하는 것으로 생각된다.
따라서, 층간 절연막의 균열을 방지하기 위해서는, 홈 형상 비아의 매립 불량이 발생하지 않도록 어떠한 대책을 강구하면 된다. 그리고, 홈 형상 비아의 매립 불량을 방지하기 위해서는 (1) 패턴을 고안하는 것과, (2) 프로세스를 최적화하는 것을 생각할 수 있다.
상기한 바와 같이, 홈 형상 비아의 매립 불량의 주된 원인은 홈 형상 비아 패턴의 사이즈 시프트라고 생각된다. 따라서, 상기 (1)에 대해서는 구멍 형상 비아 패턴과 홈 형상 비아 패턴의 완성 사이즈의 차이를 고려하여 설계 패턴 사이즈를 규정한다, 홈 형상 비아 패턴의 굽힘 각도를 크게 하는 것, 홈 형상 비아 패턴의 코너부에 있어서의 폭을 선택적으로 좁게 하는 것, 홈 형상 비아 패턴에 굴곡부를 두지 않는 것 등의 패턴 상의 고안을 생각할 수 있다. 층간 절연막의 균열을 방지하는 것만의 관점에서는 적어도 최외주의 홈 형상 비아 패턴에 대해서 상기 패턴 상에서의 고안을 하면 된다. 또한, (2)에 관하여는, 컨택트 플러그를 매립하는 텅스텐막의 막 두께를 늘려 홈 형상 비아 패턴이 완전히 매립되도록 하는 것을 생각할 수 있다.
상기 패턴 상의 고안은 홈 형상 비아의 하층에 위치하는 구리 배선의 패턴에 적용하더라도 좋다. 다마신 배선의 경우, 코너부에 있어서의 매립 불량이 생기기 쉬운 것은 홈 형상 비아의 경우와 마찬가지이다.
즉, 상기 목적은 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제1 배선층 상의 상기 제2 절연막에 형성되며 직각 방향으로 굴곡되는 홈 형상의 패턴을 갖는 홈 형상 비아와, 상기 홈 형상 비아에 충전된 제1 매립 도전체를 갖는 것을 특징으로 하는 반도체 장치에 의해서 달성된다.
또한, 상기 목적은 기판 상에 형성되며 적어도 표면 측에 직각 방향으로 굴곡되는 패턴을 갖는 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제1 배선층 상의 상기 제2 절연막에 형성되며 홈 형상의 패턴을 갖는 홈 형상 비아와, 상기 홈 형상 비아에 충전된 제1 매립 도전체를 갖고, 상기 홈 형상 비아는 상기 패턴의 코너부에 있어서 불연속으로 되어 있는 것을 특징으로 하는 반도체 장치에 의해서 달성되다.
또한, 상기 목적은 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성되며 상기 제1 배선층 상에 개구된 홈 형상 비아 및 구멍 형상 비아를 갖는 제2 절연막을 갖는 반도체 장치의 제조 방법으로서, 상기 제2 절연막에 상기 홈 형상 비아 및 상기 구멍 형상 비아를 형성할 때에, 상기 홈 형상 비아의 설계 디자인 상에 있어서의 폭이, 상기 구멍 형상 비아의 설계 디자인 상에 있어서의 폭보다도 좁은 마스크 패턴을 이용하여, 상기 구멍 형상 비아 및 상기 홈 형상 비아를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서도 달성된다.
또한, 상기 목적은 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성되며 상기 제1 배선층 상에 개구된 홈 형상 비아 및 구멍 형상 비아와, 상기 홈 형상 비아 및 상기 구멍 형상 비아의 각각에 매립된 매립 도전체를 갖는 제2 절연막을 갖는 반도체 장치의 제조 방법으로서, 상기 매립 도전체를 형성할 때에, 상기 홈 형상 비아의 최대 폭을 고려하여, 상기 매립 도전체가 되는 도전막의 퇴적 막 두께를 설정하여, 상기 구멍 형상 비아 및 상기 홈 형상 비아를 상기 매립 도전체에 의해 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서도 달성된다.
[제1 실시예]
본 발명의 제1 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 4 내지 도 14를 이용하여 설명한다.
도 4는 본 실시예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상에 있어서의 평면도, 도 5 및 도 6은 본 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도, 도 7 내지 도 14는 본 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
처음에, 제1 실시예에 의한 반도체 장치의 구조에 관해서 도 4 내지 도 6을 이용하여 설명한다. 한편, 도 4의 (a)는 제1 실시예에 의한 반도체 장치의 내부 회로 영역에 있어서의 설계 디자인 상에서의 부분 평면도를 나타내고, 도 4의 (b)는제1 실시예에 의한 반도체 장치의 홈 형상 비아 패턴 형성 영역에 있어서의 설계 디자인 상에서의 부분 평면도를 나타내고 있다. 또한, 도 5는 도 4의 (a)의 A-A'선 단면에 따른 반도체 장치의 개략 단면도를 나타내고, 도 6은 도 4의 (b)의 B-B'선 단면에 따른 반도체 장치의 개략 단면도를 나타내고 있다.
제1 실시예에 의한 반도체 장치는 내부 회로 영역과, 홈 형상 비아 패턴 형성 영역을 갖고 있다. 여기서, 내부 회로 영역이란, 비아홀(구멍 형상 비아)을 통해 상하의 배선층이 접속되는 구조를 포함하는 통상의 소자 영역이다. 또한, 홈 형상 비아 패턴 형성 영역이란, 홈 형상의 비아홀을 이용한 구조체가 형성되는 영역으로, 예컨대 인덕터 소자부, 퓨즈 회로나 칩 주연부 등의 내습 링 형성 영역 등이 해당된다. 도 4의 (b)는 홈 형상 비아 패턴의 코너부를 잘라내어 도시한 것으로, 홈 형상 비아 패턴은 지면 위쪽 방향 및 좌측 방향으로 각각 연장되어 형성되어 있다.
기판(20) 상에는 에칭 스톱퍼막(22)과 층간 절연막(24)이 형성되어 있다. 한편, 본원 명세서에서 말하는 기판(20)은 반도체 기판 그 자체뿐만 아니라, 트랜지스터 등의 반도체 소자가 형성된 반도체 기판도 포함하는 것이다. 기판 상에 1층 이상의 배선층이 더 형성된 것이더라도 상관없다.
층간 절연막(24) 및 에칭 스톱퍼막(22)에는 배선 홈(28)이 형성되어 있다. 배선 홈(28)내에는 확산 방지막(30a)과 구리막(32)을 갖는 배선층(34)이 형성되어 있다.
배선층(34)이 매립된 층간 절연막(24) 상에는 에칭 스톱퍼막(36) 및 층간 절연막(38)이 형성되어 있다. 내부 회로 영역의 층간 절연막(38) 및 에칭 스톱퍼막(36)에는 도 4의 (a) 및 도 5에 도시한 바와 같이, 배선층(34)에 이르는 비아홀(46)이 형성되어 있다. 홈 형상 비아 패턴 형성 영역의 층간 절연막(38) 및 에칭 스톱퍼막(36)에는 도 4의 (b) 및 도 6에 도시한 바와 같이, 홈 형상의 비아홀(46a)이 형성되어 있다. 층간 절연막(38) 상에는 에칭 스톱퍼막(40)과 층간 절연막(42)이 형성되어 있다. 층간 절연막(42) 및 에칭 스톱퍼막(40)에는 배선 홈(52)이 형성되어 있다. 비아홀(46, 46a)내 및 배선 홈(52)내에는 확산 방지막(54a)과 구리막(56)을 갖고, 배선층(34)에 접속된 배선층(58)이 형성되어 있다.
배선층(58)이 매립된 층간 절연막(42) 상에는 에칭 스톱퍼막(60) 및 층간 절연막(62)이 형성되어 있다. 내부 회로 영역의 층간 절연막(62) 및 에칭 스톱퍼막(60)에는 도 4의 (a) 및 도 5에 도시한 바와 같이, 배선층(58)에 이르는 비아홀(66)이 형성되어 있다. 홈 형상 비아 패턴 형성 영역의 층간 절연막(62) 및 에칭 스톱퍼막(60)에는 도 4의 (b) 및 도 6에 도시한 바와 같이, 홈 형상의 비아홀(66a)이 형성되어 있다. 비아홀(66)내에는 배리어 메탈층(68a)과 텅스텐막(70)을 갖는 컨택트 플러그(72)가 형성되어 있다. 비아홀(66a)내에는 배리어 메탈층(68a)과 텅스텐막(70)을 갖는 홈 형상의 컨택트 플러그(72a)가 형성되어 있다.
컨택트 플러그(72, 72a)가 매립된 층간 절연막(62) 상에는 질화티탄막(78)/알루미늄막(76)/질화티탄막(74)의 적층 구조를 갖는 배선층(82)이 형성되어 있다.배선층(82)이 형성된 층간 절연막(62) 상에는 실리콘산화막(84)과 실리콘질화막(86)을 갖는 커버막이 형성되어 있다.
여기서, 제1 실시예에 의한 반도체 장치는 설계상의 패턴 사이즈에 있어서, 구멍 형상의 비아홀(66)의 직경과, 홈 형상의 비아홀(66a)의 폭이 다른 것에 주된 특징이 있다. 즉, 도 4의 (b)에는 비아홀(66)의 직경과 동일한 폭으로 홈 형상의 비아홀(66a)을 도시한 경우를 점선으로 나타내고 있지만, 비아홀(66a)의 설계상의 패턴 바깥 가장자리는 이 점선보다도 내측에 위치하고 있다.
예컨대, 비아홀(66)의 직경을 0.5 μm로 디자인한 경우에는 비아홀(66a)의 폭을 0.4 μm로 디자인한다. 이렇게 함에 따라, 비아홀(66)을 설계치 대로 형성할 수 있는 적정 노광량을 이용하여 노광하며, 비아홀(66a)에 대하여 오버 노광하는 경향으로 되어도, 비아홀(66a)의 완성 폭과 비아홀(66)의 완성 직경을 거의 동일하게 할 수 있다. 따라서, 비아홀(66)을 컨택트 플러그(72)에 의해 충전할 때에, 비아홀(66a)도 컨택트 플러그(72a)에 의해 충전할 수 있어, 매립 불량의 발생을 방지할 수 있다.
한편, 웨이퍼 상에 있어서의 구멍 형상 패턴과 홈 형상 패턴 사이의 패턴 사이즈의 시프트량은 노광 장치나 에칭 장치 등의 특성 등에 따라서 변화된다. 따라서, 비아홀(66a)의 폭을 비아홀(66)의 직경에 대하여 어느 정도 좁게 디자인할지는 웨이퍼 상에 있어서의 홀 패턴과 홈 형상 패턴 사이의 패턴 사이즈의 시프트량에 따라서 적절하게 설정하는 것이 바람직하다.
비아홀(66)내에 컨택트 플러그(72)를 매립할 때에, 비아홀(66a)이 컨택트 플러그(72a)에 의해 완전히 매립되도록 비아홀(66a)의 완성 폭을 설정하는 것이 중요하고, 비아홀(66a)의 완성 폭과 비아홀(66)의 완성 직경은 반드시 동일하게 할 필요는 없다. 비아홀(66a)이 컨택트 플러그(72a)에 의해 완전히 매립되는 폭이라면, 비아홀(66a)의 완성 폭보다 넓어도 좋고, 좁아도 좋다.
본원 발명자가 검토한 세대의 디바이스에서는, 구멍 형상 비아의 직경으로서 0.5 μm을 채용하고 있다. 이 경우, 구멍 형상 비아의 직경의 약 140% 정도, 즉 약 0.7 μm 정도까지의 폭을 갖는 홈 형상 비아에 있어서, 매립 불량이 발생하지 않았다. 한편, 홈 형상 비아에 필요한 최소 폭은 노광 장치의 해상도나 배리어 메탈층의 두께에 의존하기 때문에 일률적으로는 말할 수 없지만, 구멍 형상 비아의 직경의 약 20% 정도 이상의 폭을 갖는 홈 형상 비아라면, 컨택트 플러그의 형성에 지장이 없다고 생각된다. 컨택트 플러그의 형성 조건을 구멍 형상 비아 직경에 기초하여 최적화하고 있는 경우에는 홈 형상 비아의 폭이 구멍 형상 비아의 폭 이하가 되도록 디자인하는 것이 무난하다.
또한, 배선층(58)의 형성 과정에서 비아홀(46a)의 매립 불량이 발생하는 경우에는 상기와 마찬가지로, 비아홀(46a)의 폭을 적절하게 디자인하면 된다.
일반적으로, 구멍 형상 패턴과 홈 형상 패턴을 동시에 형성하는 경우, 홈 형상 패턴 쪽이 오버 노광하는 경향으로 된다. 따라서, 완성 치수에 있어서, 홈 형상 패턴의 폭이 구멍 형상 패턴의 폭과 거의 동일하거나, 또는 홈 형상 패턴의 폭이 구멍 형상 패턴의 폭보다도 좁은 경우에는 제1 실시예와 같이 설계 디자인 상에 있어서의 홈 형상 패턴의 사이즈를 구멍 형상 패턴의 사이즈보다도 좁게 하고 있는것으로 생각된다.
이어서, 제1 실시예에 의한 반도체 장치의 제조 방법에 관해서 도 7 내지 도 14를 이용하여 설명한다. 한편, 내부 회로 영역과 홈 형상 비아 패턴 형성 영역에서는 평면적인 레이아웃이 다르지만, 제조 공정 상에 차이는 없다. 이하에서는 내부 회로 영역에 있어서의 단면도를 이용하여 제1 실시예에 의한 반도체 장치의 제조 방법을 설명한다.
우선, 기판(20) 상에 예컨대 CVD 법에 의해 막 두께 50 nm의 실리콘질화막으로 이루어진 에칭 스톱퍼막(22)과, 막 두께 500 nm의 실리콘산화막으로 이루어진 층간 절연막(24)을 순차 형성한다.
계속해서, 층간 절연막(24) 상에 포토리소그래피에 의해 배선층의 형성 예정 영역을 노출하는 포토레지스트막(26)을 형성한다[도 7의 (a)].
이어서, 실리콘질화막에 대하여 충분한 선택비를 얻을 수 있는 에칭 조건을 이용함으로써, 포토레지스트막(26)을 마스크로서 및 에칭 스톱퍼막(22)을 스톱퍼로서 층간 절연막(24)을 이방성 에칭하여, 층간 절연막(24)에 배선 홈(28)을 형성한다.
계속해서, 예컨대 산소 플라즈마를 이용한 애싱에 의해 포토레지스트막(26)을 제거한다.
이어서, 실리콘산화막에 대하여 충분한 선택비를 얻을 수 있는 에칭 조건을 이용함으로써, 배선 홈(28)이 형성된 층간 절연막(24)을 마스크로 하여 에칭 스톱퍼막(22)을 이방성 에칭하여, 배선 홈(28)을 기판(20) 위에까지 개구한다[도 7의(b)].
한편, 포토레지스트막(26)을 제거한 후에 에칭 스톱퍼막을 에칭하는 것은 포토레지스트막(26)을 제거하기 위한 애싱에 의한 기판(20)의 손상을 방지하기 위해서이다. 따라서, 기판(20)의 최상층에 애싱에 의해 손상을 받는 층(예컨대, 구리 배선 등)이 형성되어 있지 않은 경우에는 포토레지스트막(26)을 마스크로 하여 층간 절연막(24) 및 에칭 스톱퍼막(22)을 연속해서 에칭하여도 좋다.
계속해서, 예컨대 스퍼터법에 의해 전면에 막 두께 50 nm의 탄탈막(30)과, 막 두께 1500 nm의 구리막(32)을 퇴적한다[도 7의 (c)]. 또한, 탄탈막(30)과 시드층으로서의 얇은 구리막(도시하지 않음)을 스퍼터법에 의해 퇴적한 후, 이 구리막을 시드로 하여 도금법에 의해 소정 막 두께의 구리막(32)을 형성하여도 좋다.
계속해서, 예컨대 CMP 법에 의해 층간 절연막(24)이 노출될 때까지, 구리막(32) 및 탄탈막(30)을 평탄하게 제거한다. 이렇게 해서, 배선 홈(28)내에 매립되고, 탄탈막(30)으로 이루어지며 구리의 확산을 방지하는 확산 방지막(30a)과, 배선층의 주요부를 이루는 구리막(32)을 갖는 배선층(34)을 형성한다[도 8의 (a)].
이어서, 배선층(34)이 매립된 층간 절연막(24) 상에 예컨대 CVD 법에 의해 막 두께 50 nm의 실리콘질화막으로 이루어진 에칭 스톱퍼막(36)과, 막 두께 750 nm의 실리콘산화막으로 이루어진 층간 절연막(38)과, 막 두께 50 nm의 실리콘질화막으로 이루어진 에칭 스톱퍼막(40)과, 막 두께 500 nm의 실리콘산화막으로 이루어진 층간 절연막(42)을 순차 형성한다. 한편, 에칭 스톱퍼막(36)은 배선층(34)으로부터의 구리의 확산을 방지하는 확산 방지막으로서도 기능한다.
여기서, 배선층(34)의 형성 과정에서 디싱(dishing) 등에 의해 단차가 발생하는 경우에는 층간 절연막(38)을 예정 막 두께보다도 두껍게 퇴적하며, CMP 법에 의해 소정 막 두께가 될 때까지 연마하여 평탄화한 후, 에칭 스톱퍼막(40)을 퇴적하여도 좋다.
이어서, 층간 절연막(42) 상에 포토리소그래피에 의해 층간 절연막(38)에 형성하는 비아홀(46, 46a)의 형성 예정 영역을 노출하는 포토레지스트막(44)을 형성한다[도 8의 (b)].
계속해서, 포토레지스트막(44)을 마스크로서 및 에칭 스톱퍼막(36)을 스톱퍼로서, 층간 절연막(42), 에칭 스톱퍼막(40), 층간 절연막(38)을, 에칭 조건을 바꾸면서 순차 이방성 에칭하여, 내부 회로 영역의 층간 절연막(38)에 비아홀(46)을, 홈 형상 비아 패턴 형성 영역의 층간 절연막에 비아홀(46a)을 형성한다.
한편, 후에 형성하는 배선층(58)에 매립 불량이 발생하는 경우에는, 설계 디자인 상에 있어서의 비아홀(46)의 직경과 설계 디자인 상에 있어서의 비아홀(46a)의 폭이 다르도록 포토마스크를 설계하여, 이 포토마스크를 이용하여 포토레지스트막(44)을 형성하여도 좋다. 비아홀(46)의 설계 디자인 상의 직경이 예컨대 0.5 μm인 경우, 비아홀(46a)의 설계 디자인 상의 폭을 예컨대 0.4 μm로 설정함으로써, 비아홀(46)의 완성 직경과 비아홀(46a)의 완성 폭을 거의 동일하게 할 수 있어, 배선층(58)의 매립 불량을 방지할 수 있다.
이어서, 예컨대 산소 플라즈마를 이용한 애싱에 의해 포토레지스트막(36)을 제거한다[도 8의 (c)].
계속해서, 예컨대 스핀코트법에 의해 비감광성 수지(48)를 도포한 후, 비아홀(46)내에 비감광성 수지(48)가 잔존하도록, 층간 절연막(42) 상의 비감광성 수지(48)를 용해·제거한다.
이어서, 층간 절연막(42) 상에 포토리소그래피에 의해 층간 절연막(42)에 형성되는 배선층의 형성 예정 영역을 노출하는 포토레지스트막(50)을 형성한다[도 9의 (a)]. 이 때, 포토레지스트막(50)은 비감광성 수지(40)와 믹싱 등이 발생하지 않으며, 또한, 현상액이 비감광성 수지(40)를 용해하는 것이 아닌 재료에서 선택한다.
계속해서, 실리콘질화막에 대하여 충분한 선택비를 얻을 수 있는 에칭 조건을 이용함으로써, 포토레지스트막(50)을 마스크로서 및 에칭 스톱퍼막(40)을 스톱퍼로서, 층간 절연막(42)을 이방성 에칭하여, 층간 절연막(42)에 배선 홈(52)을 형성한다.
이어서, 예컨대 산소 플라즈마를 이용한 애싱에 의해 포토레지스트막(42) 및 비감광성 수지(40)를 제거한다[도 9의 (b)].
계속해서, 실리콘산화막에 대하여 충분한 선택비를 얻을 수 있는 에칭 조건을 이용함으로써, 배선 홈(52)이 형성된 층간 절연막(42) 및 비아홀(46)이 형성된 층간 절연막(38)을 마스크로 하여 에칭 스톱퍼막(36, 40)을 이방성 에칭하여, 배선 홈(52)을 층간 절연막(38) 위에까지 개구하는 동시에, 비아홀(46)을 배선층(34) 위에까지 개구한다[도 10의 (a)].
계속해서, 예컨대 스퍼터법에 의해 전면에 막 두께 50 nm의 탄탈막(54)과,막 두께 1500 nm의 구리막(56)을 퇴적한다. 한편, 탄탈막(54)과 시드층으로서의 얇은 구리막(도시하지 않음)을 스퍼터법에 의해 퇴적한 후, 이 구리막을 시드로 하여 도금법에 의해 소정 막 두께의 구리막(56)을 형성하여도 좋다.
이어서, 예컨대 CMP 법에 의해 층간 절연막(42)이 노출될 때까지, 구리막(56) 및 탄탈막(54)을 평탄하게 제거한다. 이렇게 해서, 배선 홈(52)내 및 비아홀(46)내에 매립되며, 탄탈막(54)으로 이루어지며 구리의 확산을 방지하는 확산 방지막(54a)과, 배선층의 주요부를 이루는 구리막(56)을 갖는 배선층(58)을 형성한다[도 11의 (a)].
계속해서, 배선층(58)이 매립된 층간 절연막(42) 상에 예컨대 CVD 법에 의해 막 두께 50 nm의 실리콘질화막으로 이루어진 에칭 스톱퍼막(60)과, 막 두께 750 nm의 실리콘산화막으로 이루어진 층간 절연막(62)을 순차 퇴적한다. 또한, 에칭 스톱퍼막(60)은 배선층(58)으로부터의 구리 확산을 방지하는 확산 방지막으로서도 기능한다.
여기서, 배선층(58)의 형성 과정에서 디싱 등에 의해 단차가 발생하는 경우에는 층간 절연막(62)을 예정 막 두께보다도 두껍게 퇴적한 후, CMP 법에 의해 소정 막 두께가 될 때까지 연마하여 평탄화하여도 좋다.
계속해서, 층간 절연막(62) 상에 포토리소그래피에 의해 층간 절연막(62)에 형성하는 비아홀(66, 66a)의 형성 예정 영역을 노출하는 포토레지스트막(64)을 형성한다[도 11의 (b)]. 이 때, 도 4에 도시한 바와 같이, 설계 디자인 상에 있어서의 비아홀(66)의 직경과 설계 디자인 상에 있어서의 비아홀(66a)의 폭이 다르도록포토마스크를 설계하여, 이 포토마스크를 이용하여 포토레지스트막(64)을 형성한다.
계속해서, 포토레지스트막(64)을 마스크로서 및 에칭 스톱퍼막(60)을 스톱퍼로서, 층간 절연막(62)을 이방성 에칭하여, 내부 회로 영역의 층간 절연막(62)에 비아홀(66)을, 홈 형상 비아 패턴 형성 영역의 층간 절연막(62)에 비아홀(66a)을 형성한다. 한편, 비아홀(66)의 설계 디자인 상의 직경을 예컨대 0.5 μm, 비아홀(66a)의 설계 디자인 상의 폭을 예컨대 0.4 μm로 설계한 경우, 비아홀(66)의 완성 직경과 비아홀(66a)의 완성 폭은 모두 약 0.5 μm가 된다.
이어서, 예컨대 산소 플라즈마를 이용한 애싱에 의해 포토레지스트막(64)을 제거한다.
계속해서, 실리콘산화막에 대하여 충분한 선택비를 얻을 수 있는 에칭 조건을 이용함으로써, 비아홀(66)이 형성된 층간 절연막(62)을 마스크로 하여 에칭 스톱퍼막(60)을 이방성 에칭하여, 비아홀(66, 66a)을 배선층(58) 위에까지 개구한다[도 12의 (a)].
이어서, 예컨대 스퍼터법에 의해 막 두께 50 nm의 질화티탄막(68)을, 예컨대 CVD 법에 의해 막 두께 300 nm의 텅스텐막(70)을 순차 형성한다[도 12의 (b)].
계속해서, 예컨대 CMP 법에 의해 층간 절연막(62)이 노출될 때까지, 텅스텐막(70) 및 질화티탄막(68)을 평탄하게 제거한다. 이렇게 해서, 비아홀(66)내에 매립되며 질화티탄막(68)으로 이루어진 배리어 메탈층(68a)과 텅스텐막(70)을 갖는 컨택트 플러그(72)와, 비아홀(66a)내에 매립되며 질화티탄막(68)으로 이루어진 배리어 메탈층(68a)과 텅스텐막(70)을 갖는 컨택트 플러그(72a)를 형성한다[도 13의 (a)].
이 때, 비아홀(66)의 완성 직경과 비아홀(66a)의 완성 폭은 거의 동일하기 때문에, 비아홀(66)을 완전히 매립하는 조건으로 컨택트 플러그(72)를 형성함으로써, 컨택트 플러그(72a)에 매립 불량이 발생하는 것을 방지할 수 있다. 또한, 홈 형상의 컨택트 플러그를 인접하게 설치하는 경우에 있어서는, 층간 절연막(62)에 균열이 발생하는 것을 방지하는 효과도 있다.
계속해서, 컨택트 플러그(72, 72a)가 매립된 층간 절연막(70) 상에 예컨대 스퍼터법에 의해 막 두께 50 nm의 질화티탄막(74)과, 막 두께 1000 nm의 알루미늄(또는 구리 첨가 알루미늄)막(76)과, 막 두께 50 nm의 질화티탄막(78)을 순차 퇴적한다.
이어서, 질화티탄막(78) 상에 포토리소그래피에 의해 형성하는 배선층의 패턴을 갖는 포토레지스트막(80)을 형성한다[도 13의 (b)].
계속해서, 포토레지스트막(80)을 마스크로 하여, 질화티탄막(78), 알루미늄막(76), 질화티탄막(74)을 이방성 에칭하여, 컨택트 플러그(72)를 통해 배선층(58)에 접속되고, 질화티탄막(78)/알루미늄막(76)/질화티탄막(74)의 적층 구조로 이루어진 배선층(82)을 형성한다.
이어서, 예컨대 산소 플라즈마를 이용한 애싱에 의해 포토레지스트막(80)을 제거한다.
계속해서, 예컨대 CVD 법에 의해 막 두께 700 nm의 실리콘산화막(84)과, 막두께 500 nm의 실리콘질화막(78)을 순차 퇴적하여, 실리콘질화막(78)/실리콘산화막(86)의 적층 구조로 이루어진 커버막을 형성한다.
이렇게 해서, 도 4 내지 도 6에 도시하는 반도체 장치를 제조할 수 있다.
이와 같이, 제1 실시예에 따르면, 홈 형상의 비아홀의 설계 디자인 상에 있어서의 폭이, 구멍 형상 비아홀의 설계 디자인 상에 있어서의 직경보다도 작아지도록 패턴 설계하기 때문에, 구멍 형상 패턴과 홈 형상 패턴에서 비아홀의 완성 사이즈에 차이가 발생하는 경우라도, 컨택트 플러그나 배선층의 매립 불량을 방지할 수 있다.
또한, 컨택트 플러그의 매립 불량이 방지되는 결과, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다. 또한, 컨택트 플러그 상의 단차를 저감할 수 있기 때문에, 상층의 배선층이나 절연층에 이 단차가 반영되는 것을 방지할 수 있다. 이에 따라, 상층에 형성하는 배선층과의 사이의 컨택트 불량이나 적층시의 문제를 피할 수 있다.
한편, 상기 제1 실시예에서는 홈 형상 비아홀의 폭을 전체에 걸쳐 일률적으로 좁혔지만, 매립 불량이 발생하는 코너부 근방의 패턴 폭만을 선택적으로 좁게 하여도 좋다.
[제2 실시예]
본 발명의 제2 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 15 및 도 16을 이용하여 설명한다. 한편, 도 4 내지 도 14에 도시하는 제1 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 15는 제2 실시예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상에 있어서의 평면도, 도 16은 제2 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상에 있어서의 평면도이다.
제2 실시예에 의한 반도체 장치는 홈 형상 비아 패턴 형성 영역에 있어서의 홈 형상 비아홀의 평면적인 디자인이 다른 것 외에는 제1 실시예에 의한 반도체 장치 및 그 제조 방법과 마찬가지이다.
제2 실시예에 의한 반도체 장치에서는, 도 15에 도시한 바와 같이, 비아홀(66a)의 패턴을 코너부에 있어서 135°의 각도로 2번으로 나눠서 굴곡함으로써, 전체적으로 90°굴곡되어 있다. 이와 같이 하여 비아홀(66a)의 패턴을 디자인함으로써, 비아홀(66a)을 1번에 90°굴곡되는 경우와 비교하여, 비아홀(66a)의 최대 폭을 작게 할 수 있다. 이에 따라, 코너부에 있어서의 컨택트 플러그(72a)의 매립 불량의 발생을 억제할 수 있다.
제2 실시예에 의한 패턴을 적용하는 경우, 2개의 코너부를 너무 지나치게 가깝게 하면, 노광시의 근접 효과에 의해 하나의 코너부를 둔 경우와 같은 결과가 된다. 따라서, 2개의 코너부는 상호 수 μm 정도 이격하여 배치할 필요가 있다. 한편, 근접 효과의 영향은 패턴 사이즈나 노광 조건에 따라서도 변화되기 때문에, 2개의 코너부를 이격하는 거리는 이들 점을 고려한 뒤에 설정하는 것이 바람직하다.
도 15에 도시하는 비아홀의 패턴 레이아웃은 비아홀(46a)에 적용하더라도 좋다. 이렇게 함으로써, 배선층(58)의 매립 불량을 억제할 수 있다.
이와 같이, 제2 실시예에 따르면, 홈 형상 비아홀이 굴곡되는 각도를 작게 할 수 있기 때문에, 구멍 형상 패턴과 홈 형상 패턴에서 비아홀의 완성 사이즈에 차이가 발생하는 경우라도, 컨택트 플러그나 배선층의 매립 불량을 방지할 수 있다.
또한, 컨택트 플러그의 매립 불량이 방지되는 결과, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다. 또한, 컨택트 플러그 상의 단차를 저감할 수 있기 때문에, 상층의 배선층이나 절연층에 이 단차가 반영되는 것을 방지할 수 있다. 이에 따라, 상층에 형성하는 배선층과의 사이의 컨택트 불량이나 적층시의 문제를 피할 수 있다.
한편, 상기 제2 실시예에서는, 비아홀(66a)의 패턴만을 2번으로 나눠서 굴곡했지만, 도 16에 도시한 바와 같이, 배선층(58)의 패턴에 대해서도 코너부에서 2번으로 나눠서 굴곡하더라도 좋다.
또한, 상기 제2 실시예에서는, 비아홀의 패턴을 코너부에서 2번으로 나눠서 굴곡했지만, 3번 이상으로 나눠서 굴곡하여도 좋다. 제2 실시예에 의한 반도체 장치는 1번에 구부리는 각도를 작게 함으로써, 직선부에 있어서의 폭과 굴곡부에 있어서의 폭 사이의 사이즈의 차를 작게 하여 매립 불량을 저감하는 것으로, 이 목적을 달성할 수 있는 패턴이라면, 굴곡하는 각도나 횟수는 얼마라도 좋다. 또한, 임의의 곡율을 그리는 곡선에 의해서 비아홀의 패턴을 그려도 좋다.
또한, 상기 제2 실시예에서는 구멍 형상 비아홀의 설계 디자인 상에 있어서의 직경과, 홈 형상 비아홀의 설계 디자인 상에 있어서의 폭을 거의 동일하게 한경우를 나타내고 있지만, 제1 실시예에 의한 반도체 장치의 경우와 마찬가지로, 구멍 형상 비아홀의 설계 디자인 상에 있어서의 직경보다도 홈 형상 비아홀의 설계 디자인 상에 있어서의 폭이 좁도록 패턴 설계하더라도 좋다. 이에 따라, 컨택트 플러그의 매립 불량의 발생을 더욱 억제할 수 있다.
[제3 실시예]
본 발명의 제3 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 17을 이용하여 설명한다. 한편, 도 4 내지 도 16에 도시하는 제1 및 제2 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 17은 제3 실시예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상에 있어서의 평면도이다.
제3 실시예에 의한 반도체 장치는 홈 형상 비아 패턴 형성 영역에 있어서의 홈 형상 비아홀의 평면적인 디자인이 다른 것 외에는 제1 및 제2 실시예에 의한 반도체 장치 및 그 제조 방법과 마찬가지이다.
제3 실시예에 의한 반도체 장치에서는, 도 17에 도시한 바와 같이, 비아홀(66a)의 패턴 코너부를 제거하며, 비아홀(66a)을 직선 패턴에 의해서만 형성하고 있다. 즉, 배선층(58) 측에서 본 경우, 배선층(58)의 굴곡부에 있어서 비아홀(66a)의 패턴이 불연속으로 되어 있다. 비아홀(66a)에 매립된 컨택트 플러그(72a)를 인덕터 등의 회로 소자에 이용하는 경우, 패턴의 코너부를 제거하는 것은 배선 저항을 증가하는 원인이 된다. 그러나, 패턴 변경에 따른 저항 변동이충분히 작은 경우에는, 코너부의 패턴을 제거하더라도 설계적인 단점은 발생하지 않는다.
이와 마찬가지로 비아홀(66a)의 패턴을 설계함으로써, 완성에 있어서의 비아홀(66a)의 최대 폭을 작게 할 수 있다. 이에 따라, 컨택트 플러그(72)의 매립 불량의 발생을 억제할 수 있다.
도 17에 도시하는 비아홀의 레이아웃은 비아홀(46a)에 적용하더라도 좋다. 이렇게 함으로써, 배선층(58)의 매립 불량의 발생을 억제할 수 있다.
이와 같이, 제3 실시예에 따르면, 비아홀을 구성하는 홈 형상 패턴으로부터 코너부를 제거하기 때문에, 구멍 형상 패턴과 홈 형상 패턴에서 비아홀의 완성 사이즈에 차이가 발생하는 경우라도, 컨택트 플러그나 배선층의 매립 불량의 발생을 억제할 수 있다.
또한, 컨택트 플러그의 매립 불량이 방지되는 결과, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다. 또한, 컨택트 플러그 상의 단차를 저감할 수 있기 때문에, 상층의 배선층이나 절연층에 이 단차가 반영되는 것을 방지할 수 있다. 이에 따라, 상층에 형성하는 배선층과의 사이의 컨택트 불량이나 적층시의 문제를 피할 수 있다.
한편, 상기 제3 실시예에서는, 구멍 형상 비아홀의 설계 디자인 상에 있어서의 직경과, 홈 형상 비아홀의 설계 디자인 상에 있어서의 폭을 거의 동일하게 하고 있지만, 제1 실시예에 의한 반도체 장치의 경우와 마찬가지로, 구멍 형상 비아홀의 설계 디자인 상에 있어서의 직경보다도 홈 형상 비아홀의 설계 디자인 상에 있어서의 폭이 좁도록 패턴 설계하더라도 좋다. 이에 따라, 컨택트 플러그의 매립 불량의 발생을 더욱 억제할 수 있다.
[제4 실시예]
본 발명의 제4 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 18을 이용하여 설명한다. 한편, 도 4 내지 도 17에 도시하는 제1 내지 제3 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 18은 제4 실시예에 의한 반도체 장치의 구조를 도시하는 설계 디자인 상에 있어서의 평면도이다.
제4 실시예에 의한 반도체 장치는 홈 형상 비아 패턴 형성 영역에 있어서의 홈 형상의 비아홀의 평면적인 디자인이 다른 것 외에는 제1 내지 제3 실시예에 의한 반도체 장치 및 그 제조 방법과 마찬가지이다.
제4 실시예에 의한 반도체 장치에서는, 도 18에 도시한 바와 같이, 패턴 코너부에 있어서의 노광시의 광량을 제한하도록 비아홀(66a)의 패턴을 고안한 것이다. 도 18에서는 비아홀(66a)의 패턴의 코너부를 절결한 식의 디자인으로 하고 있다. 이와 마찬가지로 비아홀(66a)의 패턴을 디자인함으로써, 비아홀(66a)의 코너부에 있어서의 폭의 증대를 억제할 수 있다. 이에 따라, 코너부에서의 컨택트 플러그(72a)의 매립 불량의 발생을 억제할 수 있다.
도 18에 도시하는 비아홀의 레이아웃은 비아홀(46a)에 적용하더라도 좋다. 이렇게 함으로써, 배선층(58)의 매립 불량의 발생을 억제할 수 있다.
이와 같이, 제4 실시예에 따르면, 코너부에 있어서의 노광시의 광량을 제한하도록 코너부의 패턴을 디자인하였기 때문에, 구멍 형상 패턴과 홈 형상 패턴에서 비아홀의 완성 사이즈에 차이가 발생하는 경우라도, 컨택트 플러그나 배선층의 매립 불량의 발생을 억제할 수 있다.
또한, 컨택트 플러그의 매립 불량이 방지되는 결과, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다. 또한, 컨택트 플러그 상의 단차를 저감할 수 있기 때문에, 상층의 배선층이나 절연층에 이 단차가 반영되는 것을 방지할 수 있다. 이에 따라, 상층에 형성하는 배선층 사이의 컨택트 불량이나 적층시의 문제를 피할 수 있다.
한편, 상기 제4 실시예에서는, 홈 형상 패턴의 코너부를 절결하는 식으로 디자인하고 있지만, 코너부에서의 노광시의 광량을 제한할 수 있는 패턴이라면, 도 18에 도시하는 패턴에 한정되는 것이 아니다.
또한, 상기 제4 실시예에서는, 구멍 형상 비아홀의 설계 디자인 상에 있어서의 직경과, 홈 형상 비아홀의 설계 디자인 상에 있어서의 폭을 거의 동일하게 하고 있지만, 제1 실시예에 의한 반도체 장치의 경우와 마찬가지로, 구멍 형상 비아홀의 설계 디자인 상에 있어서의 직경보다도 홈 형상 비아홀의 설계 디자인 상에 있어서의 폭이 좁도록 패턴 설계하더라도 좋다. 이에 따라, 컨택트 플러그의 매립 불량의 발생을 더욱 억제할 수 있다.
[제5 실시예]
본 발명의 제5 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 19및 도 20을 이용하여 설명한다. 한편, 도 4 내지 도 18에 도시하는 제1 내지 제4 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 19는 제5 실시예에 의한 반도체 장치의 구조를 도시하는 평면도, 도 20은 제5 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 평면도이다.
제5 실시예에 의한 반도체 장치는 홈 형상 비아 패턴 형성 영역에 있어서의 홈 형상의 비아홀의 평면적인 디자인이 다른 것 외에는 제1 내지 제4 실시예에 의한 반도체 장치 및 그 제조 방법과 마찬가지이다.
제5 실시예에 의한 반도체 장치에서는, 도 19에 도시한 바와 같이, 홈 형상 비아홀(66a)의 외주부에, 보조 패턴(88, 90)을 배치한 것이다. 보조 패턴(88)은 배선층(58)과 동일한 층에 의해 형성되는 배선 패턴이며, 보조 패턴(90)은 비아홀(66a)의 패턴과 동시에 형성되는 홈 형상의 비아 패턴이다.
홈 형상의 컨택트 플러그를 인접하게 설치한 경우, 컨택트 플러그에 매립 불량이 발생하면, 최외주의 코너부에 있어서 층간 절연막(62)의 균열이 발생한다. 비아홀(66a)의 외측에 홈 형상 패턴[보조 패턴(90)]을 더 형성하면, 내측의 비아홀(66a)의 코너부에서는 층간 절연막(62)에 균열은 발생하지 않는다. 그리고, 이 보조 패턴(90)을, 예컨대 도 19에 도시한 바와 같은 매립 불량이 발생하지 않는 패턴으로 하면, 보조 패턴(90)의 코너부에서도 층간 절연막(62)에 균열은 발생하는 일은 없다.
이와 같이 하여 보조 패턴(90)을 형성함으로써, 비아홀(66a)에 매립되는 컨택트 플러그(72a)에 매립 불량이 생긴 경우라도, 층간 절연막(62)에 균열이 발생하는 것을 방지할 수 있다.
이와 같이, 제5 실시예에 따르면, 홈 형상 비아 패턴에 인접하게, 층간 절연막에 균열이 발생하는 것을 방지하는 보조 패턴을 배치하기 때문에, 홈 형상 비아 패턴에 매립 불량이 생긴 경우라도, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다.
한편, 상기 제5 실시예에서는, 보조 패턴(88, 90)의 쌍방을 패턴의 코너부에 있어서 불연속으로 했지만, 도 20에 도시한 바와 같이, 보조 패턴(88)의 패턴이 코너부에서 연속으로 되도록 하더라도 좋다.
또한, 상기 제5 실시예에서는, 보조 패턴을 형성함으로써 층간 절연막(62)에 균열이 발생하는 것을 방지하고 있지만, 보조 패턴을 배치함과 동시에, 비아홀(66a)의 패턴으로서 제1 내지 제4 실시예에 의한 반도체 장치와 같은 디자인을 채용하더라도 좋다. 이에 따라, 매립 불량의 발생이 억제되기 때문에, 층간 절연막에 균열이 발생하는 것을 방지하는 효과를 더욱 높일 수 있다.
[제6 실시예]
본 발명의 제6 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 21 내지 도 23을 이용하여 설명한다. 한편, 도 4 내지 도 20에 도시하는 제1 내지 제5 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 21은 제6 실시예에 의한 반도체 장치의 구조를 도시하는 평면도, 도 22및 도 23은 제6 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 평면도이다.
도 1의 (a)에 도시한 바와 같이, 인덕터 등의 소자에서는 전기 저항을 저감하는 등의 관점에서 배선층(10) 상에 복수의 홈 형상 비아 패턴을 배치하고 있다. 그래서, 제6 실시예에서는, 하나의 배선층 상에 복수의 홈 형상 비아 패턴을 배치하는 경우에 있어서의 홈 형상 비아홀의 평면적인 디자인의 예에 관해서 설명한다.
제6 실시예에 의한 반도체 장치는 홈 형상 비아 패턴 형성 영역에 있어서의 홈 형상 비아홀의 평면적인 디자인이 다른 것 외에는 제1 내지 제4 실시예에 의한 반도체 장치 및 그 제조 방법과 마찬가지이다.
제6 실시예에 의한 반도체 장치에서는, 복수의 홈 형상 비아 패턴이 인접하게 형성된 패턴에 있어서, 최외주의 홈 형상 비아 패턴으로서 도 15에 도시하는 제2 실시예에 의한 반도체 장치에 있어서의 비아홀(66a)의 패턴을 적용한 것이다.
즉, 도 21에 도시한 바와 같이, 배선층(58)의 패턴 상에는 코너부에 있어서 90°의 각도로 굴곡되는 2개의 비아홀(66b)의 패턴과, 비아홀(66b)의 패턴의 외주부에 형성되고, 코너부에 있어서 135°의 각도로 2번으로 나눠서 굴곡하는 비아홀(66a)의 패턴이 형성되어 있다.
홈 형상의 컨택트 플러그를 인접하게 설치한 경우, 컨택트 플러그에 매립 불량이 발생하면, 최외주의 코너부에 있어서 층간 절연막(62)의 균열이 발생한다. 그러나, 최외주에 매립 불량이 발생하지 않는 비아홀(66a)을 배치함으로써, 비아홀(66b)에 매립 불량이 발생한 경우라도, 층간 절연막(62)에 균열이 발생하는것을 방지할 수 있다.
이와 같이, 제6 실시예에 따르면, 복수의 홈 형상 비아 패턴이 인접하게 형성된 패턴을 갖는 반도체 장치에 있어서, 최외주의 홈 형상 비아 패턴으로서 제2 실시예의 패턴을 이용하기 때문에, 내측의 홈 형상 비아 패턴에서 매립 불량이 생긴 경우라도, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다.
한편, 상기 제6 실시예에서는, 최외주의 홈 형상 비아 패턴에만 제2 실시예의 패턴을 적용했지만, 도 22에 도시한 바와 같이, 모든 홈 형상 비아 패턴에 제2 실시예의 패턴을 적용하더라도 좋다. 이에 따라, 매립 불량의 발생을 더욱 억제할 수 있어, 층간 절연막에 균열이 발생하는 것을 더욱 효과적으로 방지할 수 있다.
또한, 도 23에 도시한 바와 같이, 예컨대 도 16에 도시하는 제2 실시예의 변형예의 경우와 마찬가지로, 배선층(58)의 패턴을 비아홀(66a)의 패턴과 마찬가지로 굴곡시키도록 하더라도 좋다.
[제7 실시예]
본 발명의 제7 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 24 및 도 25를 이용하여 설명한다. 한편, 도 4 내지 도 23에 도시하는 제1 내지 제6 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 24는 제7 실시예에 의한 반도체 장치의 구조를 도시하는 평면도, 도 25는 제7 실시예의 변형예에 의한 반도체 장치의 구조를 도시하는 평면도이다.
제6 실시예와 마찬가지로, 제7 실시예에서는 하나의 배선층 상에 복수의 홈형상 비아 패턴을 배치하는 경우에 있어서의 홈 형상 비아홀의 평면적인 디자인의 예에 관해서 설명한다.
제7 실시예에 의한 반도체 장치는 홈 형상 비아 패턴 형성 영역에 있어서의 홈 형상 비아홀의 평면적인 디자인이 다른 것 외에는 제1 내지 제4 실시예에 의한 반도체 장치 및 그 제조 방법과 마찬가지이다.
제7 실시예에 의한 반도체 장치에서는, 복수의 홈 형상 비아 패턴이 인접하게 배치된 패턴에 있어서, 최외주의 홈 형상 비아 패턴으로서 도 17에 도시하는 제3 실시예에 의한 반도체 장치에 있어서의 비아홀(66a)의 패턴을 적용한 것이다.
즉, 도 24에 도시한 바와 같이, 배선층(58)의 패턴 상에는 코너부에 있어서 90°의 각도로 굴곡되는 2개의 비아홀(66b)의 패턴과, 비아홀(66b)의 패턴의 외주부에 형성되며, 코너부의 패턴이 제거된 비아홀(66a)의 패턴이 형성되어 있다.
홈 형상의 컨택트 플러그를 인접하게 설치한 경우, 컨택트 플러그에 매립 불량이 발생하면, 최외주의 코너부에 있어서 층간 절연막(62)의 균열이 발생한다. 그러나, 최외주에 매립 불량이 발생하지 않는 비아홀(66a)을 배치함으로써, 비아홀(66b)에 매립 불량이 발생한 경우라도, 층간 절연막(62)에 균열이 발생하는 것을 방지할 수 있다.
이와 같이, 제7 실시예에 따르면, 복수의 홈 형상 비아 패턴이 인접하게 형성된 패턴을 갖는 반도체 장치에 있어서, 최외주의 홈 형상 비아 패턴으로서 제3 실시예의 패턴을 이용하기 때문에, 내측의 홈 형상 비아 패턴에서 매립 불량이 생긴 경우라도, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다.
한편, 상기 제7 실시예에서는, 최외주의 홈 형상 비아 패턴에만 제3 실시예의 패턴을 적용했지만, 도 25에 도시한 바와 같이, 모든 홈 형상 비아 패턴에 제3 실시예의 패턴을 적용하더라도 좋다. 이에 따라, 매립 불량의 발생을 더욱 억제할 수 있어, 층간 절연막에 균열이 발생하는 것을 더욱 효과적으로 방지할 수 있다.
[제8 실시예]
본 발명의 제8 실시예에 의한 반도체 장치 및 그 제조 방법에 관해서 도 26 내지 도 30을 이용하여 설명한다. 한편, 도 4 내지 도 25에 도시하는 제1 내지 제7 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 26은 제8 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도, 도 27 및 도 28은 제8 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도, 도 29는 컨택트 플러그의 매립 불량이 발생하는 원인을 설명하는 도면, 도 30은 컨택트 플러그의 매립 불량을 방지하는 제조 공정상의 수단을 설명하는 도면이다.
처음에, 제8 실시예에 의한 반도체 장치의 구조에 관해서 도 26을 이용하여 설명한다.
제8 실시예에 의한 반도체 장치는 도 26에 도시한 바와 같이, 기본적인 단면 구조는 도 5에 도시하는 제1 실시예에 의한 반도체 장치와 마찬가지이다. 제8 실시예에 의한 반도체 장치가 제1 실시예에 의한 반도체 장치와 다른 점은, 실리콘질화막으로 이루어진 에칭 스톱퍼막(22, 36, 40, 60) 대신에 SiC막에 의해 이루어진 에칭 스톱퍼막(22a, 36a, 40a, 60a)을 각각 이용하고 있는 점, 실리콘산화막으로 이루어진 층간 절연막(24, 38, 42) 대신에 SiOC막으로 이루어진 층간 절연막(24a, 38a, 42a)을 각각 이용하고 있는 점이다.
본원 발명자는 실리콘산화막/실리콘질화막 계의 층간 절연막 구조를 이용한 경우뿐만 아니라, SiOC막/SiC막 계의 층간 절연막 구조를 이용한 경우에도, 컨택트 플러그(72a)의 매립 불량에 의해 층간 절연막(62)에 균열이 발생하는 것을 확인하고 있다. 본 발명은 SiOC막/SiC막 계의 층간 절연막 구조를 이용한 경우에 있어서도 효과가 있다.
또한, 제8 실시예에 의한 반도체 장치에서는 비아홀(66a)의 평면적인 디자인으로서, 제1 내지 제7 실시예에 의한 반도체 장치의 패턴을 이용하고 있지 않다. 홈 형상 비아 패턴으로서, 예컨대 도 1의 (a)에 도시한 바와 같이, 90°의 각도로 굴곡되는 패턴을 적용하는 것도 가능하다. 이것은, 제8 실시예에서는 후술하는 제조 프로세스 상의 고안에 의해 컨택트 플러그(72a)의 매립 불량을 방지하기 때문이다.
다음에, 제8 실시예에 의한 반도체 장치의 제조 방법에 관해서 도 27 내지 도 30을 이용하여 설명한다.
우선, 예컨대 도 7의 (a) 내지 도 11의 (a)에 도시하는 제1 실시예에 의한 반도체 장치의 제조 방법과 마찬가지로, 기판(20) 상에, 배선층(34, 58) 등을 형성한다. 이 때, 제8 실시예에서는 실리콘질화막으로 이루어진 에칭 스톱퍼막(22, 36, 40, 60) 대신에 SiC막에 의해 이루어진 에칭 스톱퍼막(22a, 36a, 40a, 60a)을 형성하고, 실리콘산화막으로 이루어진 층간 절연막(24, 38, 42) 대신에 SiOC막으로 이루어진 층간 절연막(24a, 38a, 42a)을 형성한다[도 27의 (a)].
이어서, 예컨대 도 11의 (b) 내지 도 12의 (a)에 도시하는 제1 실시예에 의한 반도체 장치의 제조 방법과 마찬가지로, 배선층(58)이 매립된 층간 절연막(42a) 상에 SiC막으로 이루어진 에칭 스톱퍼막(60a)과 층간 절연막(62)을 형성한 후, 층간 절연막(62) 및 에칭 스톱퍼막(60a)에 배선층(58)에 이르는 비아홀(66, 66a)을 형성한다[도 27의 (b)]. 한편, 비아홀을 형성할 때, 내부 회로 영역에 있어서의 비아홀(66)의 설계 디자인 상에 있어서의 직경을 0.5 μm, 홈 형상 비아 패턴 형성 영역에 있어서의 폭을 0.5 μm로 하면, 상기한 바와 같이, 웨이퍼 상에 있어서의 완성 치수는 비아홀(66)의 직경이 약 0.50 μm, 비아홀(66a)의 폭이 약 0.55 μm, 비아홀(66a)의 최대 폭이 약 0.80 μm가 된다.
계속해서, 예컨대 스퍼터법에 의해 막 두께 50 nm의 질화티탄막(68)을, 예컨대 CVD 법에 의해 막 두께 400 nm의 텅스텐막(70)을 순차 형성한다[도 28의 (a)].
이어서, 예컨대 CMP 법에 의해 층간 절연막(62)이 노출될 때까지, 텅스텐막(70) 및 질화티탄막(68)을 평탄하게 제거한다. 이렇게 해서, 비아홀(66)내에 매립되며 질화티탄막(68)으로 이루어진 배리어 메탈층(68a)과 텅스텐막(70)을 갖는 컨택트 플러그(72)와, 비아홀(66a)내에 매립되며 질화티탄막(68)으로 이루어진 배리어 메탈층(68a)과 텅스텐막(70)을 갖는 컨택트 플러그(72a)를 형성한다[도 28의 (b)].
제1 실시예에서는 비아홀(66)을 매립하는 데에 충분한 막 두께 조건으로서,컨택트 플러그(72)를 형성하기 위한 질화티탄막(68)의 막 두께를 50 nm, 텅스텐막(70)의 막 두께를 300 nm로 하고 있다. 그러나, 이 막 두께 조건에서는 최대로 폭 0.7 μm까지의 비아홀을 완전히 매립할 수는 있어도, 코너부에 0.8 μm의 최대 폭을 갖는 비아홀(66a)을 완전히 매립할 수는 없다[도 29의 (b)]. 이 때문에, 그 후 CMP에 의해 연마하여 컨택트 플러그(72a)를 형성하면, 플러그의 중앙 부분에는 매립 불량이 발생한다[도 29의 (a) 및 도 29의 (c)].
그래서, 제8 실시예에서는, 비아홀(66a)의 최대 폭을 고려하여, 비아홀(66)을 매립하기 위한 막 두께 조건을 설정하고 있다. 컨택트 플러그(72)를 형성하기 위한 질화티탄막(68) 및 텅스텐막(70)의 막 두께를, 상기된 바와 같이 각각 50 nm 및 400 nm로 설정하면, 최대로 폭 0.9 μm까지의 비아홀을 완전히 매립할 수 있기 때문에, 코너부에 약 0.8 μm의 최대 폭을 갖는 비아홀(66a)이라도 완전히 매립할 수 있다[도 30의 (b)]. 따라서, 그 후 CMP에 의해 연마하여 컨택트 플러그(72a)를 형성하더라도, 매립 불량이 발생하는 일은 없다[도 30의 (a) 및 도 30의 (c)].
이 후, 예컨대 도 13의 (b) 내지 도 14에 도시하는 제1 실시예에 의한 반도체 장치의 제조 방법과 마찬가지로, 컨택트 플러그(72, 72a)가 매립된 층간 절연막(62) 상에, 배선층(82), 커버막 등을 형성한다.
이와 같이, 제8 실시예에 따르면, 홈 형상 비아 패턴의 최대 폭을 고려하여 컨택트 플러그를 형성할 때의 막 두께 조건을 설정하기 때문에, 구멍 형상 패턴과 홈 형상 패턴에서 비아홀의 완성 사이즈에 차이가 발생하는 경우라도, 컨택트 플러그나 배선층의 매립 불량을 방지할 수 있다. 또한, 매립 불량에 기인하여 층간 절연막에 균열이 발생하는 것을 방지할 수 있다.
한편, 상기 제 8실시예에서는, 구리 배선 주위의 층간 절연막 구조로서, SiOC막/SiC막 계의 절연막을 이용했지만, 제1 실시예에 의한 반도체 장치의 경우와 같이, 실리콘산화막/실리콘질화막 계의 층간 절연막 구조를 적용하더라도 좋다.
또한, 상기 제8 실시예에서는, 비아홀(66a)의 평면적인 디자인에 고안을 실시하고 있지 않지만, 제1 내지 제7 실시예에 의한 반도체 장치의 패턴을 이용하여도 좋다. 이에 따라, 디자인 및 프로세스 상의 쌍방에서 매립 불량의 발생을 방지하는 것이 가능하게 되어, 그 효과를 더욱 높일 수 있다.
[제9 실시예]
본 발명의 제9 실시예에 의한 반도체 장치에 관해서 도 31 및 도 32를 이용하여 설명한다.
도 31은 제9 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도, 도 32는 제9 실시예의 다른 예에 의한 반도체 장치의 구조를 도시하는 개략 단면도이다.
제9 실시예에서는, 구리 배선과 알루미늄 배선을 이용한 반도체 장치의 구체적인 구조를 도시한다. 상기 제1 내지 제8 실시예에서는, 배선층이 3층인 경우를 나타냈지만, 본 발명은 3층 이상의 배선층을 갖는 반도체 장치에 적용할 수도 있다.
도 31에 도시하는 반도체 장치는 7층의 구리 배선과 1층의 알루미늄 배선에 의해 다층 배선 구조를 구성한 것이다.
실리콘 기판(100)에는 소자 영역을 확정하는 소자 분리막(102)이 형성되어 있다. 소자 분리막(102)에 의해 구획 확정된 소자 영역에는 게이트 전극(104)과 소스/드레인 확산층(106)을 갖는 MOS 트랜지스터가 형성되어 있다.
MOS 트랜지스터가 형성된 실리콘 기판(100) 상에는, PSG막/실리콘질화막의 적층막으로 이루어진 층간 절연막(108)이 형성되어 있다. 층간 절연막(108)에는 텅스텐막/질화티탄막의 적층 구조로 이루어진 컨택트 플러그(110)가 매립되어 있다.
컨택트 플러그(110)가 매립된 층간 절연막(108) 상에는, 실리콘산화막/SiLK(등록상표)막(또는 SOG막)의 적층막으로 이루어진 층간 절연막(112)이 형성되어 있다. 층간 절연막(112)에는 구리막/탄탈막의 적층 구조로 이루어진 배선층(114)이 매립되어 있다.
배선층(114)이 매립된 층간 절연막(112) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(116)이 형성되어 있다. 층간 절연막(116) 상에는 실리콘산화막/SiLK막(또는 SOG막)의 적층막으로 이루어진 층간 절연막(118)이 형성되어 있다. 층간 절연막(116, 118)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(116)내에 비아부가 매립되고, 층간 절연막(118)내에 배선부가 매립된 배선층(120)이 형성되어 있다.
배선층(120)이 매립된 층간 절연막(118) 상에는, 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(122)이 형성되어 있다. 층간 절연막(122) 상에는 실리콘산화막/SiLK막(또는 SOG막)의 적층막으로 이루어진 층간 절연막(124)이 형성되어 있다. 층간 절연막(122, 124)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(122)내에 비아부가 매립되고, 층간 절연막(124)내에 배선부가 매립된 배선층(126)이 형성되어 있다.
배선층(126)이 매립된 층간 절연막(124) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(128)이 형성되어 있다. 층간 절연막(128) 상에는 실리콘산화막/SiLK막(또는 SOG막)의 적층막으로 이루어진 층간 절연막(130)이 형성되어 있다. 층간 절연막(128, 130)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(128)내에 비아부가 매립되고, 층간 절연막(130)내에 배선부가 매립된 배선층(132)이 형성되어 있다.
배선층(132)이 매립된 층간 절연막(130) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(134)이 형성되어 있다. 층간 절연막(134) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(136)이 형성되어 있다. 층간 절연막(134, 136)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(134)내에 비아부가 매립되고, 층간 절연막(136)내에 배선부가 매립된 배선층(138)이 형성되어 있다.
배선층(138)이 매립된 층간 절연막(136) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(140)이 형성되어 있다. 층간 절연막(140) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(142)이 형성되어 있다. 층간 절연막(140, 142)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(140)내에 비아부가 매립되고, 층간 절연막(142)내에 배선부가 매립된 배선층(144)이 형성되어 있다.
배선층(144)이 매립된 층간 절연막(142) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(146)이 형성되어 있다. 층간 절연막(146) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(148)이 형성되어 있다. 층간 절연막(146, 148)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(146)내에 비아부가 매립되고, 층간 절연막(148)내에 배선부가 매립된 배선층(150)이 형성되어 있다.
배선층(150)이 매립된 층간 절연막(148) 상에는 실리콘산화막/실리콘질화막의 적층막으로 이루어진 층간 절연막(152)이 형성되어 있다. 층간 절연막(152)에는 텅스텐막/질화티탄막의 적층 구조로 이루어진 컨택트 플러그(154)가 매립되어 있다.
컨택트 플러그(154)가 매립된 층간 절연막(152) 상에는 질화티탄막/알루미늄막/질화티탄막의 적층막으로 이루어진 배선층(156)이 형성되어 있다.
배선층(156)이 형성된 층간 절연막(152) 상에는 실리콘질화막/실리콘산화막의 적층막으로 이루어진 커버막(158)이 형성되어 있다.
이렇게 해서, 7층의 구리 배선과 1층의 알루미늄 배선에 의해 다층 배선 구조가 구성된 반도체 장치가 형성되어 있다.
도 31에 도시하는 반도체 장치에 있어서, 본 발명은 컨택트 플러그(154)의 형성 과정에 적용할 수 있다. 이에 따라, 컨택트 플러그(154)의 매립 불량, 나아가서는 층간 절연막(152)의 균열을 방지할 수 있다. 또한, 구리 배선이 매립 불량을 일으키는 경우에 있어서는, 배선층(120, 126, 132, 138, 144, 150)의 형성 과정에적용할 수 있다. 또한, 컨택트 플러그(110)에 홈 형상 비아를 이용하는 경우에 있어서는, 컨택트 플러그(110)에 대해서도 매립 불량을 방지할 수 있다.
도 32에 도시하는 반도체 장치는 10층의 구리 배선과 1층의 알루미늄 배선에 의해 다층 배선 구조를 구성한 것이다.
실리콘 기판(200)에는 소자 영역을 확정하는 소자 분리막(202)이 형성되어 있다. 소자 분리막(202)에 의해 구획 확정된 소자 영역에는 게이트 전극(204)과 소스/드레인 확산층(206)을 갖는 MOS 트랜지스터가 형성되어 있다.
MOS 트랜지스터가 형성된 실리콘 기판(200) 상에는 PSG막/실리콘질화막의 적층막으로 이루어진 층간 절연막(208)이 형성되어 있다. 층간 절연막(208)에는 텅스텐막/질화티탄막의 적층 구조로 이루어진 컨택트 플러그(210)가 매립되어 있다.
컨택트 플러그(210)가 매립된 층간 절연막(208) 상에는 SiC막/SiLK막/SiC막의 적층막으로 이루어진 층간 절연막(212)이 형성되어 있다. 층간 절연막(212)에는 구리막/탄탈막의 적층 구조로 이루어지며, 비아부와 배선부를 갖는 배선층(214)이 매립되어 있다.
배선층(214)이 매립된 층간 절연막(212) 상에는 SiC막/SiLK막/SiC막의 적층막으로 이루어진 층간 절연막(216)이 형성되어 있다. 층간 절연막(216)에는 구리막/탄탈막의 적층 구조로 이루어지며, 비아부와 배선부를 갖는 배선층(218)이 매립되어 있다.
배선층(218)이 매립된 층간 절연막(216) 상에는 SiC막/SiLK막/SiC막의 적층막으로 이루어진 층간 절연막(220)이 형성되어 있다. 층간 절연막(220)에는구리막/탄탈막의 적층 구조로 이루어지며, 비아부와 배선부를 갖는 배선층(222)이 매립되어 있다.
배선층(222)이 매립된 층간 절연막(220) 상에는 SiC막/SiLK막/SiC막의 적층막으로 이루어진 층간 절연막(224)이 형성되어 있다. 층간 절연막(224)에는 구리막/탄탈막의 적층 구조로 이루어지며, 비아부와 배선부를 갖는 배선층(226)이 매립되어 있다.
배선층(226)이 매립된 층간 절연막(224) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(228)이 형성되어 있다. 층간 절연막(228) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(230)이 형성되어 있다. 층간 절연막(228, 230)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(228)내에 비아부가 매립되고, 층간 절연막(230)내에 배선부가 매립된 배선층(232)이 형성되어 있다.
배선층(232)이 매립된 층간 절연막(230) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(234)이 형성되어 있다. 층간 절연막(234) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(236)이 형성되어 있다. 층간 절연막(234, 236)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(234)내에 비아부가 매립되고, 층간 절연막(236)내에 배선부가 매립된 배선층(238)이 형성되어 있다.
배선층(238)이 매립된 층간 절연막(236) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(240)이 형성되어 있다. 층간 절연막(240) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(242)이 형성되어 있다. 층간 절연막(240, 242)내에는 구리막/탄알막의 적층 구조로 이루어지며, 층간 절연막(240)내에 비아부가 매립되고, 층간 절연막(242)내에 배선부가 매립된 배선층(244)이 형성되어 있다.
배선층(244)이 매립된 층간 절연막(242) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(246)이 형성되어 있다. 층간 절연막(246) 상에는 SiOC막/SiC막의 적층막으로 이루어진 층간 절연막(248)이 형성되어 있다. 층간 절연막(246, 248)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(246)내에 비아부가 매립되고, 층간 절연막(248)내에 배선부가 매립된 배선층(250)이 형성되어 있다.
배선층(250)이 매립된 층간 절연막(248) 상에는 실리콘산화막/SiC막의 적층막으로 이루어진 층간 절연막(252)이 형성되어 있다. 층간 절연막(252) 상에는 실리콘산화막/SiC막의 적층막으로 이루어진 층간 절연막(254)이 형성되어 있다. 층간 절연막(252, 254)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간 절연막(252)내에 비아부가 매립되고, 층간 절연막(254)내에 배선부가 매립된 배선층(256)이 형성되어 있다.
배선층(256)이 매립된 층간 절연막(254) 상에는 실리콘산화막/SiC막의 적층막으로 이루어진 층간 절연막(258)이 형성되어 있다. 층간 절연막(258) 상에는 실리콘산화막/SiC막의 적층막으로 이루어진 층간 절연막(260)이 형성되어 있다. 층간 절연막(258, 260)내에는 구리막/탄탈막의 적층 구조로 이루어지며, 층간절연막(258)내에 비아부가 매립되고, 층간 절연막(260)내에 배선부가 매립된 배선층(262)이 형성되어 있다.
배선층(262)이 매립된 층간 절연막(260) 상에는 실리콘산화막/SiC막의 적층막으로 이루어진 층간 절연막(264)이 형성되어 있다. 층간 절연막(264)에는 텅스텐막/질화티탄막의 적층 구조로 이루어진 컨택트 플러그(266)가 매립되어 있다.
컨택트 플러그(266)가 매립된 층간 절연막(264) 상에는 질화티탄막/알루미늄막/질화티탄막의 적층막으로 이루어진 배선층(268)이 형성되어 있다.
배선층(268)이 형성된 층간 절연막(264) 상에는 실리콘질화막/실리콘산화막의 적층막으로 이루어진 커버막(270)이 형성되어 있다.
이렇게 해서, 10층의 구리 배선과 1층의 알루미늄 배선에 의해 다층 배선 구조가 구성된 반도체 장치가 형성되어 있다.
도 32에 도시하는 반도체 장치에 있어서, 본 발명은 컨택트 플러그(266)의 형성 과정에 적용할 수 있다. 이에 따라, 컨택트 플러그(266)의 매립 불량, 나아가서는 층간 절연막(264)의 균열을 방지할 수 있다. 또한, 구리 배선이 매립 불량을 일으키는 경우에 있어서는 배선층(214, 218, 222, 226, 232, 238, 244, 250, 256)의 형성 과정에 적용할 수 있다. 또한, 컨택트 플러그(210)에 홈 형상 비아를 이용하는 경우에 있어서는 컨택트 플러그(210)에 대해서도 매립 불량을 방지할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한하지 않고 여러 가지의 변형이 가능하다.
예컨대, 상기 실시예에서는, 홈 형상 비아 패턴을 이용하는 구조체로서 주로 인덕터를 예로 들어 설명했지만, 환상(環狀)의 비아 패턴을 이용하는 구조체는 인덕터에 한정되는 것이 아니다.
복수의 반도체 장치를 웨이퍼 상에 형성할 때, 각 반도체 회로 영역은 도 33의 (a)에 도시한 바와 같이, 외부의 수분 등으로부터 보호하기 위한 내습 링(92)에 의해 둘러싸여 있다. 이 내습 링(92)은 도 33의 (b)에 도시한 바와 같이, 홈 형상의 비아 패턴(94)을 이용하여 구성된다. 또한, 도 34의 (a)에 도시한 바와 같이, 용장 회로용의 퓨즈 패턴(96)의 주위에도 내습 링(92)이 설치되지만, 이 내습 링(92)도 도 34의 (b)에 도시한 바와 같이, 홈 형상의 비아 패턴(94)을 이용하여 구성된다. 따라서, 이들 내습 링의 패턴 코너부에 본 발명에 의한 구조를 적용함으로써, 내습 링의 코너부의 층간 절연막에 균열이 들어가는 것을 방지할 수 있어, 반도체 장치의 내습성을 향상시킬 수 있다.
또한, 상기 실시예에서는, 최상층의 배선층만을 알루미늄 배선에 의해 구성했지만, 2층 이상의 알루미늄 배선을 형성하더라도 좋다. 본 발명은 구리 배선과 알루미늄 배선과의 접속에 텅스텐 플러그를 이용하는 구조를 갖는 반도체 장치에 널리 적용할 수 있으며, 배선층 구조나 절연막 구조는 상기 실시예에 기재한 구조에 한정되는 것이 아니다.
또한, 매립 불량의 관점에서 보면, 기판 상의 컨택트 플러그에의 적용도 가능하며, 상층 배선을 형성하는 데에 있어서의 문제점도 피할 수 있다.
또한, 상기 제6 및 제7 실시예에서는, 복수의 홈 형상 비아 패턴을 인접하게설치하는 경우의 패턴예로서, 제2 실시예의 패턴 또는 제3 실시예의 패턴을 이용하는 예를 설명했지만, 제1 실시예의 패턴 또는 제4 실시예의 패턴을 이용하여 복수의 홈 형상 비아 패턴을 형성하더라도 좋다. 또한, 제1 내지 제4 실시예에 기재한 둘 이상의 패턴을 조합시켜 이용하여도 좋다. 또한, 복수의 홈 형상 비아 패턴을 인접하게 형성하는 경우에 있어서, 제5 실시예의 보조 패턴을 외주부에 형성하여도 좋다.
이상 상기한 바와 같이, 본 발명의 특징을 통합하면 다음과 동일하게 된다.
(부기 1) 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제1 배선층 상의 상기 제2 절연막에 형성되며 직각 방향으로 굴곡되는 홈 형상의 패턴을 갖는 홈 형상 비아와, 상기 홈 형상 비아에 충전된 제1 매립 도전체를 갖는 것을 특징으로 하는 반도체 장치.
한편, 본원 명세서에 말하는 「충전」이란, 홈 형상 비아 또는 구멍 형상 비아 내에 공동이 잔존하지 않도록, 즉 매립 불량이 발생하지 않도록 매립 도전체가 형성되어 있는 상태를 말한다.
(부기 2) 부기 1에 기재한 반도체 장치에 있어서, 상기 홈 형상 비아는 상기 패턴의 굴곡부의 폭이 직선부의 폭 이하인 것을 특징으로 하는 반도체 장치.
(부기 3) 부기 1에 기재한 반도체 장치에 있어서, 상기 홈 형상 비아는 상기 패턴의 굴곡부에 있어서 90°보다도 큰 각도로 여러 번에 나눠서 구부려져 있는 것을 특징으로 하는 반도체 장치.
(부기 4) 부기 3에 기재한 반도체 장치에 있어서, 상기 홈 형상 비아는 상기 패턴의 상기 굴곡부에 있어서 135°로 2회로 나눠서 구부려져 있는 것을 특징으로 하는 반도체 장치.
(부기 5) 부기 3 또는 부기 4에 기재한 반도체 장치에 있어서, 상기 제1 배선층의 패턴은 상기 홈 형상 비아의 상기 패턴과 마찬가지로 굴곡되고 있는 것을 특징으로 하는 반도체 장치.
(부기 6) 기판 상에 형성되며 적어도 표면 측에 직각 방향으로 굴곡되는 패턴을 갖는 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제1 배선층 상의 상기 제2 절연막에 형성되며 홈 형상의 패턴을 갖는 홈 형상 비아와, 상기 홈 형상 비아에 충전된 제1 매립 도전체를 갖고, 상기 홈 형상 비아는 상기 패턴의 코너부에 있어서 불연속으로 되어 있는 것을 특징으로 하는 반도체 장치.
(부기 7) 부기 1 내지 부기 6 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제1 배선층 상의 상기 제2 절연막에 형성된 구멍 형상 비아와, 상기 구멍 형상 비아에 충전된 제2 매립 도전체를 더 갖는 것을 특징으로 하는 반도체 장치.
(부기 8) 부기 7에 기재한 반도체 장치에 있어서, 상기 홈 형상 비아의 폭은 상기 구멍 형상 비아의 폭의 20%∼140%의 폭을 갖는 것을 특징으로 하는 반도체 장치.
(부기 9) 부기 7에 기재한 반도체 장치에 있어서, 상기 홈 형상 비아의 폭은 상기 구멍 형상 비아의 폭 이하인 것을 특징으로 하는 반도체 장치.
(부기 10) 부기 1 내지 부기 9 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제1 배선층 상의 상기 제2 절연막에 형성되며 복수의 홈이 인접하게 설치된 홈 형상 비아 패턴을 갖고, 상기 홈 형상 비아 패턴의 적어도 일부가 상기 홈 형상 비아에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 11) 부기 10에 기재한 반도체 장치에 있어서, 상기 홈 형상 패턴의 최외주에 상기 홈 형상 패턴이 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 12) 부기 10 또는 부기 11에 기재한 반도체 장치에 있어서, 상기 홈 형상 비아 패턴은 상기 제1 배선층의 하나의 패턴 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 13) 부기 1 내지 부기 12 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 홈 형상 비아는 상기 제1 배선층의 패턴의 연장 방향을 따라서 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 14) 부기 1 내지 부기 13 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제1 절연막에 매립된 상기 제1 배선층이, 상기 기판에 매립된 도전층인 것을 특징으로 하는 반도체 장치.
(부기 15) 부기 1 내지 부기 14 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제1 배선층은 구리를 주체로 하는 도전체에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 16) 부기 1 내지 부기 15 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제2 절연막 상에 형성되며, 알루미늄을 주체로 하는 도전체로 이루어진제2 배선층을 더 갖는 것을 특징으로 하는 반도체 장치.
(부기 17) 부기 16에 기재한 반도체 장치에 있어서, 상기 제1 배선층과 상기 제2 배선층은 같은 패턴을 갖는 것을 특징으로 하는 반도체 장치.
(부기 18) 반도체 기판에 형성된 불순물 확산 영역과, 상기 반도체 기판 상에 형성된 제1 절연막과, 상기 불순물 확산 영역상의 제1 절연막에 형성되며 직각 방향으로 굴곡되는 홈 형상의 패턴을 갖는 홈 형상 비아와, 상기 불순물 확산 영역 상의 상기 제1 절연막에 형성된 구멍 형상 비아와, 상기 홈 형상 비아에 충전된 제1 매립 도전체와 상기 구멍 형상 비아에 충전된 제2 매립 도전체를 갖고, 상기 홈 형상 비아의 폭은 상기 구멍 형상 비아의 폭의 20%∼140%의 폭을 갖는 것을 특징으로 하는 반도체 장치.
(부기 19) 부기 1 내지 부기 18 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제1 매립 도전체 및 상기 제2 매립 도전체는 텅스텐을 주체로 하는 도전체에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 20) 부기 1 내지 부기 17 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제2 절연막은 실리콘질화막과 실리콘산화막의 적층막 또는 SiC막과 실리콘산화막의 적층막에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 21) 부기 1 내지 부기 20 중 어느 하나에 기재한 반도체 장치에 있어서, 상기 제1 절연막은 실리콘질화막과 실리콘산화막의 적층막 또는 SiC막과 SiOC막의 적층막에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 22) 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성되며 상기 제1 배선층 상에 개구된 홈 형상 비아 및 구멍 형상 비아를 갖는 제2 절연막을 갖는 반도체 장치의 제조 방법으로서, 상기 제2 절연막에 상기 홈 형상 비아 및 상기 구멍 형상 비아를 형성할 때에, 상기 홈 형상 비아의 설계 디자인 상에 있어서의 폭이, 상기 구멍 형상 비아의 설계 디자인 상에 있어서의 폭보다도 좁은 마스크 패턴을 이용하여, 상기 구멍 형상 비아 및 상기 홈 형상 비아를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 23) 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성되며 상기 제1 배선층 상에 개구된 홈 형상 비아 및 구멍 형상 비아와, 상기 홈 형상 비아 및 상기 구멍 형상 비아의 각각에 매립된 매립 도전체를 갖는 제2 절연막을 갖는 반도체 장치의 제조 방법으로서, 상기 매립 도전체를 형성할 때에, 상기 홈 형상 비아의 최대 폭을 고려하여, 상기 매립 도전체가 되는 도전막의 퇴적 막 두께를 설정하고, 상기 구멍 형상 비아 및 상기 홈 형상 비아를 상기 매립 도전체에 의해 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
이상과 같이, 본 발명에 따르면, 절연막에 형성된 구멍 형상 패턴이나 홈 형상 패턴에 도전체가 매립되어 이루어진 구조를 갖는 반도체 장치에 있어서, 구멍 형상 패턴과 홈 형상 패턴에서 비아홀의 완성 사이즈에 차이가 발생하는 경우라도, 매립 도전체나 배선층의 매립 불량을 방지할 수 있다. 또한, 매립 도전체의 매립불량을 방지하는 결과, 층간 절연막에 균열이 발생하는 것을 방지할 수 있다. 또한, 매립 도전체 상의 단차를 저감할 수 있기 때문에, 상층의 배선층이나 절연층에 이 단차가 반영되는 것을 방지할 수 있다. 이에 따라, 상층에 형성하는 배선층과의 사이의 컨택트 불량이나 적층시의 문제를 피할 수 있고, 나아가서는 내습성 및 배선 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.

Claims (10)

  1. 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과;
    상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성된 제2 절연막과;
    상기 제1 배선층 상의 상기 제2 절연막에 형성되며 직각 방향으로 굴곡되는 홈 형상의 패턴을 갖는 홈 형상 비아와;
    상기 홈 형상 비아에 충전된 제1 매립 도전체
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 홈 형상 비아는 상기 패턴의 굴곡부의 폭이 직선부의 폭 이하인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 홈 형상 비아는 상기 패턴의 굴곡부에서 90°보다도 큰 각도로 복수회 나눠서 구부려져 있는 것을 특징으로 하는 반도체 장치.
  4. 기판 상에 형성되며 적어도 표면 측에 직각 방향으로 굴곡되는 패턴을 갖는 제1 배선층이 매립된 제1 절연막과;
    상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성된 제2 절연막과;
    상기 제1 배선층 상의 상기 제2 절연막에 형성되며 홈 형상의 패턴을 갖는 홈 형상 비아와;
    상기 홈 형상 비아에 충전된 제1 매립 도전체를 포함하고,
    상기 홈 형상 비아는 상기 패턴의 코너부에 있어서 불연속으로 되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 배선층 상의 상기 제2 절연막에 형성된 구멍 형상 비아와, 상기 구멍 형상 비아에 충전된 제2 매립 도전체를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 배선층 상의 상기 제2 절연막에 형성되며 복수의 홈이 인접하게 형성된 홈 형상 비아 패턴을 갖고, 상기 홈 형상 비아 패턴의 적어도 일부가 상기 홈 형상 비아에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 홈 형상 패턴의 최외주에 상기 홈 형상 패턴이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제6항 또는 제7항에 있어서, 상기 홈 형상 비아 패턴은 상기 제1 배선층의 하나의 패턴 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과,상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성되며 상기 제1 배선층 상에 개구된 홈 형상 비아 및 구멍 형상 비아를 갖는 제2 절연막을 갖는 반도체 장치의 제조 방법으로서,
    상기 제2 절연막에 상기 홈 형상 비아 및 상기 구멍 형상 비아를 형성할 때에, 상기 홈 형상 비아의 설계 디자인 상에서의 폭이 상기 구멍 형상 비아의 설계 디자인 상에서의 폭보다도 좁은 마스크 패턴을 이용하여, 상기 구멍 형상 비아 및 상기 홈 형상 비아를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 상에 형성되며 적어도 표면 측에 제1 배선층이 매립된 제1 절연막과, 상기 제1 배선층이 매립된 상기 제1 절연막 상에 형성되며 상기 제1 배선층 상에 개구된 홈 형상 비아 및 구멍 형상 비아와, 상기 홈 형상 비아 및 상기 구멍 형상 비아의 각각에 매립된 매립 도전체를 갖는 제2 절연막을 구비한 반도체 장치의 제조 방법으로서,
    상기 매립 도전체를 형성할 때에, 상기 홈 형상 비아의 최대 폭을 고려하여, 상기 매립 도전체로 이루어진 도전막의 퇴적 막 두께를 설정하여, 상기 구멍 형상 비아 및 상기 홈 형상 비아를 상기 매립 도전체에 의해 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US7400025B2 (en) 2003-05-21 2008-07-15 Texas Instruments Incorporated Integrated circuit inductor with integrated vias
US7198409B2 (en) * 2003-06-30 2007-04-03 Adc Telecommunications, Inc. Fiber optic connector holder and method
JP4725092B2 (ja) * 2004-12-10 2011-07-13 ソニー株式会社 固体撮像装置及びその製造方法
US7323784B2 (en) * 2005-03-17 2008-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Top via pattern for bond pad structure
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
KR100632467B1 (ko) * 2005-08-12 2006-10-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP5038612B2 (ja) 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
KR100650907B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 구리 금속으로 된 집적회로 인덕터 및 그 제조 방법
US7459792B2 (en) * 2006-06-19 2008-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Via layout with via groups placed in interlocked arrangement
KR100737155B1 (ko) * 2006-08-28 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자의 고주파 인덕터 제조 방법
US20080067554A1 (en) * 2006-09-14 2008-03-20 Jae-Hun Jeong NAND flash memory device with 3-dimensionally arranged memory cell transistors
US20080099884A1 (en) * 2006-10-31 2008-05-01 Masahio Inohara Staggered guard ring structure
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5332200B2 (ja) * 2007-03-22 2013-11-06 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
KR100946024B1 (ko) * 2007-09-06 2010-03-09 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 그것의 형성 방법
US20090079083A1 (en) * 2007-09-26 2009-03-26 United Microelectronics Corp. Interconnect structure and fabricating method of the same
JP5411436B2 (ja) * 2008-03-04 2014-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 集積回路及びその製造方法
JP5324833B2 (ja) * 2008-06-16 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
US9287438B1 (en) * 2008-07-16 2016-03-15 Solaero Technologies Corp. Method for forming ohmic N-contacts at low temperature in inverted metamorphic multijunction solar cells with contaminant isolation
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
JP2010108966A (ja) * 2008-10-28 2010-05-13 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2010141097A (ja) * 2008-12-11 2010-06-24 Panasonic Corp 半導体装置及びその製造方法
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
SE533992C2 (sv) * 2008-12-23 2011-03-22 Silex Microsystems Ab Elektrisk anslutning i en struktur med isolerande och ledande lager
US20100314765A1 (en) * 2009-06-16 2010-12-16 Liang Wen-Ping Interconnection structure of semiconductor integrated circuit and method for making the same
JP5460141B2 (ja) * 2009-06-26 2014-04-02 ラピスセミコンダクタ株式会社 半導体装置
JP2011014610A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 半導体記憶装置
US8314472B2 (en) 2010-07-29 2012-11-20 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structure comprising pillar
US8344504B2 (en) 2010-07-29 2013-01-01 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structure comprising pillar and moisture barrier
KR101143637B1 (ko) * 2010-11-18 2012-05-09 에스케이하이닉스 주식회사 내부 연결 구조를 포함하는 반도체 소자
CN102324427B (zh) * 2011-10-20 2016-03-16 上海集成电路研发中心有限公司 一种金属薄膜电阻结构及其制造方法
US8536707B2 (en) 2011-11-29 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor structure comprising moisture barrier and conductive redistribution layer
JP5802534B2 (ja) * 2011-12-06 2015-10-28 株式会社東芝 半導体装置
US8994178B2 (en) * 2012-03-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same
SE538058C2 (sv) * 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
US8877628B2 (en) 2012-07-12 2014-11-04 Micron Technologies, Inc. Methods of forming nano-scale pores, nano-scale electrical contacts, and memory devices including nano-scale electrical contacts, and related structures and devices
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8871634B2 (en) * 2012-08-30 2014-10-28 Intel Corporation Chip package incorporating interfacial adhesion through conductor sputtering
KR20150106420A (ko) * 2013-01-11 2015-09-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US8793627B1 (en) * 2013-03-15 2014-07-29 Globalfoundries Inc. Via non-standard limiting parameters
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9577023B2 (en) 2013-06-04 2017-02-21 Globalfoundries Inc. Metal wires of a stacked inductor
US9831026B2 (en) 2013-07-24 2017-11-28 Globalfoundries Inc. High efficiency on-chip 3D transformer structure
US9251948B2 (en) * 2013-07-24 2016-02-02 International Business Machines Corporation High efficiency on-chip 3D transformer structure
US9779869B2 (en) 2013-07-25 2017-10-03 International Business Machines Corporation High efficiency on-chip 3D transformer structure
US9171663B2 (en) 2013-07-25 2015-10-27 Globalfoundries U.S. 2 Llc High efficiency on-chip 3D transformer structure
US9263420B2 (en) * 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
KR102379370B1 (ko) * 2014-12-23 2022-03-28 인텔 코포레이션 비아 차단 층
US9583438B2 (en) * 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
CN106684046B (zh) * 2015-11-11 2019-03-08 无锡华润上华科技有限公司 一种降低多晶高阻的氢化作用的结构、方法及半导体器件
US9818729B1 (en) 2016-06-16 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method
KR20180006740A (ko) * 2016-07-11 2018-01-19 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US10643006B2 (en) * 2017-06-14 2020-05-05 International Business Machines Corporation Semiconductor chip including integrated security circuit
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
CN110168707B (zh) * 2017-07-13 2023-08-29 富士电机株式会社 半导体装置
DE102018108763A1 (de) 2018-04-12 2019-10-17 Hettich-Oni Gmbh & Co. Kg Scharnier
CN208489194U (zh) * 2018-05-23 2019-02-12 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
US11545449B2 (en) * 2018-06-25 2023-01-03 Intel Corporation Guard ring structure for an integrated circuit
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
US11004805B2 (en) * 2019-08-16 2021-05-11 Winbond Electronics Corp. Semiconductor device and method of fabricating same including two seal rings
JP7290513B2 (ja) * 2019-08-26 2023-06-13 ルネサスエレクトロニクス株式会社 半導体装置
CN113589638B (zh) * 2020-04-30 2024-05-24 中芯国际集成电路制造(上海)有限公司 掩膜版版图和半导体结构
KR20220028539A (ko) * 2020-08-28 2022-03-08 에스케이하이닉스 주식회사 반도체 장치
CN112447518A (zh) * 2020-11-25 2021-03-05 绍兴同芯成集成电路有限公司 一种igbt晶圆的接触孔成形工艺
CN113506786B (zh) * 2021-07-08 2022-02-15 哈尔滨工业大学 一种适用于叠层式封装的层间连接线改良设计方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020578A (ja) * 1983-07-15 1985-02-01 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造法
JPS6223135A (ja) 1985-07-24 1987-01-31 Hitachi Micro Comput Eng Ltd 半導体装置
JPH0389548A (ja) 1989-08-31 1991-04-15 Fujitsu Ltd 半導体集積回路
JP3216161B2 (ja) 1991-09-12 2001-10-09 日本電気株式会社 半導体装置
JPH05175198A (ja) 1991-12-25 1993-07-13 Kawasaki Steel Corp 半導体装置
JP2823461B2 (ja) * 1992-12-11 1998-11-11 三菱電機株式会社 高周波帯ｉｃ用パッケージ
JPH07201855A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 半導体装置
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
US5584320A (en) * 1994-10-31 1996-12-17 Cobe Laboratories, Inc. Multi-tube clamp actuator and mating cartridge
US5521121A (en) * 1995-04-03 1996-05-28 Taiwan Semiconductor Manufacturing Company Oxygen plasma etch process post contact layer etch back
US5981384A (en) * 1995-08-14 1999-11-09 Micron Technology, Inc. Method of intermetal dielectric planarization by metal features layout modification
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
JPH09312391A (ja) * 1996-05-22 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
US6349401B2 (en) * 1996-09-12 2002-02-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio
TW325576B (en) * 1996-12-12 1998-01-21 Winbond Electronics Corp The manufacturing methods for die seal
KR100444012B1 (ko) 1997-05-08 2004-11-06 삼성전자주식회사 반도체칩의가드링(guard-ring)
US5895267A (en) * 1997-07-09 1999-04-20 Lsi Logic Corporation Method to obtain a low resistivity and conformity chemical vapor deposition titanium film
JP3164025B2 (ja) 1997-08-04 2001-05-08 日本電気株式会社 半導体集積回路装置及びその製造方法
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3500319B2 (ja) * 1998-01-08 2004-02-23 太陽誘電株式会社 電子部品
US5955781A (en) * 1998-01-13 1999-09-21 International Business Machines Corporation Embedded thermal conductors for semiconductor chips
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US5977571A (en) * 1998-02-26 1999-11-02 Lucent Technologies, Inc. Low loss connecting arrangement for photodiodes
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
JP3578644B2 (ja) 1998-10-12 2004-10-20 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6483714B1 (en) * 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
US6531717B1 (en) * 1999-03-01 2003-03-11 Teccor Electronics, L.P. Very low voltage actuated thyristor with centrally-located offset buried region
US6956248B2 (en) * 1999-03-01 2005-10-18 Teccor Electronics, Lp Semiconductor device for low voltage protection with low capacitance
JP3502288B2 (ja) 1999-03-19 2004-03-02 富士通株式会社 半導体装置およびその製造方法
JP2000294625A (ja) 1999-04-02 2000-10-20 Sony Corp 半導体装置
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
JP2000311939A (ja) * 1999-04-27 2000-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
JP2001007202A (ja) * 1999-06-22 2001-01-12 Sony Corp 半導体装置の製造方法
JP4122113B2 (ja) * 1999-06-24 2008-07-23 新電元工業株式会社 高破壊耐量電界効果型トランジスタ
US6204557B1 (en) * 1999-09-13 2001-03-20 Integrated Device Technology, Inc. Reduction of topside movement during temperature cycles
US6483176B2 (en) * 1999-12-22 2002-11-19 Kabushiki Kaisha Toshiba Semiconductor with multilayer wiring structure that offer high speed performance
US6436763B1 (en) * 2000-02-07 2002-08-20 Taiwan Semiconductor Manufacturing Company Process for making embedded DRAM circuits having capacitor under bit-line (CUB)
JP3386032B2 (ja) * 2000-04-11 2003-03-10 セイコーエプソン株式会社 半導体装置
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US6362524B1 (en) 2000-07-26 2002-03-26 Advanced Micro Devices, Inc. Edge seal ring for copper damascene process and method for fabrication thereof
JP3917355B2 (ja) * 2000-09-21 2007-05-23 株式会社東芝 半導体装置およびその製造方法
US6555909B1 (en) * 2001-01-11 2003-04-29 Advanced Micro Devices, Inc. Seedless barrier layers in integrated circuits and a method of manufacture therefor
US6709945B2 (en) * 2001-01-16 2004-03-23 Micron Technology, Inc. Reduced aspect ratio digit line contact process flow used during the formation of a semiconductor device
JP3506676B2 (ja) * 2001-01-25 2004-03-15 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US20020167071A1 (en) * 2001-05-10 2002-11-14 Mu-Chun Wang Guard ring for protecting integrated circuits
FR2824954A1 (fr) * 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
TW518680B (en) * 2001-06-13 2003-01-21 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
JP2003031575A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
JP3538170B2 (ja) * 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
EP2259325B1 (en) * 2002-02-20 2013-12-25 Shindengen Electric Manufacturing Co., Ltd. Transistor device
JP3914785B2 (ja) * 2002-02-20 2007-05-16 新電元工業株式会社 ダイオード素子
US6841825B2 (en) * 2002-06-05 2005-01-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP4274771B2 (ja) * 2002-10-04 2009-06-10 新電元工業株式会社 半導体装置
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP4177798B2 (ja) * 2004-08-23 2008-11-05 株式会社東芝 半導体装置
JP2006210439A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 半導体装置
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7485912B2 (en) * 2006-03-28 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible metal-oxide-metal capacitor design

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