KR100326819B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
콘택홀이 반도체 기판 상의 제 1 층간 절연막에 형성된다. 콘택홀이 캐비티로 유지되면서, 제 2 층간 절연막이 제 1 층간 절연막 상에 형성된다. 이후, 배선 그루브 패턴을 갖는 레지스트막이 제 2 층간 절연막 상에 형성된다. 이러한 레지스트막을 마스크로 사용하여, 제 2 층간 절연막이 에칭된다. 그와 같이 함으로써, 배선 그루브가 제 2 층간 절연막에 형성되고, 캐비티로 유지된 콘택홀이 개방됨으로써, 배선 그루브 및 콘택홀이 실제적으로 동시에 형성된다. 그러므로, 제 1 층간 절연막과 제 2 층간 절연막 사이에 형성된 질화막은 단지 에칭 스토퍼로서 작용한다. 따라서, 질화막을 종래 질화막보다 얇게 형성시킬 수 있거나 혹은 질화막을 제거할 수 있다. 그러므로, 층간 배선의 용량을 감소시킬 수 있다.
Description
본 발명은 층간 절연막에 배선 매립 그루브 및 콘택홀을 형성시킨 후, 다층 금속 배선을 형성시키는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 2 차원적인 배선 영역을 증가시키는데에는 한계가 있다. 이러한 한계를 극복하기 위하여, 3 차원 배선 구조인 다층 배선 구조가 제공되어 왔다. 다층 배선 구조는 배선간 용량을 감소시켜 임피던스를 감소시키는 것을 요구한다.
층간 절연막에 배선을 매립하는 기술은 다층 배선을 형성시키기 위한 방법 가운데 하나로 알려져 있다. 이러한 매립 배선의 형성 기술 중에서, 특히, 콘택홀 및 배선을 층간 절연막에 매립하기 위한 그루브를 형성시킨 후, 콘택을 형성시키기 위해 전도성 재료를 콘택홀에 매립하고, 동시에, 금속 배선을 형성시키기 위해 전도성 재료를 그루브에 매립하는 소위 듀얼 다마신법 (또는 층간 배선법) 이 예를 들면, 일본 공개 특허 공보 평 9-306988 호에 개시되어 있다.
먼저, 도 1a 에 도시한 바와 같이, 층간 배선 형성 방법은 전도성 재료 (601) 상에 층간 절연막 (실리콘 산화막) (602) 을 형성시키는 단계, 스토퍼로서기능하는 층간 질화막 (603) 을 성장시킨 후 포토레지스트 (604) 를 도포하는 단계, 및 통상의 포토리소그래피와 건식 에칭으로 층간 질화막 (603) 상에 콘택홀 패턴을 형성시키는 단계를 포함한다. 이 경우, 층간 질화막 (603) 상에만 콘택홀 패턴을 형성시킨다.
다음으로, 도 1b 에 도시한 바와 같이, 포토레지스트 (604) 를 제거한 후, 층간 절연막 (실리콘 산화막) (606) 을 성장시킨다.
도 1c 에 도시한 바와 같이, 층간 절연막 (606) 상에 포토레지스트 (607) 를 도포한 후, 포토리소그래피에 의해 포토레지스트 (607) 상에 배선 그루브용 패턴을 형성시킨다. 이 포토레지스트 (607) 를 마스크로 사용하여, 산화막 대 질화막의 에칭 선택비가 높은 조건하에서 층간 절연막 (606 및 602) 을 에칭한다. 그와 같이 함으로써, 층간 절연막 (606) 이 에칭되어 배선 그루브 (608) 가 형성된다. 또한, 층간 질화막 (603) 에 대해 층간 절연막 (602) 을 선택적으로 에칭함으로써, 그 층간 질화막 (603) 을 에칭 마스크로 사용하여 층간 절연막 (602) 이 에칭되어 콘택홀 (605) 이 형성된다.
다음으로, 도 1d 에 도시한 바와 같이, 포토레지스트 (607) 를 제거하고, 배선이 되는 금속막 (609 및 610) 을 층간 절연막 (606) 위에 뿐만 아니라 콘택홀 (605) 및 배선 그루브 (608) 에도 증착시킨다. 마지막으로, 금속막 (609 및 610) 을 CMP (화학 기계적 연마) 또는 건식 에칭에 의해 제거한다. 금속막 (610) 을 층간 절연막 (606) 과 수평이 되도록 콘택홀 (605) 및 배선 그루브 (608) 내에 남겨, 금속막 (609 및 610) 으로 이루어진 매립 배선을 완성시킨다.
그러나, 상술한 듀얼 다마신법을 이용하는 매립 배선 형성 방법에 따르면, 층간 질화막 (603) 을 마스크로 사용하여 층간 절연막 (602) 을 에칭하므로, 층간 절연막 (602) 을 관통하는 콘택홀 (605) 을 형성시키기 전에 층간 질화막 (603) 의 에칭을 완결시키지 않는 것이 필수적이다. 이 때문에, 층간 질화막 (603) 은 두껍게 형성시켜야 한다. 그러나, 층간 질화막 (603) 을 두껍게 형성시키면, 층간 절연막 (606) 으로 도포된 층간 질화막 (603) 이 두껍게 유지되어 배선간 용량이 증가하는 불리함이 있다. 즉, 일반적으로 플라즈마 산화막을 층간 절연막으로 사용한다. 질화막의 유전율은 플라즈마 산화막의 유전율보다 높다. 층간 절연막의 두께는 리이크 특성 등이 필요하다는 점에서 일정할 필요가 있다. 결과적으로, 산화막을 대신하는 질화막의 두께가 두꺼워지면, 즉, 질화막 대 절연막의 비율이 커지면, 배선간 용량은 두꺼운 질화막으로 인해 증가한다.
배선간 용량이 증가하면, 신호 지연의 문제가 발생하여, 보다 고속의 반도체 장치를 제공한다는 최근의 요구를 방해하는 불리함이 있다.
따라서, 본 발명의 목적은 층간 배선의 용량을 증가시키지 않고 매립 배선을 형성시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은
전도성 재료 상에 제 1 층간 절연막을 형성시키는 단계,
제 1 층간 절연막에 콘택홀을 형성시키는 단계,
콘택홀을 캐비티로 유지하면서 제 1 층간 절연막 상에 제 2 층간 절연막을 형성시키는 단계,
제 2 층간 절연막 상에 배선 그루브 패턴용 레지스트막을 형성시키는 단계,
레지스트막을 마스크로 사용하여 제 2 층간 절연막을 에칭함으로써 제 2 층간 절연막에 배선 그루브를 형성시키고, 제 2 층간 절연막에 의해 한정되는 콘택홀을 개방시키는 단계, 및
배선 그루브 및 콘택홀에 금속 재료를 매립함으로써 배선 및 콘택을 형성시키는 단계를 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 또 다른 제조 방법은
전도성 재료 상에 제 1 층간 절연막을 형성시키는 단계,
제 1 층간 절연막 상에 제 1 레지스트막을 형성시키는 단계,
제 1 레지스트막 상에 콘택홀 패턴을 형성시키는 단계,
제 1 레지스트막을 마스크로 사용하여 제 1 층간 절연막을 에칭함으로써 제 1 층간 절연막에 콘택홀을 형성시키는 단계,
콘택홀을 캐비티로 유지하면서 제 1 층간 절연막 상에 제 2 층간 절연막을 형성시키는 단계,
제 2 층간 절연막 상에 제 2 레지스트막을 형성시키는 단계,
제 2 레지스트막 상에 배선 그루브 패턴을 형성시키는 단계,
제 2 레지스트를 마스크로 사용하여 제 2 층간 절연막을 에칭함으로써 제 2 층간 절연막에 배선 그루브를 형성시키고, 제 2 층간 절연막에 의해 한정되는 콘택홀을 개방시키는 단계, 및
배선 그루브 및 콘택홀에 금속 재료를 매립함으로써 배선 및 콘택을 형성시키는 단계를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 제 1 층간 절연막과 제 2 층간 절연막 사이에 형성된 콘택홀을 에칭할 경우, 종래에 마스크로 사용되어 온 질화막이 단지 에칭 스토퍼층으로서만 작용하는 것이 충분하게 된다. 따라서, 에칭 스토퍼막 자체를 종래 마스크로 사용된 질화막보다 더욱 얇게 형성시킬 수 있다. 더욱이, 에칭 조건을 적절하게 선택함으로써, 에칭 스토퍼막 자체를 제거할 수 있다. 그러므로, 본 발명에 따르면, 층간 용량을 감소시킬 수 있다. 또한, 본 발명에 따르면, 질화막이 아닌 레지스트막을 마스크로서 사용하여 콘택홀을 형성시킬 수 있어서, 원하는 직경의 콘택홀을 재현성이 양호하게 형성시킬 수 있다.
따라서, 본 발명에 따르면, 듀얼 다마신법에서, 배선간 용량을 감소시키고 신호 지연을 방지할 수 있으므로, 본 발명은 반도체 장치의 크기를 작게 하고, 속도를 증가시키는데 매우 유용하다.
도 1a 내지 도 1d 는 종래 반도체 장치의 제조 방법을 제조 단계의 순서로 도시한 단면도.
도 2a 내지 도 2h 는 본 발명에 따른 제 1 실시예에서 반도체 장치의 제조 방법을 제조 단계의 순서로 도시한 단면도.
도 3 은 통상의 에칭 시스템을 도시한 도면.
도 4a 내지 도 4c 는 본 발명에 따른 제 2 실시예에서 반도체 장치의 제조 방법을 제조 단계의 순서로 도시한 단면도.
※도면의 주요 부분에 대한 부호의 설명※
201 : Si 기판
202 : BPSG 막
203 : SiON 막
204 : 포토레지스트막
205 : 콘택홀
206 : 실리콘 산화막
207 : 제 2 포토레지스트막
208 : 배선 그루브
209 : Ti/TiN 막
210 : 텅스텐막
211 : 매립 배선
이제, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세하게 설명한다. 도 2a 내지 도 2h 는 본 발명에 따른 제 1 실시예에서 반도체 장치의 제조 방법을 제조 단계의 순서로 도시한 단면도이다. 도 2a 에 도시한 바와 같이, BPSG 막 (202) 을 제 1 층간 절연막으로서 Si 기판 (201) 상에 형성시킨다. BPSG 막 (202) 은 두께가 약 6000 Å 정도이다. BPSG 막 (202) 상에,SiON 막 (203) 을 에칭 스토퍼막으로서 형성시킨다. SiON 막 (203) 은 두께가 약 5000 Å 정도이다. SiON 막 (203) 상에 제 1 레지스트막으로서 포토레지스트막 (204) 을 도포한다. 포토레지스트막 (204) 상에 콘택홀 (contact hole) 패턴을 포토리소그래피에 의해 형성시킨다.
다음으로, 도 2b 에 도시한 바와 같이, 포토레지스트막 (204) 을 마스크로 사용하여, SiON 막 (203) 및 BPSG 막 (202) 을 선택적으로 에칭함으로써 콘택홀 (205) 을 형성시키고, 콘택홀내에 Si 기판 (201) 의 표면을 노출시킨다. 이후, 포토레지스트막 (204) 을 제거한다.
도 2c 에 도시한 바와 같이, 피복성이 낮은 실리콘 산화막 (206) 을 제 2 절연막으로서 CVD법에 의해 상압에서 성장시킨다. 콘택홀 (205) 은 거의 원래대로, 캐비티로서 남겨진다. 즉, 콘택홀 (205) 은 실리콘 산화막 (206) 으로 도포된다.
다음으로, 도 2d 에 도시한 바와 같이, 실리콘 산화막 (206) 상에 제 2 포토레지스트막 (207) 을 도포하고, 제 2 포토레지스트막 (207) 상에 배선 그루브 (groove) 패턴을 포토리소그래피에 의해 형성시킨다.
이후, 도 2e 에 도시한 바와 같이, 포토레지스트막 (207) 을 마스크로 사용하여, 실리콘 산화막 (206) 을 에칭함으로써, 실리콘 산화막 (206) 에 배선 그루브 (208) 를 형성시키고, 동시에, 콘택홀 (205) 상의 실리콘 산화막의 도포물을 제거하여 콘택홀 (205) 을 개방시킨다.
도 2f 에 도시한 바와 같이, 제 2 포토레지스트 (207) 를 제거한다.
다음으로, 도 2g 에 도시한 바와 같이, 콘택홀 (205) 및 배선 그루브 (208) 의 내부 표면 상에 하부층으로서의 Ti 막과 상부층으로서의 TiN 막으로 이루어진 Ti/TiN 막 (209) 을 형성시킨다. 또한, 콘택홀 (205) 및 배선 그루브 (208) 를 매립하기 위해 Ti/TiN 막 (209) 상에 텅스텐막 (210) 을 증착한다. 텅스텐막과 접촉하는 Ti/TiN 막 (209) 의 상부층은 TiN 막이고 그 하부층은 Ti 막이다. Ti 는 텅스텐에 대하여 높은 반응성을 가지므로, TiN 막을 Ti 막과 텅스텐막간 배리어 금속으로서 형성시킨다. 한 편, Ti 막은 TiN 막과 하부 배선 또는 실리콘 기판 사이의 배리어 금속으로서 기능한다.
그 후, 도 2h 에 도시한 바와 같이, CMP 등으로 실리콘 산화막 (206) 상의 텅스텐막 (210) 및 Ti/TiN 막 (209) 을 연마 및 제거시켜 콘택홀 (205) 및 배선 그루브 (208) 내에 Ti/TiN 막 (209) 및 텅스텐막 (210) 을 남긴다. 결과적으로, 매립 배선 (211) 을 완성시킨다.
본 실시예의 상술한 방법에 따르면, 도 2e 에 도시한 배선 그루브 (208) 를 형성시키는 에칭 단계에서, 포토레지스트 (207) 의 개방 부분내에 있는 실리콘 산화막 (206) 을 에칭함으로써 배선 그루브 (208) 를 형성시킬 때, 콘택홀 (205) 상의 도포물, 즉, 실리콘 산화막 (206) 을 거의 동시에 제거한다. 결과적으로, 콘택홀 (205) 이 형성된다. SiON 막 (203) 을 마스크로 사용하여 층간 절연막으로서의 BPSG 막 (202) 을 에칭함으로써 콘택홀 (205) 을 형성시키는 종래의 단계는 실질적으로 불필요하게 된다. 본 실시예에서는, SiON 막 (203) 이 단지 에칭 스토퍼층으로서 작용할 수도 있다. 이 때문에, SiON 막 (203)을 두껍게 형성시킬 필요가 없다. 그러므로, 본 실시예에 따르면, 배선간 용량을 감소시킬 수 있다.
도 3 은 콘택홀 (205) 을 형성시키는 에칭 시스템을 도시한다. 에칭 시스템은 2 개의 대향 전극, 즉, 가스 공급 메카니즘 (도시하지 않음) 이 상부 부분 상에 있고 가스 방출 포트 (도시하지 않음) 가 하부 부분 상에 있는 챔버 (401) 내의 상부 전극 (402) 및 하부 전극 (403) 을 포함한다. RF 전원 장치 (407 및 408) 각각은 매칭 박스 (405 및 406) 을 통해, 전극 (402 및 403) 에 접속된다.
이 시스템에서는, 도 2a 에 도시한 기판 (201) 을 챔버 (401) 에 삽입하고, SiON 막 (203) 및 BPSG 막 (202) 을 CHF3및 C4F8, Ar 또는 O2가스로 에칭함으로써 Si 기판 (201) 을 노출시킨다. 그 후, 제 1 포토레지스트막 (204) 을 제거하고, 콘택홀 (205) 을 형성시킨다. 이 때, 에칭 시스템의 상부 및 하부 부분의 RF 주파수는 각각 바람직하게 27 ㎒ 내지 100 ㎒ 의 범위 및 800 ㎑ 내지 4 ㎒ 의 범위내로 낮아진다.
다음으로, 도 2c 에 도시한 바와 같이, 실리콘 산화막 (206) 이 예를 들면, 상온 CVD법에 의해 600 ℃ 의 기판 온도에서 TEOS 가스로 콘택홀 (205) 및 SiON 막 (203) 상에 성장되면, 실리콘 산화막은 콘택홀 (205) 내에 거의 증착되지 않고, 콘택홀 (205) 의 상부 부분이 실리콘 산화막 (206) 으로 도포된다.
이러한 상태에서, 도 2e 에 도시한 바와 같이, 실리콘 산화막 (206) 상에 제 2 포토레지스트막 (207) 을 도포하고 배선 그루브 패턴을 포토리소그래피에의해 형성시킨다. 다음으로, 제 2 포토레지스트 (207) 를 마스크로 사용하고, 도 3 에 도시한 에칭 시스템을 재사용하여 실리콘 산화막 (206) 을 에칭함으로써 배선 그루브 (208) 및 콘택홀 (205) 을 형성시킨다. 이 때, 에칭 종료점 검출 메카니즘을 이용하여 SiON 막 (203) 에서 에칭을 중지시킨다. 종료점의 검출에 사용되는 방출 파장은 바람직하게는 CO 의 방출 파장, 즉, 483 ㎚ 이다.
이후, 도 2g 에 도시한 바와 같이, 실리콘 산화막 (206) 위에 뿐만 아니라 콘택홀 (205) 및 배선 그루브 (208) 내에도 TiN 막 (209) 및 텅스텐막 (210) 을 증착한다. 마지막으로, 예를 들면, TiN 막 (209) 및 텅스텐막 (210) 을 CMP 에 의해 연마하여 콘택홀 (205) 및 배선 그루브 (208) 내에 TiN 막 (209) 및 텅스텐막 (210) 을 남김으로써, 매립 배선 (211) 을 완성시킨다.
이제, 도 4a 내지 도 4c 를 참조하여, 본 발명에 따른 제 2 실시예에서 반도체 장치의 제조 방법을 제조 단계의 순서로 설명한다.
이 실시예는 배선 대신에 용량성 재료를 매립함으로써 용량성 전극을 형성시킬 수 있도록 고안되었다.
도 4a 에 도시한 바와 같이, 실리콘 기판 (501) 상에 BPSG 막 (502) 을 형성시키고, BPSG 막 (502) 상에 SiON 막 (503) 을 형성시키며, SiON 막 (503) 상에 실리콘 산화막 (504) 을 형성시킨다. 도 2a 내지 도 2f 에 도시한 바와 같은 동일 단계를 통하여, 배선 그루브 (506) 및 콘택홀 (505) 을 형성시킨다.
다음으로, 도 4b 에 도시한 바와 같이, 예를 들면, 폴리실리콘막 (511)등의 전극 재료를 성장시킨다.
도 4c 에 도시한 바와 같이, 실리콘 산화막 (504) 상의 폴리실리콘막 (511) 을 제거하고, SiON 막 (503) 상의 실리콘 산화막 (504) 은 CMP 등을 사용하여 제거한다. 따라서, 관상 용량성 전극 (508) (tubular capacitive electrode) 의 형성을 완성한다.
도 2a 내지 도 2h 에 도시한 제 1 실시예의 경우에서와 같이 제 2 실시예에서는, SiON 막 (503) 을 얇게 형성시킬 수도 있고, 따라서, 용량성 전극 (508) 에 대한 임피던스를 감소시킬 수 있다.
상술한 제 1 및 제 2 실시예 전부에서, SiON 막은 에칭 스토퍼막으로서 형성됨을 이해하여야 한다. 또한, 층간 절연막용 구성 재료 및 에칭 조건을 적절하게 선택함으로써 이러한 에칭 스토퍼 자체를 제거할 수 있다.
이상의 설명에 따르면, 본 발명은 층간 배선의 용량을 증가시키지 않고 매립 배선을 형성시킬 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의해 제 1 층간 절연막과 제 2 층간 절연막 사이에 형성된 콘택홀을 에칭할 경우, 종래에 마스크로 사용되어 온 질화막이 단지 에칭 스토퍼층으로서만 작용하는 것이 충분하게 된다. 따라서, 에칭 스토퍼막 자체를 종래 마스크로 사용된 질화막보다 얇게 잘 형성시킬 수 있다. 더욱이, 에칭 조건을 적절하게 선택함으로써, 에칭 스토퍼막 자체를 제거할 수 있다. 그러므로, 층간 용량이 감소될 수 있다. 또한, 질화막이 아닌 레지스트막을 마스크로서 사용하여 콘택홀을 형성시킬 수 있어서, 원하는 직경의 콘택홀을 재현성이 양호하게 형성시킬 수 있다.
따라서, 듀얼 다마신법에서, 배선간 용량을 감소시키고 신호 지연을 방지할 수 있으므로, 본 발명은 반도체 장치의 크기를 작게 하고, 속도를 증가시키는데 매우 유용하다.
Claims (14)
- 전도성 재료 상에 제 1 층간 절연막을 형성시키는 단계,상기 제 1 층간 절연막에 콘택홀을 형성시키는 단계,상기 콘택홀을 캐비티로 유지하면서 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성시키는 단계,상기 제 2 층간 절연막 상에 배선 그루브 패턴용 레지스트막을 형성시키는 단계,상기 레지스트막을 마스크로 사용하여 상기 제 2 층간 절연막을 에칭함으로써, 상기 제 2 층간 절연막에 배선 그루브를 형성시키고, 상기 제 2 층간 절연막에 의해 한정되는 상기 콘택홀을 개방시키는 단계, 및상기 배선 그루브 및 상기 콘택홀에 금속 재료를 매립함으로써 배선 및 콘택을 형성시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막을 형성시키는 단계 후에, 상기 제 1 층간 절연막 상에 에칭 스토퍼층을 형성시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 2 항에 있어서,상기 콘택홀은 동일 마스크 패턴으로 상기 스토퍼막 및 상기 제 1 층간 절연막을 연속적으로 에칭시켜 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 제 1 층간 절연막의 에칭 종료점은 상기 스토퍼막의 에칭을 검출함으로써 검출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 콘택홀 및 배선 그루브에 매립되어지는 금속 재료는 Ti 와 TiN 으로 이루어진 적층막 및 텅스텐막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 전도성 재료 상에 제 1 층간 절연막을 형성시키는 단계,상기 제 1 층간 절연막 상에 제 1 레지스트막을 형성시키는 단계,상기 제 1 레지스트막 상에 콘택홀 패턴을 형성시키는 단계,상기 제 1 레지스트막을 마스크로 사용하여 상기 제 1 층간 절연막을 에칭함으로써 상기 제 1 층간 절연막에 콘택홀을 형성시키는 단계,상기 콘택홀을 캐비티로 유지하면서 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성시키는 단계,상기 제 2 층간 절연막 상에 제 2 레지스트막을 형성시키는 단계,상기 제 2 레지스트막 상에 배선 그루브 패턴을 형성시키는 단계,상기 제 2 레지스트를 마스크로 사용하여 상기 제 2 층간 절연막을 에칭함으로써 상기 제 2 층간 절연막에 배선 그루브를 형성시키고, 상기 제 2 층간 절연막에 의해 한정되는 상기 콘택홀을 개방시키는 단계, 및상기 배선 그루브 및 상기 콘택홀에 금속 재료를 매립함으로써 배선 및 콘택을 형성시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 1 층간 절연막을 형성시키는 단계와 상기 제 1 레지스트막을 형성시키는 단계 사이에, 상기 제 1 층간 절연막 상에 스토퍼막을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 콘택홀은 상기 제 1 레지스트막을 마스크로 사용하여 상기 스토퍼막 및 상기 제 1 층간 절연막을 연속적으로 에칭함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 층간 절연막의 에칭 종료점은 상기 스토퍼막의 에칭을 검출함으로써 검출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 콘택홀 및 배선 그루브에 매립되어지는 금속 재료는 Ti 와 TiN 으로 이루어진 적층막 및 텅스텐막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 2 층간 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 층간 절연막은 BPSG 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 2 층간 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 1 층간 절연막은 BPSG 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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| CN111403333A (zh) * | 2020-03-24 | 2020-07-10 | 合肥晶合集成电路有限公司 | 一种半导体结构及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720223A1 (en) * | 1994-12-30 | 1996-07-03 | STMicroelectronics S.r.l. | Process for the production of a semiconductor device having better interface adhesion between dielectric layers |
| JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0756318A1 (en) * | 1995-07-24 | 1997-01-29 | International Business Machines Corporation | Method for real-time in-situ monitoring of a trench formation process |
| US5672543A (en) * | 1996-04-29 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Volcano defect-free tungsten plug |
| JP3463456B2 (ja) | 1996-05-17 | 2003-11-05 | 松下電器産業株式会社 | プロセス評価素子 |
| JPH10261707A (ja) * | 1997-03-18 | 1998-09-29 | Sony Corp | 半導体装置の製造方法 |
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| US5893752A (en) * | 1997-12-22 | 1999-04-13 | Motorola, Inc. | Process for forming a semiconductor device |
| US5920790A (en) * | 1997-08-29 | 1999-07-06 | Motorola, Inc. | Method of forming a semiconductor device having dual inlaid structure |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720223A1 (en) * | 1994-12-30 | 1996-07-03 | STMicroelectronics S.r.l. | Process for the production of a semiconductor device having better interface adhesion between dielectric layers |
| JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
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