JPH11297820A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11297820A JPH11297820A JP10094392A JP9439298A JPH11297820A JP H11297820 A JPH11297820 A JP H11297820A JP 10094392 A JP10094392 A JP 10094392A JP 9439298 A JP9439298 A JP 9439298A JP H11297820 A JPH11297820 A JP H11297820A
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Abstract
(57)【要約】
【課題】 層間配線容量の増大を招くことなく埋込配線
を形成すること。 【解決手段】 第１層間絶縁膜１０２と第２層間絶縁膜
１０６ををコンタクトホール１０５で接続するためにエ
ッチングを行う際に、第１層間絶縁膜１０２に形成して
いるコンタクトホールをそのままに空洞として残したま
ま、第１層間絶縁膜１０２上に第２層間絶縁膜１０６を
形成して、第２層間絶縁膜１０６のエッチングを行い、
第１層間絶縁膜１０２と第２層間絶縁膜１０５との間の
ストッパ膜１０３の厚みを薄くするか、それを不要とす
る。
を形成すること。 【解決手段】 第１層間絶縁膜１０２と第２層間絶縁膜
１０６ををコンタクトホール１０５で接続するためにエ
ッチングを行う際に、第１層間絶縁膜１０２に形成して
いるコンタクトホールをそのままに空洞として残したま
ま、第１層間絶縁膜１０２上に第２層間絶縁膜１０６を
形成して、第２層間絶縁膜１０６のエッチングを行い、
第１層間絶縁膜１０２と第２層間絶縁膜１０５との間の
ストッパ膜１０３の厚みを薄くするか、それを不要とす
る。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、コンタクトホールと配線埋め込み溝
を層間絶縁膜を形成した後に多層金属配線を形成する半
導体装置の製造方法に関する。
方法に関し、特に、コンタクトホールと配線埋め込み溝
を層間絶縁膜を形成した後に多層金属配線を形成する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置では、平面的な配線領域の拡
大には限界がある。このような限界を克服するために、
配線構造は立体化され、多層配線構造が採用される。多
層化されても更に導電性に関して配線間容量の減少が望
ましい。多層配線を形成する方法の１つとして、埋め込
み配線技術が知られている。そのような埋め込み配線技
術、特に、コンタクトホールと配線埋め込み溝を層間絶
縁膜に形成した後に金属配線を形成するための一般的な
方法（以下、デュアルダマシンプロセス又は層間配線方
法という）が、例えば、特開平９−３０６９８８号公報
に示されている。この多層配線方法は、まず図１０
（ａ）に示すように、導電体６０１上に層間絶縁膜６０
２、ストッパである層間窒化膜６０３を成長させて形成
し、フォトレジスト６０４を塗布し、一般的なリソグラ
フィ、ドライエッチング技術により層間窒化膜６０３に
コンタクトホールパターンを形成する。この場合、コン
タクトホールパターンは、層間窒化膜６０３にのみ形成
される。
大には限界がある。このような限界を克服するために、
配線構造は立体化され、多層配線構造が採用される。多
層化されても更に導電性に関して配線間容量の減少が望
ましい。多層配線を形成する方法の１つとして、埋め込
み配線技術が知られている。そのような埋め込み配線技
術、特に、コンタクトホールと配線埋め込み溝を層間絶
縁膜に形成した後に金属配線を形成するための一般的な
方法（以下、デュアルダマシンプロセス又は層間配線方
法という）が、例えば、特開平９−３０６９８８号公報
に示されている。この多層配線方法は、まず図１０
（ａ）に示すように、導電体６０１上に層間絶縁膜６０
２、ストッパである層間窒化膜６０３を成長させて形成
し、フォトレジスト６０４を塗布し、一般的なリソグラ
フィ、ドライエッチング技術により層間窒化膜６０３に
コンタクトホールパターンを形成する。この場合、コン
タクトホールパターンは、層間窒化膜６０３にのみ形成
される。
【０００３】次に図１０（ｂ）に示すようにフォトレジ
スト６０４を除去した後に、層間絶縁膜６０６を成長す
る。更に、図１１（ａ）に示すように、フォトレジスト
６０７を塗布した後リソグラフィ技術により配線溝のパ
ターニングを行い、層間窒化膜６０３に対し選択比の高
い酸化膜エッチングを行うことにより配線溝６０８、コ
ンタクトホール６０５を形成する。
スト６０４を除去した後に、層間絶縁膜６０６を成長す
る。更に、図１１（ａ）に示すように、フォトレジスト
６０７を塗布した後リソグラフィ技術により配線溝のパ
ターニングを行い、層間窒化膜６０３に対し選択比の高
い酸化膜エッチングを行うことにより配線溝６０８、コ
ンタクトホール６０５を形成する。
【０００４】続いて、図１１（ｂ）に示すようにフォト
レジスト６０７を除去し、配線となる金属膜６０９、６
１０をコンタクトホール６０５内、配線溝６０８内、層
間絶縁膜６０６上に堆積し、最後にＣＭＰ、又はドライ
エッチングにより金属膜６０９、６１０をコンタクトホ
ール６０５、配線溝６０８内に残すことにより、埋め込
み配線が完成する。
レジスト６０７を除去し、配線となる金属膜６０９、６
１０をコンタクトホール６０５内、配線溝６０８内、層
間絶縁膜６０６上に堆積し、最後にＣＭＰ、又はドライ
エッチングにより金属膜６０９、６１０をコンタクトホ
ール６０５、配線溝６０８内に残すことにより、埋め込
み配線が完成する。
【０００５】このようなデュアルダマシンプロセスにみ
られる埋め込み配線の製造方法によると、層間窒化膜６
０３をマスクとして層間絶縁膜６０２をエッチングして
いるため、層間窒化膜６０３を厚くしなければならな
い。層間窒化膜６０３を厚くすることは、配線間容量の
増大をもたらすといった問題がある。
られる埋め込み配線の製造方法によると、層間窒化膜６
０３をマスクとして層間絶縁膜６０２をエッチングして
いるため、層間窒化膜６０３を厚くしなければならな
い。層間窒化膜６０３を厚くすることは、配線間容量の
増大をもたらすといった問題がある。
【０００６】
【発明が解決しようとする課題】デュアルダマシンプロ
セスにみられる埋め込み配線の製造方法では、今後、配
線間容量の増大によるトラブルの発生が予想される。こ
のようなトラブルの発生を未然に防ぐ技術の開発が要請
されている。
セスにみられる埋め込み配線の製造方法では、今後、配
線間容量の増大によるトラブルの発生が予想される。こ
のようなトラブルの発生を未然に防ぐ技術の開発が要請
されている。
【０００７】本発明の目的は、層間配線容量の増大を招
くことなく埋込配線を形成することができる半導体装置
の製造方法を提供することにある。
くことなく埋込配線を形成することができる半導体装置
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、導電体上に第１層間絶縁膜を形成するこ
と、その層間絶縁膜上に第１レジストを形成すること、
その第１レジスト上にコンタクトホールパターンを形成
すること、そのコンタクトホールパターンにしたがって
コンタクトホールをその層間絶縁膜の中に形成するこ
と、そのコンタクトホールを空洞のままに維持してその
第１層間絶縁膜上に第２層間絶縁膜を形成すること、そ
の第２層間絶縁膜上に第２レジストを形成すること、そ
の第２レジスト上に金属配線用パターンを形成するこ
と、その金属配線パターンにしたがって金属配線埋込用
溝を形成すること、その金属配線埋込用溝に金属を埋め
込むステップの集合からなり、第１層間絶縁膜と第２層
間絶縁膜との間のストッパ膜の形成を省略するかそのス
トッパ膜の厚みをより薄く形成して、そのストッパ膜を
単独にエッチングする工程を省略するようにしたデュア
ルダマシンプロセスである。
の製造方法は、導電体上に第１層間絶縁膜を形成するこ
と、その層間絶縁膜上に第１レジストを形成すること、
その第１レジスト上にコンタクトホールパターンを形成
すること、そのコンタクトホールパターンにしたがって
コンタクトホールをその層間絶縁膜の中に形成するこ
と、そのコンタクトホールを空洞のままに維持してその
第１層間絶縁膜上に第２層間絶縁膜を形成すること、そ
の第２層間絶縁膜上に第２レジストを形成すること、そ
の第２レジスト上に金属配線用パターンを形成するこ
と、その金属配線パターンにしたがって金属配線埋込用
溝を形成すること、その金属配線埋込用溝に金属を埋め
込むステップの集合からなり、第１層間絶縁膜と第２層
間絶縁膜との間のストッパ膜の形成を省略するかそのス
トッパ膜の厚みをより薄く形成して、そのストッパ膜を
単独にエッチングする工程を省略するようにしたデュア
ルダマシンプロセスである。
【０００９】コンタクトホールを空洞のままに維持して
第２層間絶縁膜を形成するため、金属配線埋込用溝を形
成する際には、コンタクトホール中にエッチングされる
ものがないかあるいはそれが少ないので、仮に、第１層
間絶縁膜と第２層間絶縁膜の間に他の層たとえばストッ
パ膜があっても、その膜厚を薄く形成することができ、
更にはそのストッパ膜を省略することができる。
第２層間絶縁膜を形成するため、金属配線埋込用溝を形
成する際には、コンタクトホール中にエッチングされる
ものがないかあるいはそれが少ないので、仮に、第１層
間絶縁膜と第２層間絶縁膜の間に他の層たとえばストッ
パ膜があっても、その膜厚を薄く形成することができ、
更にはそのストッパ膜を省略することができる。
【００１０】そのステップは、更に、第１レジストを形
成する前に第１層間絶縁膜上にストッパ膜を形成するこ
とが好ましい。この場合、そのコンタクトホールの形成
は、そのストッパ膜のエッチングに連続する第１層間絶
縁膜のエッチングにより行われることが特に好ましい。
この場合、ストッパ膜のエッチングの終点検出は、その
第１層間絶縁膜のエッチングの終了に連動させられる。
ストッパ膜のエッチングと第１層間絶縁膜のエッチング
が同時的に進行するが、ストッパ膜のエッチング速度
は、同じエッチング材料に関して、第１層間絶縁膜のエ
ッチング速度よりも遅い。このため、ストッパ膜の厚み
をより薄くすることができる。コンタクトホールの空洞
残存即ち可能な限りそのままの形態で残存するコンタク
トホールは何もなくてエッチングされる必要がないこと
と、ストッパ膜はエッチング終了のために薄く形成され
ることとは、矛盾なく整合、ストッパ膜を問題なく薄く
形成することができるので、結局、層間容量を減少させ
ることができる。
成する前に第１層間絶縁膜上にストッパ膜を形成するこ
とが好ましい。この場合、そのコンタクトホールの形成
は、そのストッパ膜のエッチングに連続する第１層間絶
縁膜のエッチングにより行われることが特に好ましい。
この場合、ストッパ膜のエッチングの終点検出は、その
第１層間絶縁膜のエッチングの終了に連動させられる。
ストッパ膜のエッチングと第１層間絶縁膜のエッチング
が同時的に進行するが、ストッパ膜のエッチング速度
は、同じエッチング材料に関して、第１層間絶縁膜のエ
ッチング速度よりも遅い。このため、ストッパ膜の厚み
をより薄くすることができる。コンタクトホールの空洞
残存即ち可能な限りそのままの形態で残存するコンタク
トホールは何もなくてエッチングされる必要がないこと
と、ストッパ膜はエッチング終了のために薄く形成され
ることとは、矛盾なく整合、ストッパ膜を問題なく薄く
形成することができるので、結局、層間容量を減少させ
ることができる。
【００１１】言い換えると、本発明による半導体装置の
製造方法は、第１層間絶縁膜上に第２層間絶縁膜を形成
し、その第１層間絶縁膜にコンタクトホールを形成し、
その第２層間絶縁膜に金属を埋め込むための金属埋込溝
を形成し、そのコンタクトホールにその金属を埋め込む
際に同時的にその金属埋込溝にその金属を埋め込んで、
その第１層間絶縁膜の下層の導電体とその金属埋込溝中
のその金属を接続する層間絶縁膜の形成方法である。
製造方法は、第１層間絶縁膜上に第２層間絶縁膜を形成
し、その第１層間絶縁膜にコンタクトホールを形成し、
その第２層間絶縁膜に金属を埋め込むための金属埋込溝
を形成し、そのコンタクトホールにその金属を埋め込む
際に同時的にその金属埋込溝にその金属を埋め込んで、
その第１層間絶縁膜の下層の導電体とその金属埋込溝中
のその金属を接続する層間絶縁膜の形成方法である。
【００１２】
【発明の実施の形態】以下に添付図面を参照して、本発
明の半導体装置の製造方法を詳細に説明する。
明の半導体装置の製造方法を詳細に説明する。
【００１３】図１、図２は、本発明態による半導体装置
の製造方法を示している。図１（ａ）に示すように、半
導体基板（図示せず）上に導電体１０１を形成する。導
電体１０１上に直接に第１層間絶縁膜１０２を形成す
る。第１層間絶縁膜１０２上に直接にストッパ膜１０３
を成長させて形成する。ストッパ膜１０３上に第１フォ
トレジスト（図示せず）を塗布し、慣用のリソグラフィ
技術によりコンタクトホール・パターン（図示せず）を
形成した後に、ストッパー膜１０３、層間絶縁膜１０２
をエッチングして、導電体１０１を露出させ、第１フォ
トレジストを除去し、コンタクトホール１０５を形成す
る。この場合、コンタクトホール１０５はストッパー膜
１０３中にも形成され、その上端は開放されている。
の製造方法を示している。図１（ａ）に示すように、半
導体基板（図示せず）上に導電体１０１を形成する。導
電体１０１上に直接に第１層間絶縁膜１０２を形成す
る。第１層間絶縁膜１０２上に直接にストッパ膜１０３
を成長させて形成する。ストッパ膜１０３上に第１フォ
トレジスト（図示せず）を塗布し、慣用のリソグラフィ
技術によりコンタクトホール・パターン（図示せず）を
形成した後に、ストッパー膜１０３、層間絶縁膜１０２
をエッチングして、導電体１０１を露出させ、第１フォ
トレジストを除去し、コンタクトホール１０５を形成す
る。この場合、コンタクトホール１０５はストッパー膜
１０３中にも形成され、その上端は開放されている。
【００１４】次に、例えば常圧でＣＶＤを行い、図１
（ａ）に示すように、カバレッジの悪い第２層間絶縁膜
１０６を形成する。カバレッジの悪い第２層間絶縁膜１
０６の形成は、コンタクトホール１０５をほとんどその
ままの空洞として残すことができる。このような空洞維
持状態で、図１（ｂ）に示すように、第２フォトレジス
ト（図示せず）を塗布し、慣用のリソグラフィ技術によ
り配線溝パターン（図示せず）を形成し、第２層間絶縁
膜１０６をエッチングした後、フォトレジストを除去
し、配線溝１０８及びコンタクトホール１０５を形成す
る。この時点で、配線溝１０８とコンタクトホール１０
５はほとんど完全に連続している。
（ａ）に示すように、カバレッジの悪い第２層間絶縁膜
１０６を形成する。カバレッジの悪い第２層間絶縁膜１
０６の形成は、コンタクトホール１０５をほとんどその
ままの空洞として残すことができる。このような空洞維
持状態で、図１（ｂ）に示すように、第２フォトレジス
ト（図示せず）を塗布し、慣用のリソグラフィ技術によ
り配線溝パターン（図示せず）を形成し、第２層間絶縁
膜１０６をエッチングした後、フォトレジストを除去
し、配線溝１０８及びコンタクトホール１０５を形成す
る。この時点で、配線溝１０８とコンタクトホール１０
５はほとんど完全に連続している。
【００１５】この後、図２（ａ）に示すように、配線金
属膜１０９をコンタクトホール１０５、配線溝１０８及
び第２層間絶縁膜１０６上に堆積する。最後に、図２
（ｂ）に示すように配線金属膜１０９がコンタクトホー
ル１０５と配線溝１０８内に残存するように、ＣＭＰ等
により研磨し埋め込み配線１１０が完全に形成される。
次に、本発明の第１の実施形態による半導体装置の製造
方法を説明する。
属膜１０９をコンタクトホール１０５、配線溝１０８及
び第２層間絶縁膜１０６上に堆積する。最後に、図２
（ｂ）に示すように配線金属膜１０９がコンタクトホー
ル１０５と配線溝１０８内に残存するように、ＣＭＰ等
により研磨し埋め込み配線１１０が完全に形成される。
次に、本発明の第１の実施形態による半導体装置の製造
方法を説明する。
【００１６】図３（ａ）は、本発明による第１の実施の
形態による半導体装置の製造方法を示している。Ｓｉ基
板２０１上に、第１層間絶縁膜１０２に対応するＢＰＳ
Ｇ膜２０２が形成されている。ＢＰＳＧ膜２０２の厚さ
は、概ね６０００Åである。ＢＰＳＧ膜２０２上に、ス
トッパ膜１０２に対応するＳｉＯＮ膜２０３が成長して
形成されている。ＳｉＯＮ膜２０３の厚さは、概ね５０
００Åである。ＳｉＯＮ膜２０３上に、第１レジストに
対応するフォトレジスト２０４が塗布される。
形態による半導体装置の製造方法を示している。Ｓｉ基
板２０１上に、第１層間絶縁膜１０２に対応するＢＰＳ
Ｇ膜２０２が形成されている。ＢＰＳＧ膜２０２の厚さ
は、概ね６０００Åである。ＢＰＳＧ膜２０２上に、ス
トッパ膜１０２に対応するＳｉＯＮ膜２０３が成長して
形成されている。ＳｉＯＮ膜２０３の厚さは、概ね５０
００Åである。ＳｉＯＮ膜２０３上に、第１レジストに
対応するフォトレジスト２０４が塗布される。
【００１７】リソグラフィ技術によりコンタクトホール
のパターンを形成した後、図３（b）に示すように、Ｓ
ｉＯＮ膜２０３、ＢＰＳＧ膜２０２をエッチングしてＳ
ｉ基板２０１を露出させた後、フォトレジス２０４を除
去し、コンタクトホール２０５を形成する。
のパターンを形成した後、図３（b）に示すように、Ｓ
ｉＯＮ膜２０３、ＢＰＳＧ膜２０２をエッチングしてＳ
ｉ基板２０１を露出させた後、フォトレジス２０４を除
去し、コンタクトホール２０５を形成する。
【００１８】次に、図４（ａ）に示すように、常圧でＣ
ＶＤを用いて、第１層間絶縁膜１０６に対応するカバレ
ッジが悪いシリコン酸化膜２０６を成長させる。コンタ
クトホール２０５は、そのままに近い状態で空洞として
残存する。
ＶＤを用いて、第１層間絶縁膜１０６に対応するカバレ
ッジが悪いシリコン酸化膜２０６を成長させる。コンタ
クトホール２０５は、そのままに近い状態で空洞として
残存する。
【００１９】この空洞状態で、図４（ｂ）に示すよう
に、第２フォトレジスト２０７を塗布しリソグラフィ技
術により配線溝パターンを形成した後、図５（ａ）に示
すように、シリコン酸化膜２０６をエッチングして配線
溝２０８及びコンタクトホール２０５を形成する。 こ
の後、図５（ｂ）に示すように、第２フォトレジスト２
０７を除去した後、図６（ａ）に示すように、Ｔｉ及び
ＴｉＮ膜２０９、タングステン膜２１０をコンタクトホ
ール２０５、配線溝２０８びシリコン酸化膜２０６上に
堆積する。
に、第２フォトレジスト２０７を塗布しリソグラフィ技
術により配線溝パターンを形成した後、図５（ａ）に示
すように、シリコン酸化膜２０６をエッチングして配線
溝２０８及びコンタクトホール２０５を形成する。 こ
の後、図５（ｂ）に示すように、第２フォトレジスト２
０７を除去した後、図６（ａ）に示すように、Ｔｉ及び
ＴｉＮ膜２０９、タングステン膜２１０をコンタクトホ
ール２０５、配線溝２０８びシリコン酸化膜２０６上に
堆積する。
【００２０】最後に、図６（ｂ）に示すように、ＴｉＮ
膜２０９、タングステン膜２１０がコンタクトホール２
０５と配線溝２０８内に残存するように、ＣＭＰ等によ
り研磨して、埋め込み配線２１１が完成する。 図７
は、コンタクトホール２０５を形成するためのエッチン
グ装置を示している。この装置は、上部にガス供給機構
（図示せず）、下部にガス排気口（図示せず）を有する
チャンバー４０１の内部に相対抗する２つの電極即ち上
部電極４０２、下部電極４０３を備え、それぞれの電極
にマッチングボックス４０５，４０６を介してＲＦ電源
４０７、４０８が接続されている。
膜２０９、タングステン膜２１０がコンタクトホール２
０５と配線溝２０８内に残存するように、ＣＭＰ等によ
り研磨して、埋め込み配線２１１が完成する。 図７
は、コンタクトホール２０５を形成するためのエッチン
グ装置を示している。この装置は、上部にガス供給機構
（図示せず）、下部にガス排気口（図示せず）を有する
チャンバー４０１の内部に相対抗する２つの電極即ち上
部電極４０２、下部電極４０３を備え、それぞれの電極
にマッチングボックス４０５，４０６を介してＲＦ電源
４０７、４０８が接続されている。
【００２１】この装置中に図３（ａ）に示される基板２
０１を挿入して、ＣＨＦ3、Ｃ4Ｆ8、Ａｒ、Ｏ2ガスによ
りＳｉＯＮ膜２０３、ＢＰＳＧ膜２０２をエッチングし
て、Ｓｉ基板２０１を露出させた後、第１フォトレジス
ト２０４を除去し、コンタクトホール２０５を形成す
る。この時、エッチング装置のそれぞれのＲＦ周波数は
上部側が２７ＭＨｚ〜１００ＭＨｚの範囲、下部側は８
００ｋＨｚ〜４ＭＨｚの範囲が望ましい。
０１を挿入して、ＣＨＦ3、Ｃ4Ｆ8、Ａｒ、Ｏ2ガスによ
りＳｉＯＮ膜２０３、ＢＰＳＧ膜２０２をエッチングし
て、Ｓｉ基板２０１を露出させた後、第１フォトレジス
ト２０４を除去し、コンタクトホール２０５を形成す
る。この時、エッチング装置のそれぞれのＲＦ周波数は
上部側が２７ＭＨｚ〜１００ＭＨｚの範囲、下部側は８
００ｋＨｚ〜４ＭＨｚの範囲が望ましい。
【００２２】次に、図４（ａ）に示すようにコンタクト
ホール２０５とＳｉＯＮ膜２０３上に例えば常圧熱ＣＶ
Ｄ法を用い基板温度６００℃でＴＥＯＳガスによりシリ
コン酸化膜２０６を成長すると、コンタクトホール２０
５の内部へのシリコン酸化膜の堆積はほとんど無く、コ
ンタクトホール２０５の上部がシリコン酸化膜２０６で
覆われる。
ホール２０５とＳｉＯＮ膜２０３上に例えば常圧熱ＣＶ
Ｄ法を用い基板温度６００℃でＴＥＯＳガスによりシリ
コン酸化膜２０６を成長すると、コンタクトホール２０
５の内部へのシリコン酸化膜の堆積はほとんど無く、コ
ンタクトホール２０５の上部がシリコン酸化膜２０６で
覆われる。
【００２３】この状態で図５（ａ）に示すように、第２
のフォトレジスト２０７をシリコン酸化膜２０６上に塗
布し、リソグラフィ技術により配線溝のパターンを形成
する。続いて第２フォトレジスト２０７をマスクとし
て、図３に示すエッチング装置を再び用いてシリコン酸
化膜２０６をエッチングすることにより、配線溝２０
８、コンタクトホール２０５をそれぞれ形成する。この
ときエッチングの終点検出機構を用い、ＳｉＯＮ膜２０
３でエッチングを終了する。終点検出に用いる発光波長
はＣＯの４８３ｎｍが望ましい。
のフォトレジスト２０７をシリコン酸化膜２０６上に塗
布し、リソグラフィ技術により配線溝のパターンを形成
する。続いて第２フォトレジスト２０７をマスクとし
て、図３に示すエッチング装置を再び用いてシリコン酸
化膜２０６をエッチングすることにより、配線溝２０
８、コンタクトホール２０５をそれぞれ形成する。この
ときエッチングの終点検出機構を用い、ＳｉＯＮ膜２０
３でエッチングを終了する。終点検出に用いる発光波長
はＣＯの４８３ｎｍが望ましい。
【００２４】この後、図６（ａ）に示すように、ＴｉＮ
膜２０９、タングステン膜２１０をコンタクトホール２
０５、配線溝２０８及びシリコン酸化膜２０６上に堆積
し、最後にこのＴｉＮ膜２０９，タングステン膜２１０
がコンタクトホール２０５と配線溝２０８内に残存する
ように、例えばＣＭＰ等により研磨し埋め込み配線が完
成する。
膜２０９、タングステン膜２１０をコンタクトホール２
０５、配線溝２０８及びシリコン酸化膜２０６上に堆積
し、最後にこのＴｉＮ膜２０９，タングステン膜２１０
がコンタクトホール２０５と配線溝２０８内に残存する
ように、例えばＣＭＰ等により研磨し埋め込み配線が完
成する。
【００２５】次に本発明の第２の実施形態による半導体
装置の製造方法を図４を参照して説明する。
装置の製造方法を図４を参照して説明する。
【００２６】この実施形態は、配線のかわりに容量材料
を埋め込むこともより容量電極の形成を可能にするもの
である。図８（ａ）に示すように、コンタクトホール１
０５に対応するコンタクトホール５０５と配線溝１０８
に対応する容量電極溝５０８を第１の実施形態と同様に
形成する。次に、図８（ｂ）に示すように、電極材料と
して例えばポリシリコン５１１を成長する。次に、図９
に示すように、ポリシリコン５１１の上部及びシリコン
酸化膜５０４を除去し、容量電極５０８を完成させる。
を埋め込むこともより容量電極の形成を可能にするもの
である。図８（ａ）に示すように、コンタクトホール１
０５に対応するコンタクトホール５０５と配線溝１０８
に対応する容量電極溝５０８を第１の実施形態と同様に
形成する。次に、図８（ｂ）に示すように、電極材料と
して例えばポリシリコン５１１を成長する。次に、図９
に示すように、ポリシリコン５１１の上部及びシリコン
酸化膜５０４を除去し、容量電極５０８を完成させる。
【００２７】
【発明の効果】本発明では、デュアルダマシンプロセス
に関し、配線間容量増大の原因であるエッチングストッ
パー膜を薄くあるいは無くすことが可能である。この効
果は、下地導電体をエッチングすることなく得られる。
また、所望の径のコンタクトホールを再現良く形成する
ことが可能である。
に関し、配線間容量増大の原因であるエッチングストッ
パー膜を薄くあるいは無くすことが可能である。この効
果は、下地導電体をエッチングすることなく得られる。
また、所望の径のコンタクトホールを再現良く形成する
ことが可能である。
【図１】図１は、本発明による半導体装置の製造方法を
示し、図１（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
示し、図１（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
【図２】図２は、本発明による半導体装置の製造方法を
示し、図２（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
示し、図２（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
【図３】図３は、本発明の第１の実施形態による半導体
装置の製造方法を示し、図３（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
装置の製造方法を示し、図３（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
【図４】図４は、本発明の第１の実施形態による半導体
装置の製造方法を示し、図４（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
装置の製造方法を示し、図４（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
【図５】図５は、本発明の第１の実施形態による半導体
装置の製造方法を示し、図５（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
装置の製造方法を示し、図５（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
【図６】図６は、本発明の第１の実施形態による半導体
装置の製造方法を示し、図６（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
装置の製造方法を示し、図６（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
【図７】図７は、エッチング装置を示すブロック図であ
る。
る。
【図８】図８は、本発明の第２の実施形態による半導体
装置の製造方法を示し、図８（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
装置の製造方法を示し、図８（ａ），（ｂ）はそれぞれ
にその工程を示す断面図である。
【図９】図９は、本発明の第２の実施形態による半導体
装置の製造方法を示し、図９その工程を示す断面図であ
る。
装置の製造方法を示し、図９その工程を示す断面図であ
る。
【図１０】図１０は、公知の半導体装置の製造方法を示
し、図１０（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
し、図１０（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
【図１１】図１１は、公知の半導体装置の製造方法を示
し、図１１（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
し、図１１（ａ），（ｂ）はそれぞれにその工程を示す
断面図である。
１０１：導電体（Ｓｉ基板２０１） １０２：第１層間絶縁膜（ＢＰＳＧ膜２０２） １０３：ストッパー膜（ＳｉＯＮ膜２０３） １０５，２０５：コンタクトホール １０６：第２層間絶縁膜（シリコン酸化膜２０６） １０８，２０８：配線溝（容量電極５０８） １０９：配線金属膜（ＴｉＮ膜２０９） １１０：埋め込み配線
Claims (6)
- 【請求項１】導電体上に第１層間絶縁膜を形成するこ
と、 前記第１層間絶縁膜上に第１レジストを形成すること、 前記第１レジスト上にコンタクトホールパターンを形成
すること、 前記コンタクトホールパターンにしたがってコンタクト
ホールを前記第１層間絶縁膜の中に形成すること、 前記コンタクトホールを空洞のままに維持して前記第１
層間絶縁膜上に第２層間絶縁膜を形成すること、 前記第２層間絶縁膜上に第２レジストを形成すること、 前記第２レジスト上に金属埋込用パターンを形成するこ
と、 前記金属埋込用パターンにしたがって金属埋込用溝を形
成すること、 前記金属埋込用溝に金属を埋め込むことからなる半導体
装置の製造方法。 - 【請求項２】請求項１の半導体装置の製造方法におい
て、 更に、前記第１レジストを形成する前に前記第１層間絶
縁膜上にストッパ膜を形成することを含むことを特徴と
する半導体装置の製造方法。 - 【請求項３】請求項２の半導体装置の製造方法におい
て、 前記コンタクトホールの形成は、前記ストッパ膜のエッ
チングに連続する前記第１層間絶縁膜のエッチングによ
り行われることを特徴とする半導体装置の製造方法。 - 【請求項４】請求項３の半導体装置の製造方法におい
て、 前記ストッパ膜の前記エッチングの終点検出に基づいて
前記第１層間絶縁膜の前記エッチングの終了を行うこと
を特徴とする半導体装置の製造方法。 - 【請求項５】第１層間絶縁膜上に第２層間絶縁膜を形成
し、前記第１層間絶縁膜にコンタクトホールを形成し、
前記第２層間絶縁膜に金属を埋め込むための金属埋込溝
を形成し、前記コンタクトホールに前記金属を埋め込む
際に同時的に前記金属埋込溝に前記金属を埋め込んで、
前記第１層間絶縁膜の下層の導電体と前記金属埋込溝中
の前記金属を接続する半導体装置の製造方法において、 前記第２層間絶縁膜の材料としてコンタクトホールを実
質的にそのままに残すようにカバレッジが悪い材料を用
いることを特徴とする半導体装置の製造方法。 - 【請求項６】請求項５の半導体装置の製造方法におい
て、前記第１層間絶縁膜と前記第２層間絶縁膜との間に
ストッパ膜を形成し、前記ストッパ膜のエッチングの終
点検出に基づいて前記第１層間絶縁膜のエッチングを終
了することを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09439298A JP3382844B2 (ja) | 1998-04-07 | 1998-04-07 | 半導体装置の製造方法 |
| US09/286,704 US6261949B1 (en) | 1998-04-07 | 1999-04-06 | Method for manufacturing semiconductor device |
| KR1019990011867A KR100326819B1 (ko) | 1998-04-07 | 1999-04-06 | 반도체 장치의 제조 방법 |
| GB9907923A GB2336243B (en) | 1998-04-07 | 1999-04-07 | Method for manufacturing semiconductor device |
| TW088105579A TW409357B (en) | 1998-04-07 | 1999-04-07 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09439298A JP3382844B2 (ja) | 1998-04-07 | 1998-04-07 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11297820A true JPH11297820A (ja) | 1999-10-29 |
| JP3382844B2 JP3382844B2 (ja) | 2003-03-04 |
Family
ID=14109012
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09439298A Expired - Fee Related JP3382844B2 (ja) | 1998-04-07 | 1998-04-07 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
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| GB (1) | GB2336243B (ja) |
| TW (1) | TW409357B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014786A1 (fr) * | 1998-09-02 | 2000-03-16 | Tokyo Electron Limited | Procede de production d'un dispositif a semi-conducteur |
| WO2018180576A1 (ja) * | 2017-03-31 | 2018-10-04 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、固体撮像装置、および電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3436221B2 (ja) | 1999-03-15 | 2003-08-11 | ソニー株式会社 | 半導体装置の製造方法 |
| DE19927284C2 (de) * | 1999-06-15 | 2002-01-10 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung in einer mikroelektronischen Struktur |
| JP4776755B2 (ja) * | 2000-06-08 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US6633392B1 (en) | 2002-01-17 | 2003-10-14 | Advanced Micro Devices, Inc. | X-ray reflectance system to determine suitability of SiON ARC layer |
| US7235493B2 (en) * | 2004-10-18 | 2007-06-26 | Micron Technology, Inc. | Low-k dielectric process for multilevel interconnection using mircocavity engineering during electric circuit manufacture |
| US10002785B2 (en) * | 2014-06-27 | 2018-06-19 | Microchip Technology Incorporated | Air-gap assisted etch self-aligned dual Damascene |
| CN111403333A (zh) * | 2020-03-24 | 2020-07-10 | 合肥晶合集成电路有限公司 | 一种半导体结构及其制备方法 |
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|---|---|---|---|---|
| EP0720223B1 (en) * | 1994-12-30 | 2003-03-26 | STMicroelectronics S.r.l. | Process for the production of a semiconductor device having better interface adhesion between dielectric layers |
| EP0756318A1 (en) * | 1995-07-24 | 1997-01-29 | International Business Machines Corporation | Method for real-time in-situ monitoring of a trench formation process |
| JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5672543A (en) * | 1996-04-29 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Volcano defect-free tungsten plug |
| JP3463456B2 (ja) | 1996-05-17 | 2003-11-05 | 松下電器産業株式会社 | プロセス評価素子 |
| JPH10261707A (ja) * | 1997-03-18 | 1998-09-29 | Sony Corp | 半導体装置の製造方法 |
| JP3350638B2 (ja) | 1997-06-26 | 2002-11-25 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| US5893752A (en) * | 1997-12-22 | 1999-04-13 | Motorola, Inc. | Process for forming a semiconductor device |
| US5920790A (en) * | 1997-08-29 | 1999-07-06 | Motorola, Inc. | Method of forming a semiconductor device having dual inlaid structure |
-
1998
- 1998-04-07 JP JP09439298A patent/JP3382844B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-06 US US09/286,704 patent/US6261949B1/en not_active Expired - Fee Related
- 1999-04-06 KR KR1019990011867A patent/KR100326819B1/ko not_active IP Right Cessation
- 1999-04-07 TW TW088105579A patent/TW409357B/zh not_active IP Right Cessation
- 1999-04-07 GB GB9907923A patent/GB2336243B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014786A1 (fr) * | 1998-09-02 | 2000-03-16 | Tokyo Electron Limited | Procede de production d'un dispositif a semi-conducteur |
| US6737350B1 (en) | 1998-09-02 | 2004-05-18 | Tokyo Electron Limited | Method of manufacturing semiconductor device |
| WO2018180576A1 (ja) * | 2017-03-31 | 2018-10-04 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、固体撮像装置、および電子機器 |
| US11329077B2 (en) | 2017-03-31 | 2022-05-10 | Sony Semiconductor Solutions Corporation | Semiconductor device with a through electrode reception part wider than a through electrode, solid-state imaging device, and electronic equipment |
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|---|---|
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| GB2336243A (en) | 1999-10-13 |
| US6261949B1 (en) | 2001-07-17 |
| KR100326819B1 (ko) | 2002-03-04 |
| KR19990082962A (ko) | 1999-11-25 |
| GB2336243B (en) | 2000-03-08 |
| TW409357B (en) | 2000-10-21 |
| GB9907923D0 (en) | 1999-06-02 |
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