KR20000048295A - 반도체 장치의 배선 구조 및 그 제조 방법 - Google Patents

반도체 장치의 배선 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR20000048295A
KR20000048295A KR1019990059832A KR19990059832A KR20000048295A KR 20000048295 A KR20000048295 A KR 20000048295A KR 1019990059832 A KR1019990059832 A KR 1019990059832A KR 19990059832 A KR19990059832 A KR 19990059832A KR 20000048295 A KR20000048295 A KR 20000048295A
Authority
KR
South Korea
Prior art keywords
layer
wiring
barrier metal
metal layer
tin
Prior art date
Application number
KR1019990059832A
Other languages
English (en)
Other versions
KR100396236B1 (ko
Inventor
야스다마꼬또
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20000048295A publication Critical patent/KR20000048295A/ko
Application granted granted Critical
Publication of KR100396236B1 publication Critical patent/KR100396236B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1078—Multiple stacked thin films not being formed in openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치의 배선 구조 (40) 는 실리콘 기판 상의 절연층 (46) 에 형성된 하부 배선층 (44); 주성분으로서 알루미늄을 가지고 절연층 (46) 에 형성된 비아 플러그 (48) 에 의하여 하부 배선층 (44) 과 접속되는 상부 배선층 (50a); 및 더 높은 <111> 배향을 가지는 제 1 베리어 금속층 (52a) 을 포함한다. 제 1 베리어 금속층 (52a) 의 더 높은 <111> 배향도는 EM 발생 및 진행을 억제하여 신뢰할 수 있는 배선 구조를 제공한다.

Description

반도체 장치의 배선 구조 및 그 제조 방법{INTERCONNECT STRUCTURE OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치의 배선 구조 및 그 제조 방법에 관한 것이며, 보다 구체적으로는 EM (Electro-Migration) 의 발생 및 진행을 억제할 수 있는 구조를 가지는, 알루미늄을 주성분으로 하는 다층 배선 구조 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화와 함께, 복수의 배선층이 상호 접속된 다층 배선 구조는 점점 복잡하게 된다.
종래의 다층 배선 구조를 제조하는 방법의 1예가 도 1a 내지 도 1f 를 참조하여 설명된다.
하부 배선층 (14) 은 실리콘 기판 (도시 생략) 상의 하지 절연막 (12) 상에 퇴적되고, 플라즈마 산화물로 이루어진 층간 절연막 (16) 은 도 1a 에 도시된 바와 같이 하부 배선층 (14) 상에 성막되고 평탄화된다.
하부 배선층 (14) 은 예를 들어, 배선 본체를 구성하는 Al-Cu 합금층, 그 위에 형성되며 두께 25 ㎚ 를 가지는 Ti 층 (14b) 및 포토리소그래피 공정에서 반사 방지막으로 형성되는 두께 50 ㎚ 를 가지는 제 1 TiN 층 (14c) 을 포함한다. 제 1 TiN 층의 퇴적 동안에 AlN 의 형성 방지를 위하여 Ti 층이 형성된다.
도 1b 에 도시된 바와 같이, 리쏘그래피 처리 및 에칭 처리에 의하여 접속 구멍 (18) 은 층간 절연막 (16) 에 형성되어 하부 배선층 (14) 에 도달한다.
그 후, 도 1c 에 도시된 바와 같이, 제 2 TiN 층 (20) 상에서 텅스텐 (W) 층 (22) 의 형성에 후속하는 접속 구멍의 벽을 포함하는 웨이퍼의 전체 표면상에 베리어 금속층으로서 제 2 TiN 층 (20) 이 형성된다.
그 후, 도 1d 에 도시된 바와 같이, 텅스텐층 (22) 은 제 2 TiN 층 (20) 이 노출될 때까지 플라즈마 에칭 방법을 사용함으로써 에치백되어, 텅스텐의 플러그 (24) 를 형성한다.
그 후, 도 1e 에 도시된 바와 같이, 두께 40 ㎚ 를 가지는 제 3 TiN 층 (26) 은 340 ℃ 의 온도에서의 스퍼터링에 의하여 제 3 TiN 층 (26) 상에 Al-Cu 합금층 (28) 의 퇴적에 후속하여 제 2 TiN 층 (20) 상에 베리어 금속층으로서 퇴적된다. Al-Cu 합금층 (28) 이 50 초간 냉각된 후에, 두께 25 ㎚ 를 가지는 Ti 층 (30) 및 두께 50 ㎚ 를 가지는 TiN 층 (32) 이 스퍼터링에 의하여 Al-Cu 합금층 (28) 상에 순차적으로 퇴적되어 상부 배선층 (34) 을 형성한다.
EM 으로 인한 플러그 (24) 상의 Al-Cu 합금층 (28) 에 공동 (空洞) 이 형성되더라도, TiN 층 (26) 은 Al-Cu 합금층 (28) 및 텅스텐층 (22) 사이의 콘택트 저항의 과도한 증가를 방지한다.
리쏘그래피 처리 및 건식 에칭 처리에 의한 TiN 층 (32), Ti 층 (30), Al-Cu 합금층 (28), 제 3 TiN 층 (26) 및 제 2 TiN 층 (20) 의 패터닝은 소정 배선 패턴을 가지는 상부 배선 (34) 을 제공한다.
상기 종래의 배선 구조에서, 그 미세화와 함께, Al-Cu 합금층의 EM 으로 인하여 배선의 수명이 현저하게 감소되어 동작 중에 배선 저항을 증가시키며, 결국 단선과 같은 배선 결함이 발생될 수도 있다.
전류는 플러그 바로 위의 배선에 집중되기 쉬우므로, EM 으로 인한 알루미늄의 마이그레이션 (migration) 은 용이하게 발생하여 공동을 만들 수도 있다.
도 1a 내지 1f 는 종래의 반도체 장치를 제조하는 일련의 단계를 순차적으로 도시하는 수직 단면도.
도 2 는 평균 고장 발생 기간과 알루미늄의 <111> 배향 및 평균 고장 발생 기간과 알루미늄 입자의 평균 입자 크기 사이의 관계를 도시하는 그래프.
도 3 은 베리어 금속층의 구성 및 알루미늄의 <111> 배향 사이의 관계에 관한 그래프.
도 4 는 본 발명의 제 1 실시예에 따른 적층 구조를 가지는 반도체 장치를 도시하는 수직 단면도.
도 5a 내지 5f 는 본 발명의 제 2 실시예에 따른 일련의 제조 방법을 순차적으로 도시하는 수직 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
12 하지 절연막 14 하부 배선
14a Al-Cu 합금층 14b Ti 층
14c TiN 층 16 층간 절연막
18 접속 구멍 20 TiN 층
22 텅스텐층 24 플러그
26 TiN 층 28 Al-Cu 층
30 Ti 층 32 TiN 층
34 상부 배선
40 반도체 장치의 배선 구조
42 하지 절연막 44 하부 배선
44a Al-Cu 합금층 44b Ti 층
44c TiN 층 46 층간 절연막
46a BPSG 층 46b SiOF 막
47 접속 구멍 48 비아 플러그
48a TiN 층 48b 텅스텐층
50 상부 배선 50a Al-Cu 합금층
50b Ti 층 50c TiN 층
52 적층 베리어 금속층 52a Ti 층
52b TiN 층
전술한 것을 감안한 본 발명의 목적은 알루미늄의 EM 의 발생 및 진행을 억제할 수 있는 배선 구조 및 제조 방법을 제공하는 것이다.
제 1 실시태양에서, 본 발명은 실리콘 기판, 실리콘 기판 상의 절연층에 형성된 하부 배선층, 절연층에 형성된 비아 플러그에 의하여 하부 배선층과 접속되며 주성분으로서 알루미늄을 가지는 상부 배선층, 및 비아 플러그와 상부 배선층 사이에 배치된 <111> 배향된 제 1 베리어 금속층을 포함하는 반도체 장치의 배선 구조를 제공한다.
제 2 실시태양에서, 본 발명은 절연층 아래 및 실리콘 기판 상에 하부 배선층을 형성하는 단계; 절연층에 접속 구멍을 형성하여 하부 배선층을 노출시키는 단계; 절연층 상 및 접속 구멍의 내벽 상에 제 1 베리어 금속층을 퇴적하는 단계; 접속 구멍을 충전하기 위하여 제 1 베리어 금속층상에 금속층을 퇴적하는 단계; 절연막이 노출될 때까지 금속층 및 제 1 베리어 금속층을 에칭하여 금속층 및 베리어 금속층의 비아 플러그를 형성하는 단계; 절연막 및 비아 플러그 상에 제 2 베리어 금속층을 퇴적하는 단계; 및 주성분이 알루미늄인 배선층이 제 2 베리어 금속층상에 퇴적하는 단계를 포함하는 반도체 장치의 배선 구조를 제조하는 방법을 제공한다.
본 발명의 배선 구조 및 본 발명의 방법으로부터의 제조에 따라서 상부 배선의 알루미늄의 증가된 <111> 배향은 알루미늄의 발생 및 진행을 억제한다. 따라서, EM 으로 인한 배선 결함이 실질적으로 발생되지 않기 때문에, 신뢰성 높은 배선 구조를 제공할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 이하의 설명으로부터 보다 명확해진다.
종래 배선 구조에서 알루미늄의 EM 의 진행 원인을 조사한 결과, 본 발명자는 배선 구조를 가지는 실리콘 기판에 대하여 Al-Cu 합금층에서 알루미늄의 <111> 배향이 극히 낮기 때문에 EM 이 진행한다는 것을 발견했다.
평균 고장 시간 (MTTF) 은 도 2 의 그래프의 라인 (L1) 에 도시된 바와 같은 알루미늄의 <111> 배향과 밀접하게 관련되어 MTTF 는 종축 상에 도시되고 횡축 상에 {(S/σ)log[Al(111) /Al(200)]} 의 <111> 배향의 함수이다. 도 2 에 도시된 바와 같이, MTTF 는 알루미늄의 <111> 배향의 증가로 증가한다. 도 2 에 도시된 바와 같이, MTTF 는 알루미늄의 <111> 배향의 증가와 함께 증가한다. 상기 그래프의 관계는 온도 80 ℃ 및 전류 밀도 1×105A/㎠ 에서 Al-0.5 % Cu 의 합금 배선을 채용함으로써 얻어진다.
Al-Cu 합금을 가지는 다층 배선 구조의 문제는 알루미늄 결정의 입자 구조의 증가로 지연되는 알루미늄의 EM 진행에 의하여 주로 야기된다. 따라서, 알루미늄의 EM 진행은 알루미늄 결정의 입자 크기를 증가시키는 알루미늄의 <111> 배향의 증가로 효과적으로 억제될 수 있다.
도 2 의 그래프에서 라인 (L2) 에 의하여 도시된 바와 같이, MTTF 는 알루미늄 결정의 입자 크기의 증가와 함께 증가한다.
본 발명자는 도 3a 및 3b 의 그래프에 도시된 바와 같은 그러한 관계가 Al-Cu 배선과 비아 플러그 사이에 위치된 베리어 금속층의 구성 및 Al-Cu 배선에서의 알루미늄의 <111> 배향 사이에 유효하다. 그래프에서, 도 3a 및 3b 는 횡축에서 2θ및 종축에서 X선의 회절 강도를 도시함으로써 얻어지는 XRD 분석 결과를 도시한다. 특정 재료의 특정 평면 방향은 X선의 회절 강도가 최고치를 가지는 2θ의 값으로부터 결정될 수 있으며, 평면 방향의 배향의 각도는 X선의 회절 강도의 최고치로부터 결정될 수 있다.
베리어 금속층이 TiN 층만을 포함하는 때, TiN 층 및 알루미늄의 <111> 배향이 낮고, 베리어 금속층이 Ti 층 및 TiN 층을 포함하는 때, TiN 층 및 알루미늄의 <111> 배향이 크게 상승된다는 것이 도 3a 및 3b 에 도시된다.
본 발명에서는, 상부 배선이 주성분이 알루미늄인 금속 또는 합금으로 이루어지기만 하면, 배선 구조의 층수는 제한되지 않는다. 예를 들어, 3층 배선 구조의 경우에, 제 2 레벨 배선층은 하부 배선층으로 선택되며 제 3 레벨 배선층은 상부 배선층으로 선택된다.
본 발명에서 제 1 베리어 금속층은 바람직하게 그 위에 TiN 층 및 TiN 층을 포함하는 적층막이다. 비아 플러그는 바람직하게 제 2 베리어 금속층 및 텅스텐층을 포함한다. 상부 배선층은 바람직하게 Al-Cu 합금으로 구성된다.
제 1 베리어 금속층의 하부에 포함된 Ti 층 및 TiN 층의 두께는 각각 20 ㎚ 이상 및 25 ㎚ 이상이다. 지정치 아래의 상기 층의 두께는 알루미늄의 EM 발생 및 진행을 억제하는 효과를 저감시킨다.
절연막의 상부층은 우수한 CMP 연마 능력 및 금속으로서 기판의 변질을 방지하는 효과를 가지는 플라즈마 산화물로 구성된다.
여기서, 본 발명은 첨부 도면을 참조하여 보다 구체적으로 설명된다.
(배선 구조에 대한 실시예)
도 4 에 도시된 제 1 실시예에 따른 반도체 장치의 반도체 기판 (도시 생략) 상의 배선 구조 (40) 는 하지 절연막 (42), 그 위에 형성된 하부 배선 (44), 하부 배선 (44) 주위에 형성된 층간 절연막 (46), 층간 절연막 (46) 을 관통하는 비아 플러그 (48) 및 비아 플러그 (48) 에 의하여 하부 배선 (44) 에 접속된 상부 배선 (50) 을 포함한다.
하부 배선 (44) 및 상부 배선 (50) 은 각각 지정된 패턴에 따라서 패터닝된다.
하부 배선 (44) 은 배선 본체를 구성하는 제 1 Al-Cu 합금층 (44a), 제 1 TiN 층의 퇴적 중 AlN 의 형성을 방지하기 위한 두께 25 ㎚ 를 가지는 제 1 Ti 층 (44b) 및 배선층을 패터닝하기 위한 포토리소그래픽 처리에서 반사 방지막으로 형성된 두께 50 ㎚ 을 가지는 제 1 TiN 층 (44c) 을 포함한다.
층간 절연막 (46) 은 BPSG 막 (46a) 및 플라즈마 CVD 방법에 의하여 BPSG 막 (46a) 상에 형성된 SiOF 막 (46b) 인 CVD 산화물을 포함한다.
SiOF 막 (46b) 은 금속으로 기판의 변질을 효과적으로 방지하기 위하여 CMP 연마에 사용되는 연마제 중의 금속, 예를 들면 인 (P) 을 제거하기 위하여 비아 플러그 (48) 및 트랩을 형성하기에 우수한 CMP 연마력을 가진다.
비아 플러그 (48) 는 층간 절연막 (46) 을 부분적으로 관통하는 재료를 형성하는 비아 플러그로 접속 구멍을 충전하기 위하여 형성되고, 하부 표면을 포함하는 접속 구멍의 벽 상에 베리어 금속층으로 형성되는 제 2 TiN 층 (48a) 및 접속 구멍을 충전함으로써 형성되는 텅스텐층 (48b) 을 포함한다.
상부 배선 (50) 은 두께 20 ㎚ 의 제 2 Ti 층 (52a) 및 비아 플러그 (48) 상에 퇴적되는 제 2 Ti 층 (52a) 상의 제 3 TiN 층 (52b) 을 가지는 제 1 적층 베리어 금속층 (52), 상부 배선 (50) 의 주배선을 구성하는 제 2 Al-Cu 합금층 (상부 배선층) (50a), 제 2 Al-Cu 합금층 (50a) 상의 제 4 TiN 층의 퇴적 중의 AlN 의 형성을 방지하는 제 3 Ti 층 (50b) 및 배선층을 패터닝하기 위한 포토리소그래픽 처리에서 반사 방지막으로서 형성되는 제 4 TiN 층 (50c) 을 포함한다.
제 2 Al-Cu 합금층 (50a) 은 예를 들어, 구리가 0.5 질량%, 나머지가 알루미늄이다.
제 2 Al-Cu 합금층 (50a), 제 3 Ti 층 (50b) 및 제 4 TiN 층 (50c) 의 두께는 각각 450 ㎚ , 25 ㎚ 및 50 ㎚ 이다.
제 1 실시예에서의 배선 구조 (40) 에서 상부 배선 (50) 의 제 1 적층 베리어 금속층 (52) 이 더 높은 <111> 배향을 가지는 제 2 Ti 층 (52a) 및 제 3 TiN 층 (52b) 을 포함하기 때문에, 상부 배선 (50) 의 제 2 Al-Cu 합금층 (50a) 에서 알루미늄의 <111> 배향은 알루미늄의 EM 발생 및 진행을 현저하게 억제할 만큼 극히 높다. EM 으로 인한 배선 결함이 실질적으로 없기 때문에, 높은 신뢰도를 가지는 배선 구조를 제공한다.
도 4 에 도시된 제 1 실시예의 배선 구조 (40) 와 유사한 구조를 가지도록 배선 샘플이 형성된 후에, 샘플의 수명 시험이 수행된다. 평균 고장 시간이 도 1a 내지 1f 에 도시된 종래 배선 구조의 그것과 비교하여 약 2.5 배로 연장된다는 것이 발견된다.
(배선 구조의 제조 방법의 실시예)
도 4 에 도시된 제 1 실시예의 배선 구조를 제조하는 예가 각 제조 단계를 순차적으로 도시하는 도 5a 내지 5f 를 참조하여 제 2 실시예로서 설명된다.
우선, 하부 배선 (44) 은 도 5a 에 도시된 실리콘 기판 (도시 생략) 상의 하지 절연막 (42) 상에 형성된다.
하부 배선 (44) 으로서, 주배선을 구성하는 제 1 Al-Cu 합금층 (44a), 두께 25 ㎚ 를 가지는 제 1 Ti 층 (44b) 및 두께 50 ㎚ 를 가지는 제 1 TiN 층 (44c) 은 스퍼터링에 의하여 순차적으로 퇴적된다.
BPSG 막 (46a) 및 SiOF 막 (46b) 은 하부 배선 (44) 상에 순차적으로 형성되어 층간 절연막 (46) 을 제공한다. SiOF (46b) 는 플라즈마 CVD 방법에 의하여 형성되며 이후 평탄화된다. SiOF (46b) 는 비아 플러그 (48) 를 형성하기 위한 우수한 CMP 연마 능력을 가지며 금속으로서 기판의 변질을 효과적으로 방지하기 위하여 성막되어 있다.
도 5b 에 도시된 바와 같이, 접속 구멍 (47) 은 SiOF 막 (46b) 및 BPSG 막 (46a) 을 포함하는 층간 절연막 (46) 을 부분적으로 관통하도록 형성되어 리쏘그래피 처리 및 에칭 처리에 의하여 하부 배선 (44) 에 도달한다.
그 후, 도 5c 에 도시된 바와 같이, 제 2 베리어 금속으로서의 제 2 TiN 층 (48a) 이 접속 구멍 (47) 의 벽을 포함하는 기판의 전체 표면상에 형성되고, 텅스텐층 (48b) 은 제 2 TiN 층 (48a) 상에 형성된다.
그 후, 도 5d 에 도시된 바와 같이, 비아 플러그 (48) 를 형성하기 위하여 SiOF 막 (46b) 이 노출될 때까지, 텅스텐층 (48b) 및 제 2 TiN 층 (48a) 이 CMP 연마에 의하여 제거된다.
평탄도가 높은 CMP 연마에 의하여 평탄화된 SiOF 막 (46b) 상에 형성될 때, 베리어 금속층은 더 높은 <111> 배향을 가진다.
그 후, 도 5e 에 도시된 바와 같이, 두께 20 ㎚ 를 가지는 제 2 Ti 층 (52a) 및 두께 40 ㎚ 를 가지는 제 3 TiN 층 (52b) 을 포함하는 적층 베리어 금속층 (52) 이 스퍼터링에 의하여 비아 플러그 (48) 및 SiOF 막 (46b) 상에 베리어 금속층으로서 퇴적된다.
아르곤 가스가 35 sccm 에서 흐르는 한편, 제 2 Ti 층 (52a) 은 음극선 역가열 (back-heating) 없이 스퍼터링에 의하여 퇴적되며, 제 2 Ti 층 (52a) 의 형성 이후에, 아르곤 가스 및 질소 가스가 각각 57 sccm 및 85 sccm 에서 흐르는 한편, 제 3 TiN 층 (52b) 은 음극선 역가열 없이 스퍼터링에 의하여 지속적으로 퇴적된다. 본 발명에서의 "지속적인 퇴적"은 비산화 대기에서 스퍼터링 장치로부터 또 다른 스퍼터링 장치로 웨이퍼가 전달된 후에 또 다른 처리없이 선행 퇴적 또는 후행 퇴적이 수행될 때 채용되는 것과 같은 동일한 스퍼터링 장치에서 후행 퇴적이 수행된다는 것을 의미한다.
제 3 TiN 층 (52b) 의 형성 후에, 아르곤 가스가 온도 340 ℃ 에서 스퍼터링에 의하여 35 sccm 에서 흐르는 한편, 상부 배선 (50) 의 주배선을 구성하는 두께 450 ㎚ 를 가지는 제 2 Al-Cu 합금층 (50a) 은 지속적으로 제 3 TiN 층 (52b) 상에 퇴적된다. 제 2 Al-Cu 합금층 (50a) 은 예를 들어, 구리 0.5 질랑% 이며, 그 나머지는 알루미늄이다.
제 2 Al-Cu 합금층 (50a) 의 퇴적 후에, 챔버 내의 온도가 200℃ 로 하강될 때까지 약 60초 간 냉각 챔버 내에 웨이퍼를 놓아둠으로써 냉각이 수행된다.
제 2 Al-Cu 합금층 (50a) 상에서, 배선층을 패터닝하기 위한 포토리소그래픽 처리에서 반사 방지막으로서 형성된 두께 50 ㎚ 를 가지는 제 4 TiN 층 (50c) 의 퇴적 중 AlN 의 형성 방지를 위한 두께 25 ㎚ 를 가지는 제 3 Ti 층 (50b) 을 포함하는 또 다른 적층 베리어 금속층이 스퍼터링에 의하여 퇴적된다.
아르곤 가스가 35 sccm 에서 흐르는 한편, 제 3 Ti 층 (50b) 은 음극선 역가열 없이 형성될 수 있고, 아르곤 가스 및 질소 가스가 각각 57 sccm 및 85 sccm 에서 흐르는 한편, 제 4 TiN 층 (50c) 은 음극선 역가열 없이 스퍼터링에 의하여 퇴적될 수 있다.
그 후, 제 4 TiN 층 (50c), 제 3 Ti 층 (50b), 제 2 Al-Cu 합금층 (50a), 제 3 TiN 층 (52b) 및 제 2 Ti 층 (52a) 은 리쏘그래피 처리 및 건식 에칭 처리에 의하여 패터닝되어 도 5f 에 도시된 바와 같은 소정의 배선 패턴을 가지는 상부 배선 (50) 을 형성한다.
상기 실시예들은 단지 예시로서 설명된 것이기 때문에, 본 발명은 상기 실시예에 한정되지 않고, 당업자는 본 발명의 범주를 벗어나서 다양한 수정예 또는 변형예를 구현할 수 있을 것이다.
본 발명에 따르면, 콘택트와 알루미늄을 주성분으로 하는 상층 배선과의 사이에 Ti 층과 Ti 층상에 성막된 TiN 층과의 적층막으로 되는 <111> 배향성이 높은 베리어 금속층을 개재시킨 배선 구조를 형성하는 것에 의해, 상부 배선의 알루미늄의 <111> 배향성을 향상시키고, 알루미늄의 EM 현상의 발생, 진행을 억제할 수 있다. 이것에 의해, 알루미늄의 EM 현상에 기인한 배선 결함이 발생하지 않기 때문에, 배선 구조의 신뢰성이 높다.
본 발명 방법은 본 발명에 관한 반도체 장치의 배선 구조를 형성하는 바람직한 방법이 실시되어 있다.

Claims (13)

  1. 실리콘 기판;
    상기 실리콘 기판 상의 절연층 (46) 에 형성된 하부 배선층 (44); 및
    상기 절연층 (46) 에 형성된 비아 플러그 (48) 에 의하여 하부 배선층 (44) 과 접속되고 주성분으로서 알루미늄을 가지는 상부 배선층 (50a) 을 구비하며,
    상기 비아 플러그 (48) 와 상기 상부 배선층 (50a) 사이에 배치된 <111> 배향의 제 1 베리어 금속층 (52) 을 더 구비하는 것을 특징으로 하는 반도체 장치의 배선 구조 (40).
  2. 제 1 항에 있어서,
    상기 제 1 베리어 금속층 (52) 은 그 위에 Ti 층 (52a) 및 TiN 층 (52b) 을 포함하는 적층막인 것을 특징으로 하는 반도체 장치의 배선 구조 (40).
  3. 제 1 항에 있어서,
    상기 비아 플러그 (48) 는 제 2 베리어 금속층 (48a) 및 텅스텐층 (48b) 을 포함하고, 상기 상부 배선층 (50a) 은 Al-Cu 합금으로 구성되는 것을 특징으로 하는 반도체 장치의 배선 구조 (40).
  4. 제 2 항에 있어서,
    상기 제 1 베리어 금속층 (52) 의 Ti 층 (52a) 및 TiN 층 (52b) 의 두께는 각각 20 ㎚ 및 25 ㎚ 이상인 것을 특징으로 하는 반도체 장치의 배선 구조 (40).
  5. 제 1 항에 있어서,
    상기 절연층 (46) 의 상부층은 플라즈마 산화물로 구성되는 것을 특징으로 하는 반도체 장치의 배선 구조 (40).
  6. 절연층 (46) 아래 및 실리콘 기판 상에 하부 배선층 (44) 을 형성하는 단계;
    상기 절연층 (46) 내의 접속 구멍을 형성하여 하부 배선층 (44)을 노출시키는 단계;
    상기 절연층 (46) 상에 및 접속 구멍의 내벽 상에 제 1 베리어 금속층 (48a) 을 퇴적하는 단계;
    상기 접속 구멍을 충전하기 위하여 상기 제 1 베리어 금속층 (48a) 상에 금속층 (48b) 을 퇴적하는 단계;
    절연막 (46) 이 노출될 때까지, 상기 금속층 (48b) 및 상기 제 1 베리어 금속층 (48a) 을 에칭하여 상기 금속층 및 베리어 금속층의 비아 플러그 (48) 를 형성하는 단계를 구비하며,
    상기 절연막 및 상기 비아 플러그 (48) 상에 제 2 베리어 금속층 (52) 을 퇴적하는 단계; 및
    상기 제 2 베리어 금속층 (52) 상에 주성분이 알루미늄인 배선층 (50a) 을 퇴적하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
  7. 제 6 항에 있어서,
    상기 제 2 베리어 금속층 (52) 은 스퍼터링에 의하여 Ti 층 (52a) 및 TiN 층 (52b) 을 순차적으로 퇴적함으로써 형성되는 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
  8. 제 6 항에 있어서,
    상기 비아 플러그 (48) 형성 단계에서 상기 금속층 (48b) 및 상기 제 1 베리어 금속층 (48a) 을 제거하기 위하여 CMP 연마가 채용되는 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
  9. 제 7 항에 있어서,
    상기 TiN 층 (52b) 은 상기 Ti 층 (52a) 의 퇴적 후에 스퍼터링에 의하여 지속적으로 퇴적되는 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
  10. 제 7 항에 있어서,
    상기 배선층 (50a) 은 상기 TiN 층 (52b) 의 퇴적 후에 스퍼터링에 의하여 지속적으로 퇴적되는 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
  11. 제 7 항에 있어서,
    배선층 퇴적 단계의 종료시 소정 시간동안 상기 배선층 (50a) 이 냉각된 후에 퇴적되는 배선층 (50a) 상에 Ti 층 (50b) 및 TiN (50c) 를 더 구비하는 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
  12. 제 6 항에 있어서,
    상기 배선층 (50a) 은 Al-Cu 합금으로 구성된 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
  13. 제 6 항에 있어서,
    상기 배선층 (50a) 은 <111> 배향된 것을 특징으로 하는 반도체 장치의 배선 구조 (40) 를 제조하는 방법.
KR10-1999-0059832A 1998-12-21 1999-12-21 반도체 장치의 배선 구조 및 그 제조 방법 KR100396236B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-362468 1998-12-21
JP36246898A JP3353727B2 (ja) 1998-12-21 1998-12-21 半導体装置の配線構造の形成方法

Publications (2)

Publication Number Publication Date
KR20000048295A true KR20000048295A (ko) 2000-07-25
KR100396236B1 KR100396236B1 (ko) 2003-09-02

Family

ID=18476933

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0059832A KR100396236B1 (ko) 1998-12-21 1999-12-21 반도체 장치의 배선 구조 및 그 제조 방법

Country Status (5)

Country Link
US (2) US6383914B1 (ko)
JP (1) JP3353727B2 (ko)
KR (1) KR100396236B1 (ko)
CN (1) CN1139987C (ko)
TW (1) TW448538B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040025110A (ko) * 2002-09-18 2004-03-24 아남반도체 주식회사 반도체 소자의 텅스텐 플러그 형성 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4236778B2 (ja) * 1999-11-01 2009-03-11 株式会社ルネサステクノロジ 半導体装置
DE10011886A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leiterstruktur für einen integrierten Schaltkreis
US6617689B1 (en) * 2000-08-31 2003-09-09 Micron Technology, Inc. Metal line and method of suppressing void formation therein
US6492281B1 (en) * 2000-09-22 2002-12-10 Advanced Micro Devices, Inc. Method of fabricating conductor structures with metal comb bridging avoidance
JP4943577B2 (ja) * 2000-11-14 2012-05-30 白土 猛英 Ｍｉｓ電界効果トランジスタ及びその製造方法
US6958264B1 (en) * 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
KR100447970B1 (ko) * 2001-12-15 2004-09-10 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US7030031B2 (en) * 2003-06-24 2006-04-18 International Business Machines Corporation Method for forming damascene structure utilizing planarizing material coupled with diffusion barrier material
KR100590205B1 (ko) * 2004-01-12 2006-06-15 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
KR100628216B1 (ko) 2004-12-24 2006-09-26 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
JP5204370B2 (ja) * 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4718962B2 (ja) * 2005-10-07 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置
US7494921B2 (en) * 2005-12-29 2009-02-24 Dongbu Electronics Co., Ltd. Aluminum metal line of a semiconductor device and method of fabricating the same
US7960835B2 (en) * 2009-05-04 2011-06-14 Macronix International Co., Ltd. Fabrication of metal film stacks having improved bottom critical dimension
JP5655308B2 (ja) * 2010-01-07 2015-01-21 ヤマハ株式会社 半導体装置の製造方法
CN102092671B (zh) * 2010-12-30 2016-01-06 上海集成电路研发中心有限公司 平坦牺牲层和mems微桥结构的制造方法
CN103123909A (zh) * 2011-11-18 2013-05-29 无锡华润上华科技有限公司 一种铝互连线及其制备方法
KR102038090B1 (ko) 2012-12-11 2019-10-29 삼성전자 주식회사 반도체 소자
CN106409754B (zh) * 2015-07-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN109585420A (zh) * 2018-12-24 2019-04-05 中国电子科技集团公司第五十八研究所 一种抗电迁移的金属层结构及其工艺方法
CN110534428B (zh) * 2019-09-05 2022-02-15 武汉新芯集成电路制造有限公司 金属层结构的制造方法以及半导体器件及其制造方法
US20210285102A1 (en) * 2020-03-11 2021-09-16 Applied Materials, Inc. Gap fill methods using catalyzed deposition

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
JPH06268083A (ja) * 1993-03-11 1994-09-22 Sony Corp 半導体装置の配線
JP3328359B2 (ja) * 1993-03-26 2002-09-24 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
JPH0917785A (ja) 1995-06-30 1997-01-17 Sony Corp 半導体装置のアルミニウム系金属配線
JPH09275139A (ja) 1996-04-04 1997-10-21 Sony Corp 半導体装置の配線形成方法及びスパッタ装置
JP3651112B2 (ja) 1996-05-10 2005-05-25 ソニー株式会社 配線形成方法
KR100230392B1 (ko) 1996-12-05 1999-11-15 윤종용 반도체 소자의 콘택 플러그 형성방법
JPH10294314A (ja) 1997-04-17 1998-11-04 Sony Corp 半導体装置およびその製造方法
JPH11354519A (ja) 1998-06-04 1999-12-24 Denso Corp 半導体装置及びその製造方法
JP2000114263A (ja) 1998-10-08 2000-04-21 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6207568B1 (en) * 1998-11-27 2001-03-27 Taiwan Semiconductor Manufacturing Company Ionized metal plasma (IMP) method for forming (111) oriented aluminum containing conductor layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040025110A (ko) * 2002-09-18 2004-03-24 아남반도체 주식회사 반도체 소자의 텅스텐 플러그 형성 방법

Also Published As

Publication number Publication date
US20010021578A1 (en) 2001-09-13
CN1139987C (zh) 2004-02-25
US6383914B1 (en) 2002-05-07
CN1258099A (zh) 2000-06-28
JP2000183168A (ja) 2000-06-30
TW448538B (en) 2001-08-01
KR100396236B1 (ko) 2003-09-02
JP3353727B2 (ja) 2002-12-03

Similar Documents

Publication Publication Date Title
KR100396236B1 (ko) 반도체 장치의 배선 구조 및 그 제조 방법
US7528066B2 (en) Structure and method for metal integration
KR100475931B1 (ko) 반도체 소자의 다층 배선 형성방법
JP4918778B2 (ja) 半導体集積回路装置の製造方法
US6653737B2 (en) Interconnection structure and method for fabricating same
JPH04290232A (ja) 溝埋込み配線形成方法
JPH08204005A (ja) 半導体装置及びその製造方法
JPH07211776A (ja) 半導体基板に導体路を形成する方法
JP2000106396A (ja) 半導体装置の製造方法
US6174798B1 (en) Process for forming metal interconnect stack for integrated circuit structure
JPH07115074A (ja) 配線形成方法
JP3816091B1 (ja) 半導体装置及びその製造方法
US6225226B1 (en) Method for processing and integrating copper interconnects
JP2010040771A (ja) 半導体装置の製造方法
TWI409882B (zh) 半導體裝置及其製造方法
JP2004140198A (ja) 半導体装置およびその製造方法
KR100854898B1 (ko) 반도체 소자의 다층 배선 형성 방법
JP3269490B2 (ja) 半導体集積回路装置およびその製造方法
KR100808794B1 (ko) 반도체 소자의 제조 방법
KR100458589B1 (ko) 반도체 소자 제조 방법
KR100406741B1 (ko) 반도체 소자 제조 방법
KR100523614B1 (ko) 반도체 소자 제조 방법
JPH11265934A (ja) 接続部の形成方法
JPH0582653A (ja) 半導体装置の製造方法
JPH0366128A (ja) 多層配線構造体およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee