JPH05275370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05275370A JPH05275370A JP7185592A JP7185592A JPH05275370A JP H05275370 A JPH05275370 A JP H05275370A JP 7185592 A JP7185592 A JP 7185592A JP 7185592 A JP7185592 A JP 7185592A JP H05275370 A JPH05275370 A JP H05275370A
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Abstract
(57)【要約】
【目的】高信頼性の平坦化された多層配線を形成する。
【構成】第１層の配線をタングステンシリサイド１０
８，アルミニウム・シリコン合金１０５ａ，窒化タング
ステン１１１，およびタングステン１１２の５層の積層
膜で形成する。プラズマシリコン酸化膜１１０に第１層
の配線に至るスルーホールを形成した後、タングステン
１１２上に選択ＣＶＤ法により形成したタングステン１
１３によりこのスルーホールを埋設し、アルミニウム・
シリコン合金１０５ｂにより第２層の配線を形成する。
８，アルミニウム・シリコン合金１０５ａ，窒化タング
ステン１１１，およびタングステン１１２の５層の積層
膜で形成する。プラズマシリコン酸化膜１１０に第１層
の配線に至るスルーホールを形成した後、タングステン
１１２上に選択ＣＶＤ法により形成したタングステン１
１３によりこのスルーホールを埋設し、アルミニウム・
シリコン合金１０５ｂにより第２層の配線を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体基板に接続する配線がシリコンを含む
アルミニウム合金を主成分とし、その上層に高融点金属
層，あるいは高融点金属間合金層を備えた配線の製造方
法に関する。
関し、特に半導体基板に接続する配線がシリコンを含む
アルミニウム合金を主成分とし、その上層に高融点金属
層，あるいは高融点金属間合金層を備えた配線の製造方
法に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進むに従い、配
線は細くなりエレクトロマイグレーションやストレスマ
イグレーションにより断線が発生しやすいという信頼性
上の問題が大きくなってきている。これらの問題を解決
するために、配線の構造はシリコンを含むアルミニウム
合金の単層配線からこのアルミニウム合金と高融点金
属，あるいは高融点金属を含む合金との積層構造の採用
へと変化してきた。
線は細くなりエレクトロマイグレーションやストレスマ
イグレーションにより断線が発生しやすいという信頼性
上の問題が大きくなってきている。これらの問題を解決
するために、配線の構造はシリコンを含むアルミニウム
合金の単層配線からこのアルミニウム合金と高融点金
属，あるいは高融点金属を含む合金との積層構造の採用
へと変化してきた。
【０００３】１層配線を有する半導体装置の１つの例の
断面図である図６を参照すると、上述の技術を用いた１
層配線の半導体装置の配線は、まず、シリコン基板２０
１の表面にシリコン酸化膜２０２を形成し、このシリコ
ン酸化膜２０２にコンタクトホールを形成した後、全面
にチタニウム２０３，窒化チタニウム２０４，アルミニ
ウム・シリコン合金２０５ａ，およびチタニウム・タン
グステン合金２０７ａを順次形成し、この４層の積層膜
をパターニングして配線を形成している。
断面図である図６を参照すると、上述の技術を用いた１
層配線の半導体装置の配線は、まず、シリコン基板２０
１の表面にシリコン酸化膜２０２を形成し、このシリコ
ン酸化膜２０２にコンタクトホールを形成した後、全面
にチタニウム２０３，窒化チタニウム２０４，アルミニ
ウム・シリコン合金２０５ａ，およびチタニウム・タン
グステン合金２０７ａを順次形成し、この４層の積層膜
をパターニングして配線を形成している。
【０００４】また、２層配線を有する半導体装置の１つ
の例の断面図である図７を参上すると、上述の技術を用
いた２層配線の半導体装置の配線は、まず、シリコン基
板２０１の表面にシリコン酸化膜２０２を形成し、この
シリコン酸化膜２０２にコンタクトホールを形成した
後、全面にタングステンシリサイド２０８，およびアル
ミニウム・シリコン合金２０５ａを順次堆積し、この２
層膜をパターニングして第１層の配線を形成する。次
に、全面にプラズマシリコン酸化膜２１０を堆積した
後、これに上記の第１層配線に至るスルーホールを設
け、全面にチタニウム・タングステン合金２０７ｂ，ア
ルミニウム・シリコン合金２０５ｂを堆積し、この２層
膜をパターニングして第２層の配線を形成する。
の例の断面図である図７を参上すると、上述の技術を用
いた２層配線の半導体装置の配線は、まず、シリコン基
板２０１の表面にシリコン酸化膜２０２を形成し、この
シリコン酸化膜２０２にコンタクトホールを形成した
後、全面にタングステンシリサイド２０８，およびアル
ミニウム・シリコン合金２０５ａを順次堆積し、この２
層膜をパターニングして第１層の配線を形成する。次
に、全面にプラズマシリコン酸化膜２１０を堆積した
後、これに上記の第１層配線に至るスルーホールを設
け、全面にチタニウム・タングステン合金２０７ｂ，ア
ルミニウム・シリコン合金２０５ｂを堆積し、この２層
膜をパターニングして第２層の配線を形成する。
【０００５】このような従来の配線構造では、ソリッド
・ステイト・テキノロジーの１９８６年２月号の１３１
〜１３６ページ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎ
ｏｌｏｇｙ，Ｆｅｂｒｕａｒｙ １９８６，ｐｐ．１３
１〜１３６）の報告によれば、アルミニウム合金中のシ
リコンは極めて活性なため、その後の熱処理により高融
点金属，あるいは高融点金属間合金と反応してしまい、
アルミニウム合金中のシリコンの濃度が実質的に低下し
てしまう。
・ステイト・テキノロジーの１９８６年２月号の１３１
〜１３６ページ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎ
ｏｌｏｇｙ，Ｆｅｂｒｕａｒｙ １９８６，ｐｐ．１３
１〜１３６）の報告によれば、アルミニウム合金中のシ
リコンは極めて活性なため、その後の熱処理により高融
点金属，あるいは高融点金属間合金と反応してしまい、
アルミニウム合金中のシリコンの濃度が実質的に低下し
てしまう。
【０００６】つまり、図６におけるチタニウム・タング
ステン合金２０７ａ，および図７におけるチタニウム・
タングステン合金２０７ｂがアルミニウムと反応し、ま
ずＴｉＡｌ3 が形成される。その後、このＴｉＡｌ3 と
シリコンが反応し、Ｔｉ5 Ａｌ7 Ｓｉ12等が形成され
る。そのため、図６におけるアルミニウム・シリコン合
金２０５ａ，および図７におけるアルミニウム・シリコ
ン合金２０５ａ並びにアルミニウム・シリコン合金２０
５ｂの中のシリコンが消費され、アルミニウム合金中の
シリコン濃度が低下する。
ステン合金２０７ａ，および図７におけるチタニウム・
タングステン合金２０７ｂがアルミニウムと反応し、ま
ずＴｉＡｌ3 が形成される。その後、このＴｉＡｌ3 と
シリコンが反応し、Ｔｉ5 Ａｌ7 Ｓｉ12等が形成され
る。そのため、図６におけるアルミニウム・シリコン合
金２０５ａ，および図７におけるアルミニウム・シリコ
ン合金２０５ａ並びにアルミニウム・シリコン合金２０
５ｂの中のシリコンが消費され、アルミニウム合金中の
シリコン濃度が低下する。
【０００７】特に、図６，および図７におけるアルミニ
ウム・シリコン合金２０５ａ中のシリコン濃度が低下し
てしまうと、例え窒化チタニウム２０４（図６），タン
グステンシリサイド２０８（図７）等のバリアメタルが
存在しても、４５０℃以上の熱処理の時点でシリコン基
板２０１からアルミニウム・シリコン合金２０５ａ（図
６，および図７）中にシリコンが拡散し、シリコン基板
２０１に形成された接合（図示せず）が破壊されるとい
う問題が起る。
ウム・シリコン合金２０５ａ中のシリコン濃度が低下し
てしまうと、例え窒化チタニウム２０４（図６），タン
グステンシリサイド２０８（図７）等のバリアメタルが
存在しても、４５０℃以上の熱処理の時点でシリコン基
板２０１からアルミニウム・シリコン合金２０５ａ（図
６，および図７）中にシリコンが拡散し、シリコン基板
２０１に形成された接合（図示せず）が破壊されるとい
う問題が起る。
【０００８】このような問題を解決するために、高融点
金属，あるいは高融点金属間合金のかわりに、それらの
窒化物層を用いることが行なわれている。
金属，あるいは高融点金属間合金のかわりに、それらの
窒化物層を用いることが行なわれている。
【０００９】
【発明が解決しようとする課題】このように従来の配線
構造では、高融点金属窒化膜，あるいは高融点金属間合
金の窒化膜を用いているために配線の比抵抗が高くな
る。このため、これらとアルミニウム合金とを積層した
配線は、高融点金属，あるいは高融点金属間合金とアル
ミニウム合金とを積層した配線に比べて、耐エレクトロ
マイグレーション性や耐ストレスマイグレーション性が
劣るという問題がある。
構造では、高融点金属窒化膜，あるいは高融点金属間合
金の窒化膜を用いているために配線の比抵抗が高くな
る。このため、これらとアルミニウム合金とを積層した
配線は、高融点金属，あるいは高融点金属間合金とアル
ミニウム合金とを積層した配線に比べて、耐エレクトロ
マイグレーション性や耐ストレスマイグレーション性が
劣るという問題がある。
【００１０】また、高融点金属窒化膜，あるいは高融点
金属間合金の窒化膜の上に選択ＣＶＤ法により金属層を
形成しようとしても、これら窒化膜では電子供与性が低
いため、選択成長が困難であるという問題点を有してい
る。例えば、図８に示すように、シリコン基板２０１上
のシリコン酸化膜２０２上に窒化チタニウム・タングス
テン２０６を形成し、この窒化チタニウム・タングステ
ン２０６上に選択ＣＶＤ法によりタングステン２１３を
成長させても、図示したようにタングステン２１３の表
面形状は非常に凹凸が激しく、製品に適用することは不
可能である。
金属間合金の窒化膜の上に選択ＣＶＤ法により金属層を
形成しようとしても、これら窒化膜では電子供与性が低
いため、選択成長が困難であるという問題点を有してい
る。例えば、図８に示すように、シリコン基板２０１上
のシリコン酸化膜２０２上に窒化チタニウム・タングス
テン２０６を形成し、この窒化チタニウム・タングステ
ン２０６上に選択ＣＶＤ法によりタングステン２１３を
成長させても、図示したようにタングステン２１３の表
面形状は非常に凹凸が激しく、製品に適用することは不
可能である。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に接続する配線がシリコンを含む
アルミニウム合金を主成分とする半導体装置の配線の製
造方法において、シリコンを含むアルミニウム合金を形
成する工程と、少なくとも、シリコンを含むアルミニウ
ム合金の上層に、高融点金属窒化膜を介して高融点金属
層を形成する工程，あるいは高融点金属間合金の窒化膜
を介して高融点金属間合金層を形成する工程と、を有し
ている。
造方法は、半導体基板に接続する配線がシリコンを含む
アルミニウム合金を主成分とする半導体装置の配線の製
造方法において、シリコンを含むアルミニウム合金を形
成する工程と、少なくとも、シリコンを含むアルミニウ
ム合金の上層に、高融点金属窒化膜を介して高融点金属
層を形成する工程，あるいは高融点金属間合金の窒化膜
を介して高融点金属間合金層を形成する工程と、を有し
ている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】１層の配線からなる半導体装置の断面図で
ある図１を参照すると、本発明の第１の実施例は、シリ
コン基板１０１の表面にシリコン酸化膜１０２を形成
し、このシリコン酸化膜１０２にコンタクトホールを形
成した後、全面にチタニウム１０３，窒化チタニウム１
０４，アルミニウム・シリコン合金１０５ａ，窒化チタ
ニウム・タングステン合金１０６ａ，およびチタニウム
・タングステン合金１０７ａを順次堆積し、この５層膜
をパターニングして第１層の配線を形成する。
ある図１を参照すると、本発明の第１の実施例は、シリ
コン基板１０１の表面にシリコン酸化膜１０２を形成
し、このシリコン酸化膜１０２にコンタクトホールを形
成した後、全面にチタニウム１０３，窒化チタニウム１
０４，アルミニウム・シリコン合金１０５ａ，窒化チタ
ニウム・タングステン合金１０６ａ，およびチタニウム
・タングステン合金１０７ａを順次堆積し、この５層膜
をパターニングして第１層の配線を形成する。
【００１４】チタニウム１０３の膜厚は１０〜１０００
ｎｍであり、これは配線のコンタクト抵抗を下げるため
に設けてある。窒化チタニウム１０４の膜厚は５０〜２
００ｎｍであり、これはシリコンとアルミニウムとの相
互拡散を防止するバリアメタルとして機能する。アルミ
ニウム・シリコン合金１０５ａの膜厚は４００〜１５０
０ｎｍであり、これは主たる配線材料となる。チタニウ
ム・タングステン合金１０７ａの膜厚は５０〜２００ｎ
ｍであり、これは耐ストレスマイグレーション性の向上
に寄与する。窒化チタニウム・タングステン合金１０６
ａの膜厚は３０〜１００ｎｍである。この窒化チタニウ
ム・タングステン合金１０６ａの存在により、アルミニ
ウム・シリコン合金１０５ａがチタニウム・タングステ
ン合金１０７ａと反応してアルミニウム中のシリコンの
濃度が低下するという現象の発生を抑制し、熱処理によ
る接合の破壊は起らなくなる。
ｎｍであり、これは配線のコンタクト抵抗を下げるため
に設けてある。窒化チタニウム１０４の膜厚は５０〜２
００ｎｍであり、これはシリコンとアルミニウムとの相
互拡散を防止するバリアメタルとして機能する。アルミ
ニウム・シリコン合金１０５ａの膜厚は４００〜１５０
０ｎｍであり、これは主たる配線材料となる。チタニウ
ム・タングステン合金１０７ａの膜厚は５０〜２００ｎ
ｍであり、これは耐ストレスマイグレーション性の向上
に寄与する。窒化チタニウム・タングステン合金１０６
ａの膜厚は３０〜１００ｎｍである。この窒化チタニウ
ム・タングステン合金１０６ａの存在により、アルミニ
ウム・シリコン合金１０５ａがチタニウム・タングステ
ン合金１０７ａと反応してアルミニウム中のシリコンの
濃度が低下するという現象の発生を抑制し、熱処理によ
る接合の破壊は起らなくなる。
【００１５】２層配線を有する半導体装置の断面図であ
る図２を参照すると、本発明の第２の実施例は、シリコ
ン基板１０１の表面にシリコン酸化膜１０２を形成し、
このシリコン酸化膜１０２にコンタクトホールを形成し
た後、全面にタングステンシリサイド１０８，およびア
ルミニウム・シリコン・銅合金１０９ａを順次堆積し、
この２層膜をパターニングして第１層の配線を形成す
る。次に、全面にプラズマシリコン酸化膜１１０を堆積
した後、これに上記の第１層配線に至るスルーホールを
設ける。次に、全面に膜厚３０〜１００ｎｍの窒化チタ
ニウム・タングステン合金１０６ｂ，膜厚５０〜２００
ｎｍのチタニウム・タングステン合金１０７ｂ，および
膜厚０．５〜２．０μｍのアルミニウム・シリコン・銅
合金１０９ｂを順次堆積し、この３層膜のパターニング
により第２層の配線を形成する。
る図２を参照すると、本発明の第２の実施例は、シリコ
ン基板１０１の表面にシリコン酸化膜１０２を形成し、
このシリコン酸化膜１０２にコンタクトホールを形成し
た後、全面にタングステンシリサイド１０８，およびア
ルミニウム・シリコン・銅合金１０９ａを順次堆積し、
この２層膜をパターニングして第１層の配線を形成す
る。次に、全面にプラズマシリコン酸化膜１１０を堆積
した後、これに上記の第１層配線に至るスルーホールを
設ける。次に、全面に膜厚３０〜１００ｎｍの窒化チタ
ニウム・タングステン合金１０６ｂ，膜厚５０〜２００
ｎｍのチタニウム・タングステン合金１０７ｂ，および
膜厚０．５〜２．０μｍのアルミニウム・シリコン・銅
合金１０９ｂを順次堆積し、この３層膜のパターニング
により第２層の配線を形成する。
【００１６】本実施例においても、窒化チタニウム・タ
ングステン合金１０６ｂの存在により、第１層の配線を
構成するアルミニウム・シリコン・銅合金１０９ａがチ
タニウム・タングステン合金１０７ｂと反応してこの中
のシリコン濃度が低下するということは避けられる。一
方、第２層の配線を構成するアルミニウム・シリコン・
銅合金１０９ｂはチタニウム・タングステン合金１０７
ｂと反応してこの中のシリコン濃度が低下するが、この
現象は窒化チタニウム・タングステン合金１０６ｂの存
在により、第１層の配線に対して全く影響を与えず、接
合の破壊は発生しない。
ングステン合金１０６ｂの存在により、第１層の配線を
構成するアルミニウム・シリコン・銅合金１０９ａがチ
タニウム・タングステン合金１０７ｂと反応してこの中
のシリコン濃度が低下するということは避けられる。一
方、第２層の配線を構成するアルミニウム・シリコン・
銅合金１０９ｂはチタニウム・タングステン合金１０７
ｂと反応してこの中のシリコン濃度が低下するが、この
現象は窒化チタニウム・タングステン合金１０６ｂの存
在により、第１層の配線に対して全く影響を与えず、接
合の破壊は発生しない。
【００１７】２層配線を有する別の半導体装置の断面図
である図３を参照すると、本発明の第３の実施例は、第
１層の配線がタングステンシリサイド１０８，アルミニ
ウム・シリコン合金１０５ａ，窒化タングステン１１
１，およびタングステン１１２から形成される。タング
ステン１１２はスパッタリングにより形成される。窒化
タングステン１１１，およびタングステン１１２の膜厚
は、上記第１の実施例における窒化チタニウム・タング
ステン合金１０６ａ，およびチタニウム・タングステン
合金１０７ａの膜厚と同程度である。全面にプラズマシ
リコン酸化膜１１０を堆積した後、これに上記の第１層
配線に至るスルーホールを設ける。次に、選択的なＬＰ
ＣＶＤ法によるタングステン１１３の成長を行ない、こ
のスルーホールを埋設する。続いて、アルミニウム・シ
リコン合金１０５ｂにより、第２層の配線が形成され
る。
である図３を参照すると、本発明の第３の実施例は、第
１層の配線がタングステンシリサイド１０８，アルミニ
ウム・シリコン合金１０５ａ，窒化タングステン１１
１，およびタングステン１１２から形成される。タング
ステン１１２はスパッタリングにより形成される。窒化
タングステン１１１，およびタングステン１１２の膜厚
は、上記第１の実施例における窒化チタニウム・タング
ステン合金１０６ａ，およびチタニウム・タングステン
合金１０７ａの膜厚と同程度である。全面にプラズマシ
リコン酸化膜１１０を堆積した後、これに上記の第１層
配線に至るスルーホールを設ける。次に、選択的なＬＰ
ＣＶＤ法によるタングステン１１３の成長を行ない、こ
のスルーホールを埋設する。続いて、アルミニウム・シ
リコン合金１０５ｂにより、第２層の配線が形成され
る。
【００１８】本実施例においては、窒化タングステン１
１１がアルミニウム・シリコン合金１０５ａ中のシリコ
ンとタングステン１１２，１１３との反応を阻止する。
また本実施例では、図８に示すように、選択成長による
タングステン１１３の下地はスパッタリングによるタン
グステン１１１であるため、電子供与性は高く、選択性
の良好な表面の凹凸が少ないタングステン１１３を得る
ことができる。
１１がアルミニウム・シリコン合金１０５ａ中のシリコ
ンとタングステン１１２，１１３との反応を阻止する。
また本実施例では、図８に示すように、選択成長による
タングステン１１３の下地はスパッタリングによるタン
グステン１１１であるため、電子供与性は高く、選択性
の良好な表面の凹凸が少ないタングステン１１３を得る
ことができる。
【００１９】２層配線を有するさらに別の半導体装置の
断面図である図５を参照すると、本発明の第４の実施例
は、第１層の配線がタングステンシリサイド１０８，ア
ルミニウム・シリコン合金１０５ａから形成される。全
面にプラズマシリコン酸化膜１１０を堆積した後、これ
に上記の第１層配線に至るスルーホールを設ける。次
に、全面に窒化チタニウム・タングステン１０６ｂ，お
よびチタニウム・タングステン１０７ｂを形成した後、
全面にＣＶＤ法によりアルミニウム１１４の堆積する。
この３層膜をパターニングして、第２層の配線が形成さ
れる。
断面図である図５を参照すると、本発明の第４の実施例
は、第１層の配線がタングステンシリサイド１０８，ア
ルミニウム・シリコン合金１０５ａから形成される。全
面にプラズマシリコン酸化膜１１０を堆積した後、これ
に上記の第１層配線に至るスルーホールを設ける。次
に、全面に窒化チタニウム・タングステン１０６ｂ，お
よびチタニウム・タングステン１０７ｂを形成した後、
全面にＣＶＤ法によりアルミニウム１１４の堆積する。
この３層膜をパターニングして、第２層の配線が形成さ
れる。
【００２０】本実施例は第２の実施例と同様の効果を有
する。さらに本実施例は、ＣＶＤ法によりアルミニウム
１１４を形成するため、工程数を増加されることなくス
ルーホールの埋め込み，表面の平坦化を同時に行なうこ
とが可能のなる。これにより、第３層以上の配線の形成
が容易になる。
する。さらに本実施例は、ＣＶＤ法によりアルミニウム
１１４を形成するため、工程数を増加されることなくス
ルーホールの埋め込み，表面の平坦化を同時に行なうこ
とが可能のなる。これにより、第３層以上の配線の形成
が容易になる。
【００２１】
【発明の効果】以上説明したように本発明は、半導体基
板に接続する第１層の配線がシリコンを含むアルミニウ
ム合金を主成分としており、この上層に高融点金属層，
あるいは高融点金属間合金層を形成するに先だって、高
融点金属窒化膜，あるいは高融点金属間合金の窒化膜を
形成するため、第１層の配線を構成するシリコンを含む
アルミニウム合金中のシリコンとこの上層の高融点金
属，あるいは高融点金属間合金との間の反応を阻止する
ことが可能になり、シリコン基板に形成された接合の破
壊を防止することができる。
板に接続する第１層の配線がシリコンを含むアルミニウ
ム合金を主成分としており、この上層に高融点金属層，
あるいは高融点金属間合金層を形成するに先だって、高
融点金属窒化膜，あるいは高融点金属間合金の窒化膜を
形成するため、第１層の配線を構成するシリコンを含む
アルミニウム合金中のシリコンとこの上層の高融点金
属，あるいは高融点金属間合金との間の反応を阻止する
ことが可能になり、シリコン基板に形成された接合の破
壊を防止することができる。
【００２２】また、積層構造を有する第１層の配線の最
上層が高融点金属，あるいは高融点金属間合金で形成さ
れるため、例えば第２層との間のスルーホール，あるい
は第２層を構成するための金属膜の選択成長が容易にな
る。
上層が高融点金属，あるいは高融点金属間合金で形成さ
れるため、例えば第２層との間のスルーホール，あるい
は第２層を構成するための金属膜の選択成長が容易にな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】本発明の第３の実施例を説明するための断面図
である。
である。
【図４】本発明の第３の実施例の効果を説明するための
断面図である。
断面図である。
【図５】本発明の第４の実施例を説明するための断面図
である。
である。
【図６】従来の１層の配線を有する半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図７】従来の２層の配線を有する半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図８】従来の半導体装置の製造方法の問題点を説明す
るための断面図である。
るための断面図である。
１０１，２０１ シリコン基板 １０２，２０２ シリコン酸化膜 １０３，２０３ チタニウム １０４，２０４ 窒化チタニウム １０５ａ，１０５ｂ，２０５ａ，２０５ｂ アルミニ
ウム・シリコン合金 １０６ａ，１０６ｂ，２０６ 窒化チタニウム・タン
グステン １０７ａ，１０７ｂ，２０７ａ，２０７ｂ チタニウ
ム・タングステン １０８，２０８ タングステンシリサイド １０９ａ，１０９ｂ アルミニウム・シリコン・銅合
金 １１０，２１０ プラズマシリコン酸化膜 １１１ 窒化タングステン １１２，１１３，２１３ タングステン １１４ アルミニウム
ウム・シリコン合金 １０６ａ，１０６ｂ，２０６ 窒化チタニウム・タン
グステン １０７ａ，１０７ｂ，２０７ａ，２０７ｂ チタニウ
ム・タングステン １０８，２０８ タングステンシリサイド １０９ａ，１０９ｂ アルミニウム・シリコン・銅合
金 １１０，２１０ プラズマシリコン酸化膜 １１１ 窒化タングステン １１２，１１３，２１３ タングステン １１４ アルミニウム
Claims (2)
- 【請求項１】 半導体基板に接続する配線がシリコンを
含むアルミニウム合金を主成分とする半導体装置の配線
の製造方法において、 前記シリコンを含むアルミニウム合金を形成する工程
と、 前記シリコンを含むアルミニウム合金の上層に、高融点
金属窒化膜を介して高融点金属層を形成する工程，ある
いは高融点金属間合金の窒化膜を介して高融点金属間合
金層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に接続する配線がシリコンを
含むアルミニウム合金を主成分とする半導体装置の配線
の製造方法において、 前記シリコンを含むアルミニウム合金を形成する工程
と、 前記シリコンを含むアルミニウム合金の上層に、 高融点金属窒化膜を介して高融点金属層を形成し、前記
高融点金属層上の少なくとも一部に選択的に金属層を形
成する工程，あるいは高融点金属間合金の窒化膜を介し
て高融点金属間合金層を形成し、前記高融点金属間合金
層上の少なくとも一部に選択的に金属層を形成する工程
と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185592A JP2906815B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185592A JP2906815B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275370A true JPH05275370A (ja) | 1993-10-22 |
| JP2906815B2 JP2906815B2 (ja) | 1999-06-21 |
Family
ID=13472568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185592A Expired - Fee Related JP2906815B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906815B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538329B2 (en) | 1995-01-11 | 2003-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for making the same |
-
1992
- 1992-03-30 JP JP7185592A patent/JP2906815B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538329B2 (en) | 1995-01-11 | 2003-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for making the same |
| US6583049B2 (en) | 1995-01-11 | 2003-06-24 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for making the same |
| US6780757B2 (en) | 1995-01-11 | 2004-08-24 | Renesas Technology Corp. | Semiconductor integrated circuit device and method for making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906815B2 (ja) | 1999-06-21 |
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