JPS5979573A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5979573A JPS5979573A JP18904082A JP18904082A JPS5979573A JP S5979573 A JPS5979573 A JP S5979573A JP 18904082 A JP18904082 A JP 18904082A JP 18904082 A JP18904082 A JP 18904082A JP S5979573 A JPS5979573 A JP S5979573A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電界効果型の半導体装置に係り、荷に、ゲート
材料として抵抗の低い純粋メタルのゲート形成に関する
ものである。
材料として抵抗の低い純粋メタルのゲート形成に関する
ものである。
従来、純粋メタルをゲートとして醍う場合、第１図に示
す様に純粋メタル３の上にチャンネリング防止用膜４を
つけてソース・ドレイン用イオン・インプランテーショ
ンを行なっていた。第１図は基板１にチヤ不ルインプラ
ンテーンヨン５をほどこし、グー１４化膜２、ケート用
のメタル３、チャンネリング防止用ｊ摸４ヶ順次仮着し
、写真蝕刻法によシゲート部のパターンケ形成し、ソー
ス・ドレインとなる不純物領域６をイオン・インプラン
テーションにて形成したところを示す。この場合、第１
図の３１に示す様にメタルゲートの側面がむき出しにな
っている為、ゲート耐圧を確保する為の酸化工程が行な
えない。したがってゲート耐圧が著しく低下した９、従
来プロセスとのマソチングが悪くなるとい′う問題点が
あった。
す様に純粋メタル３の上にチャンネリング防止用膜４を
つけてソース・ドレイン用イオン・インプランテーショ
ンを行なっていた。第１図は基板１にチヤ不ルインプラ
ンテーンヨン５をほどこし、グー１４化膜２、ケート用
のメタル３、チャンネリング防止用ｊ摸４ヶ順次仮着し
、写真蝕刻法によシゲート部のパターンケ形成し、ソー
ス・ドレインとなる不純物領域６をイオン・インプラン
テーションにて形成したところを示す。この場合、第１
図の３１に示す様にメタルゲートの側面がむき出しにな
っている為、ゲート耐圧を確保する為の酸化工程が行な
えない。したがってゲート耐圧が著しく低下した９、従
来プロセスとのマソチングが悪くなるとい′う問題点が
あった。
第２図はゲート耐圧を確保する為の酸化工程を省略して
得たデバイスのゲート耐圧の分布を示す。
得たデバイスのゲート耐圧の分布を示す。
本発明の目的は酸化し易い純粋メタルをゲートに使用し
ても、なお十分なゲート耐圧を有する半導体装置を得る
ことにある。また本発明の他の目的はソース・トレイン
領域形成時のチャンイ・リングケ防止し、甘だ従来のポ
リソリコンプロセスとのコンパチビリティの点でも製造
し易いデバイス構造及びその製造方法を提供することに
ある。
ても、なお十分なゲート耐圧を有する半導体装置を得る
ことにある。また本発明の他の目的はソース・トレイン
領域形成時のチャンイ・リングケ防止し、甘だ従来のポ
リソリコンプロセスとのコンパチビリティの点でも製造
し易いデバイス構造及びその製造方法を提供することに
ある。
〔発明の（既要Ｊ
本発明はゲート材料として用いる純粋メタルを１ｊＥ来
プロセスで１吏用されている耐酸化性のある材料で覆う
ことにより耐酸化性を待たせたことを性徴とする。
プロセスで１吏用されている耐酸化性のある材料で覆う
ことにより耐酸化性を待たせたことを性徴とする。
具体的に上記の構造はゲートとなる純粋メタル膜の上に
１１酸化性材料の膜を形成し、写真蝕刻法によりゲート
部のパターンを形成した後、純粋メタル膜の側面を覆う
ために再度耐酸化性の膜を被着し、異方性エツチングに
より純粋メタル膜の側１ｎｊを残して除去し１．メタル
ゲートの上面及び側面のすべてを耐酸化性利料で覆うこ
とにより得られる。
１１酸化性材料の膜を形成し、写真蝕刻法によりゲート
部のパターンを形成した後、純粋メタル膜の側面を覆う
ために再度耐酸化性の膜を被着し、異方性エツチングに
より純粋メタル膜の側１ｎｊを残して除去し１．メタル
ゲートの上面及び側面のすべてを耐酸化性利料で覆うこ
とにより得られる。
第３図（ａ）に示す様に、チャネルインプラ／チージョ
ン５を刊する１０Ω・ｃｍのＰ型ＳＩ基板１上にゲート
酸化膜２を２Ｑｎｍ成長させる。その上にＷ（タングス
テン）３をスパッタ法（もちろんＣＶＤ法でもよい）に
より約３００ｎｍ堆債する。
ン５を刊する１０Ω・ｃｍのＰ型ＳＩ基板１上にゲート
酸化膜２を２Ｑｎｍ成長させる。その上にＷ（タングス
テン）３をスパッタ法（もちろんＣＶＤ法でもよい）に
より約３００ｎｍ堆債する。
その純粋メタルＷの上にチャンネリング防止用の多結晶
Ｓ Ｉ４を同じく約３０ Ｑ ｎ ｍ堆、１六する。次
にこの多結晶Ｓ１４にリン（Ｐ ）のデポジションを行
ない抵抗さげるとともにゲッタ作用どもたせａつその上
に感光在圏脂膜９を釜り、写真蝕刻法によりパターン金
形ツメし、下の種１層膜３，４をエツチングして第３図
（ａ）の、味なゲート部のパターンを形成ノーる。この
エツチングＶこは、μ波プラズマエッチを用いた。
Ｓ Ｉ４を同じく約３０ Ｑ ｎ ｍ堆、１六する。次
にこの多結晶Ｓ１４にリン（Ｐ ）のデポジションを行
ない抵抗さげるとともにゲッタ作用どもたせａつその上
に感光在圏脂膜９を釜り、写真蝕刻法によりパターン金
形ツメし、下の種１層膜３，４をエツチングして第３図
（ａ）の、味なゲート部のパターンを形成ノーる。この
エツチングＶこは、μ波プラズマエッチを用いた。
次に、感光性樹脂膜を除去し、ソース・ドレイン形成の
２）、低濃度のＰイオン打込みを行なった。
２）、低濃度のＰイオン打込みを行なった。
この時のピーク濃度は２ Ｘ １０”ｃｎｒ−”であっ
た。
た。
第３図（Ｃ）に示す様に純粋メタルの側面を覆う為に耐
酸化性膜７（この実施例でば４と同じ多結晶Ｓ１を用い
た。）を堆積する。この時の膜厚は３００ ｎ ｍであ
った。次にこの多結晶Ｓｉ７に上記の場合と同様リン（
Ｐ）のデポジションを行なう。次に、μ波を用いて多結
晶Ｓｉの異方性エツチングを行ない第３図（ｄ）に示す
様に純粋メタルの側面にだけ多結晶ｓ１が残る様Ｋ ｆ
、た。すなわち、多結晶Ｓｉ膜７の面内方向にエツチン
グ速度が遅い異方性エツチングを所定時間桁なうことに
より、膜厚の厚いゲート酸化膜側面部のみ多結晶ｓ１を
残し、他の部分では膜７を除去することができる。
酸化性膜７（この実施例でば４と同じ多結晶Ｓ１を用い
た。）を堆積する。この時の膜厚は３００ ｎ ｍであ
った。次にこの多結晶Ｓｉ７に上記の場合と同様リン（
Ｐ）のデポジションを行なう。次に、μ波を用いて多結
晶Ｓｉの異方性エツチングを行ない第３図（ｄ）に示す
様に純粋メタルの側面にだけ多結晶ｓ１が残る様Ｋ ｆ
、た。すなわち、多結晶Ｓｉ膜７の面内方向にエツチン
グ速度が遅い異方性エツチングを所定時間桁なうことに
より、膜厚の厚いゲート酸化膜側面部のみ多結晶ｓ１を
残し、他の部分では膜７を除去することができる。
こうして第３図（ｄ）に示す様に純粋メタルのゲート酸
化膜に接していない面はすべて多結晶Ｓ！で覆われた４
１つ造になる。次に、単結晶Ｓ１の上に残っている酸化
膜２をエツチングし、新たに、ウェハ全体を軽＜ １０
００′Ｃで酸化する。この時成長した酸化膜１２は１５
ｎｍであった。この酸化膜を介して８０ｉ（ｅＶＡｓの
高濃度イオン打込みを行なったつこの様にして得られた
デバイスのゲート耐圧は、第４図に示す様に著しい改善
がなされ、純粋メタルをゲートに使用する技術もこの方
法により従来プロセスとマツチングがとれたことになる
。
化膜に接していない面はすべて多結晶Ｓ！で覆われた４
１つ造になる。次に、単結晶Ｓ１の上に残っている酸化
膜２をエツチングし、新たに、ウェハ全体を軽＜ １０
００′Ｃで酸化する。この時成長した酸化膜１２は１５
ｎｍであった。この酸化膜を介して８０ｉ（ｅＶＡｓの
高濃度イオン打込みを行なったつこの様にして得られた
デバイスのゲート耐圧は、第４図に示す様に著しい改善
がなされ、純粋メタルをゲートに使用する技術もこの方
法により従来プロセスとマツチングがとれたことになる
。
またこの実施例によれば、メタル側面に多結晶Ｓ１を被
着させる前と後とで低濃度・高濃度と２度のイオン打ち
込みをすることにより、デバイスのドレ・ｒン耐圧は約
３ｖ向上した、（この時のゲート長は１．５μＩｎであ
った。） なお、ここに用いた多結晶Ｓ１の代りに耐酸ｆヒ性材料
でちるＳｉ窒化ノ戻でも同様の結果が得られたことを付
記して２〈。まだゲート利科としてＭｏ（モリブデンノ
、 Ｃｏ （コバルト）、Ｎ１にメタル）、Ｉｒ（イリ
ジウム）、Ｒｈ（ラドン）を用いることもでき、−に記
実施同にて尋られた効果と同様な効果が得られる。
着させる前と後とで低濃度・高濃度と２度のイオン打ち
込みをすることにより、デバイスのドレ・ｒン耐圧は約
３ｖ向上した、（この時のゲート長は１．５μＩｎであ
った。） なお、ここに用いた多結晶Ｓ１の代りに耐酸ｆヒ性材料
でちるＳｉ窒化ノ戻でも同様の結果が得られたことを付
記して２〈。まだゲート利科としてＭｏ（モリブデンノ
、 Ｃｏ （コバルト）、Ｎ１にメタル）、Ｉｒ（イリ
ジウム）、Ｒｈ（ラドン）を用いることもでき、−に記
実施同にて尋られた効果と同様な効果が得られる。
以上のよりには１浚化性がない材料をゲート及び配線材
料として用いでも本発明により、酬（俊化性を持たせる
ことができ、もってゲート耐圧の向い電界効果型の半導
体装１べを侍ることかでさる。
料として用いでも本発明により、酬（俊化性を持たせる
ことができ、もってゲート耐圧の向い電界効果型の半導
体装１べを侍ることかでさる。
また従来多結晶シリコンでゲートを形成し１このと同様
に、これをマスクとして・１オン打ち込みを行なつ／こ
り、市化工Ｉ呈を用い／Ｃ９することができるので、し
伯来の半導１本グロ屯スとのコンバチビリディという点
からも好ましい。
に、これをマスクとして・１オン打ち込みを行なつ／こ
り、市化工Ｉ呈を用い／Ｃ９することができるので、し
伯来の半導１本グロ屯スとのコンバチビリディという点
からも好ましい。
第１図は従来のアバイス溝造、第２図は従来テバイスの
ゲート、計上の分布、第３図は本発明のプロセスフロー
とデバイス所面図、第４図は本発明素子構造に於けるゲ
ー）・耐圧の分布である。 】・・・Ｐ思ンリコン基板、２−・・ゲート酸化膜、３
・・・タングステンゲ−１・、４・・チャンイ・リング
防１に用多結晶シリコン、５・・チャネルインブランチ
−／コン、 ６ 、８ ・・不純物ｊ広ｊ改７Ｉ苔、
７ ・・１肘ｔ１り１ヒ１牛１ｊ莫、第 １ 図 第 ２ Ｖ 毛皮 ユ；額、 電 ／ｒ（Ｖ） 集３ 図 閉 ３ 口 第 ４ 口 石Ｆｆ、す１ 宙 万二 （Ｖ）
ゲート、計上の分布、第３図は本発明のプロセスフロー
とデバイス所面図、第４図は本発明素子構造に於けるゲ
ー）・耐圧の分布である。 】・・・Ｐ思ンリコン基板、２−・・ゲート酸化膜、３
・・・タングステンゲ−１・、４・・チャンイ・リング
防１に用多結晶シリコン、５・・チャネルインブランチ
−／コン、 ６ 、８ ・・不純物ｊ広ｊ改７Ｉ苔、
７ ・・１肘ｔ１り１ヒ１牛１ｊ莫、第 １ 図 第 ２ Ｖ 毛皮 ユ；額、 電 ／ｒ（Ｖ） 集３ 図 閉 ３ 口 第 ４ 口 石Ｆｆ、す１ 宙 万二 （Ｖ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板−ヒに作製きれた絶縁効果トランジスタ
にＪ夕いて、ゲート絶縁膜に接するゲート電極制料とし
て純粋メタルを用い且つその純粋メタルのゲート絶縁膜
に接していない側面及び上面勿少なくとも１種類の耐酸
化性のある材料によって四寸れていることを性徴とする
半導体装１置。 ２、上記ゲート眠極材料としてＷ（タングステン）３、
上記耐酸化性材料として多結晶シリコン、ま
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18904082A JPS5979573A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18904082A JPS5979573A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979573A true JPS5979573A (ja) | 1984-05-08 |
Family
ID=16234283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18904082A Pending JPS5979573A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979573A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116571A (ja) * | 1984-07-03 | 1986-01-24 | Ricoh Co Ltd | 半導体装置の製造方法 |
| US6303494B1 (en) | 1998-12-24 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| GB2347789B (en) * | 1999-03-01 | 2002-07-03 | Nec Corp | Complementary integratted circuit |
| US6507072B2 (en) * | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| KR100481982B1 (ko) * | 1997-12-30 | 2005-06-07 | 매그나칩 반도체 유한회사 | 트랜지스터의 게이트 전극 형성 방법 |
| WO2006061369A1 (en) * | 2004-12-06 | 2006-06-15 | Infineon Technologies Ag | Semiconductor device and method of manufacture thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120170A (en) * | 1979-03-12 | 1980-09-16 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type semiconductor device |
| JPS56130970A (en) * | 1980-03-17 | 1981-10-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1982
- 1982-10-29 JP JP18904082A patent/JPS5979573A/ja active Pending
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| US7576399B2 (en) | 2004-12-06 | 2009-08-18 | Infineon Technologies Ag | Semiconductor device and method of manufacture thereof |
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