JPS58191466A - Mos型トランジスタの製造方法 - Google Patents
Mos型トランジスタの製造方法Info
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- JPS58191466A JPS58191466A JP7331082A JP7331082A JPS58191466A JP S58191466 A JPS58191466 A JP S58191466A JP 7331082 A JP7331082 A JP 7331082A JP 7331082 A JP7331082 A JP 7331082A JP S58191466 A JPS58191466 A JP S58191466A
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- silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 15
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000001947 vapour-phase growth Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229920006268 silicone film Polymers 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はMO8型トランジスタの製造方法に関するも
のである。
のである。
従来のMO8型トランジスタの製造方法を第1図を用い
て説明する。
て説明する。
第1図(a)において、lはシリコン基板であり、まず
、このシリコン基板1の表面に6000〜9000λの
フィールド酸化膜2を選択的に形成することにより、シ
リコン基板1上をフィールド領域3とアクティブ領域4
に分ける。ここで、フィールド酸化膜2は、減圧気相成
長法による図示しない窒化膜をマスクとした選択酸化法
によって形成される。
、このシリコン基板1の表面に6000〜9000λの
フィールド酸化膜2を選択的に形成することにより、シ
リコン基板1上をフィールド領域3とアクティブ領域4
に分ける。ここで、フィールド酸化膜2は、減圧気相成
長法による図示しない窒化膜をマスクとした選択酸化法
によって形成される。
次に、800〜1000℃のドライ酸化によって、アク
ティブ領域4(シリコン基板lの露出表面)に81図(
b)に示すように200〜5ooAのシリコン酸化膜5
を成長させる。
ティブ領域4(シリコン基板lの露出表面)に81図(
b)に示すように200〜5ooAのシリコン酸化膜5
を成長させる。
その後、減圧気相成長法によって2000〜4000大
の多結晶シリコン膜を成長させる。そして、この多結晶
シリコン膜を、写真食刻法により、ゲート電極となる部
分のみ残してエツチング除去する。
の多結晶シリコン膜を成長させる。そして、この多結晶
シリコン膜を、写真食刻法により、ゲート電極となる部
分のみ残してエツチング除去する。
さらに、これによる残存多結晶シリコン膜(ゲート電極
)をマスクとして、その下のゲート酸化膜となる部分の
み残してシリコン酸化膜5t−エツチング除去する。こ
のエツチング後の状態が第1図(C)に示されており、
6はゲート電極(残存多結晶シリコン膜)、51ゲート
酸化膜(残存シリコン酸化膜5)である。
)をマスクとして、その下のゲート酸化膜となる部分の
み残してシリコン酸化膜5t−エツチング除去する。こ
のエツチング後の状態が第1図(C)に示されており、
6はゲート電極(残存多結晶シリコン膜)、51ゲート
酸化膜(残存シリコン酸化膜5)である。
次に、不純物の拡散を行うことにより、シリコン基板l
に第1図(d)に示すようにソース・ドレイン拡散#7
を形成する。その後、同第1図(d)に示すように全面
に、リンをドープしたシリコン酸化膜8(層間絶縁膜)
を気相成長法により7000〜1oooo^形成する。
に第1図(d)に示すようにソース・ドレイン拡散#7
を形成する。その後、同第1図(d)に示すように全面
に、リンをドープしたシリコン酸化膜8(層間絶縁膜)
を気相成長法により7000〜1oooo^形成する。
しかる後、このリンがドープされたシリコン酸化膜8に
、ソース・ドレイン拡散層7およびゲート電極6上にお
いて、写真食刻法によってコンタクト孔を形成する。そ
して、この孔開は後、配線用金属の堆積と、それのバタ
ー二/グを行うことにより、前記ソース・ドレイン拡散
層7およびゲート電極6に前記コンタクト孔を介して接
続される配線9を第1図(e)に示すように形成す“る
。
、ソース・ドレイン拡散層7およびゲート電極6上にお
いて、写真食刻法によってコンタクト孔を形成する。そ
して、この孔開は後、配線用金属の堆積と、それのバタ
ー二/グを行うことにより、前記ソース・ドレイン拡散
層7およびゲート電極6に前記コンタクト孔を介して接
続される配線9を第1図(e)に示すように形成す“る
。
このような従来の製造方法において、コンタクト孔は、
それを写真食刻法によって形成する際のマスク合わせず
れ、およびリンドープシリコン酸化膜8のオーバエツチ
ングなどによって、所望の位置からずれて形成され易い
。したがって、次に配線9を形成すると、ソース・ドレ
イン拡散層7用の配縁9が、前記コンタクト孔のずれに
より露出したゲート電極6の側面に第1図(e)に丸で
囲んで示すように接触することにより、その配線9を介
してソース・ドレイン拡散層7とゲート電極6がショー
トを起すことがあった。
それを写真食刻法によって形成する際のマスク合わせず
れ、およびリンドープシリコン酸化膜8のオーバエツチ
ングなどによって、所望の位置からずれて形成され易い
。したがって、次に配線9を形成すると、ソース・ドレ
イン拡散層7用の配縁9が、前記コンタクト孔のずれに
より露出したゲート電極6の側面に第1図(e)に丸で
囲んで示すように接触することにより、その配線9を介
してソース・ドレイン拡散層7とゲート電極6がショー
トを起すことがあった。
この発明は上記の点に鑑みなされたもので、たとえコン
タクト孔がずれて形成されても、ソース・ドレイン拡散
層とゲート電極が配IiI!を介してショートすること
を防止できるMO8型トランジスタの製造方法を提供す
ることを目的とする。
タクト孔がずれて形成されても、ソース・ドレイン拡散
層とゲート電極が配IiI!を介してショートすること
を防止できるMO8型トランジスタの製造方法を提供す
ることを目的とする。
以下この発明の実施例を第2図を参照して説明する。
第2図(IL)において、11はシリコン基板であり、
まず、このシリコン基板11の表面に6000〜900
0^のフィールド酸化膜12’を選択的に形成すること
により、シリコン基板11上をフィールド領域13とア
クティブ領域14に分秒る。ここで、フィールド酸化膜
12は、減圧気相成長法による図示しない窒化膜をマス
クとした選択酸化法によって形成される。次に、800
〜1000℃のドライ酸化によって、アクティブ領域1
4(シリコ/基板11の露出表面)に200〜500λ
の第1のシリコン酸化膜15を成長させる。その後、こ
の第1のシリコン酸化膜15およびフィールド酸化膜l
z上に、減圧気相成長法によって200〜4ooiの多
結晶シリコン膜16を成長させる。
まず、このシリコン基板11の表面に6000〜900
0^のフィールド酸化膜12’を選択的に形成すること
により、シリコン基板11上をフィールド領域13とア
クティブ領域14に分秒る。ここで、フィールド酸化膜
12は、減圧気相成長法による図示しない窒化膜をマス
クとした選択酸化法によって形成される。次に、800
〜1000℃のドライ酸化によって、アクティブ領域1
4(シリコ/基板11の露出表面)に200〜500λ
の第1のシリコン酸化膜15を成長させる。その後、こ
の第1のシリコン酸化膜15およびフィールド酸化膜l
z上に、減圧気相成長法によって200〜4ooiの多
結晶シリコン膜16を成長させる。
そして、この多結晶シリコンwli16の形成後、80
0〜900℃でドライ酸化を行うことにより。
0〜900℃でドライ酸化を行うことにより。
多結晶シリコン膜16上に100〜200λの薄い第2
の7リコン酸化膜17を形成する。 −次に、第2のシ
リコン酸化膜17上の全面に図示しないレジストを形成
した後、そのレジストを、ゲート領域の第2のシリコン
酸化膜17上のみ写真食刻法により残す。そして、その
残存レジストをマスクとして、プラズマエツチング、特
にCF4ガスを主としたエツチングガスを使用したプラ
ズマエツチングにより、第2のシリコン酸化膜17およ
びその下の多結晶シリコン膜16をエツチングする。こ
れにより、多結晶シリコン膜16は。
の7リコン酸化膜17を形成する。 −次に、第2のシ
リコン酸化膜17上の全面に図示しないレジストを形成
した後、そのレジストを、ゲート領域の第2のシリコン
酸化膜17上のみ写真食刻法により残す。そして、その
残存レジストをマスクとして、プラズマエツチング、特
にCF4ガスを主としたエツチングガスを使用したプラ
ズマエツチングにより、第2のシリコン酸化膜17およ
びその下の多結晶シリコン膜16をエツチングする。こ
れにより、多結晶シリコン膜16は。
第2図(b)に示すように、ゲート電極となる部分のみ
残り、その上面には第2のシリコン酸化膜17が存在す
る。々お、マスクとして用いたレジストは、前記エツチ
ング後除去される。第2図(b)は、レジストを除去し
た後の状態を示している。
残り、その上面には第2のシリコン酸化膜17が存在す
る。々お、マスクとして用いたレジストは、前記エツチ
ング後除去される。第2図(b)は、レジストを除去し
た後の状態を示している。
次に、1000〜1200℃のN&中で熱窒化を行う。
この熱窒化を行うと、残存多結晶シリコン膜16(ゲー
ト電極)の側面は多結晶シリコンが露出しているので、
この部分のみ第2図(C)に示すようにシリコン熱窒化
膜18に変換される。このシリコン熱窒化膜18の厚さ
はlOO〜200λである。なお、この熱窒化時、フィ
ールド酸化膜12゜第1のシリコン酸化膜15および第
2のシリコン酸化膜17は、熱窒化のマスクとして働ら
くことはいうまでもない。
ト電極)の側面は多結晶シリコンが露出しているので、
この部分のみ第2図(C)に示すようにシリコン熱窒化
膜18に変換される。このシリコン熱窒化膜18の厚さ
はlOO〜200λである。なお、この熱窒化時、フィ
ールド酸化膜12゜第1のシリコン酸化膜15および第
2のシリコン酸化膜17は、熱窒化のマスクとして働ら
くことはいうまでもない。
しかる後、残存多結晶シリコン膜16上の第2のシリコ
ン酸化膜17を除去すると同時に、残存多結晶シリコン
膜16t−マスクとしてその下坂外の第1のシリコン酸
化膜15を除去する。
ン酸化膜17を除去すると同時に、残存多結晶シリコン
膜16t−マスクとしてその下坂外の第1のシリコン酸
化膜15を除去する。
次に、不純物の拡散を行うことにより、シリコン基板1
1に第2図(d)に示すようにソース・ドレイン拡散層
19を形成する。その後、同第2図(d)に示すように
全面に、リンをドープしたシリコン酸化膜20(層間絶
縁膜)を気相成長法により7000〜10000^形成
する。
1に第2図(d)に示すようにソース・ドレイン拡散層
19を形成する。その後、同第2図(d)に示すように
全面に、リンをドープしたシリコン酸化膜20(層間絶
縁膜)を気相成長法により7000〜10000^形成
する。
しかる後、このリンがドープされたシリコン酸化膜20
に、ソース・ドレイン拡散層19および多結晶シリコン
膜16(ゲート電極)上において、写真食刻法によって
コンタクト孔を形成する。そして、この孔開は後、配線
用金属の堆積と、それのバターニングを行うことにより
、前記ソース・ドレイン拡散層19および残存多結晶シ
リコン膜16(ゲート電極)に前記コンタクト孔を介し
て接続される配線21を第2図(e)に示すように形成
する。
に、ソース・ドレイン拡散層19および多結晶シリコン
膜16(ゲート電極)上において、写真食刻法によって
コンタクト孔を形成する。そして、この孔開は後、配線
用金属の堆積と、それのバターニングを行うことにより
、前記ソース・ドレイン拡散層19および残存多結晶シ
リコン膜16(ゲート電極)に前記コンタクト孔を介し
て接続される配線21を第2図(e)に示すように形成
する。
このような実施例によれば、残存多結晶シリコン膜16
(ゲート電極)の側面がシリコン熱窒化膜18に変換さ
れている。したがって、コンタクト孔の形成時、マスク
合わせずれおよびオーバエツチングによってコンタクト
孔が所望の位置からずれ、それによってゲート電極の側
面が第2図(e)に丸で囲んで示すように露出しても、
次に配@21を形成した際、その配線21奢介して多結
晶シリコン膜16(ゲート電極)とソース・ドレイン拡
散層19がショートすることが、シリコン熱窒化膜18
(絶縁膜)によって防止される。よって、集積回路に利
用すれば、歩留りが向上する。また、従来のコンタクト
のマスク余裕も小さくすることができ、素子の微細化に
も大きな効果がある。
(ゲート電極)の側面がシリコン熱窒化膜18に変換さ
れている。したがって、コンタクト孔の形成時、マスク
合わせずれおよびオーバエツチングによってコンタクト
孔が所望の位置からずれ、それによってゲート電極の側
面が第2図(e)に丸で囲んで示すように露出しても、
次に配@21を形成した際、その配線21奢介して多結
晶シリコン膜16(ゲート電極)とソース・ドレイン拡
散層19がショートすることが、シリコン熱窒化膜18
(絶縁膜)によって防止される。よって、集積回路に利
用すれば、歩留りが向上する。また、従来のコンタクト
のマスク余裕も小さくすることができ、素子の微細化に
も大きな効果がある。
なお、実施例では、残存多結晶シリコン膜16(ゲート
in&)の側面を、リンドープシリコン酸化膜20(1
輪間絶縁膜)とは材質の異なるシリコン熱窒化膜18に
変換した。したがって、コンタクト孔を形成する際、ゲ
ート電極の側面までりンドープシ′リコン酸化膜20が
エツチングされた場合でも、ゲート電極側面のシリコン
熱窒化膜18は、シリコン酸化膜の、HFt主としたエ
ッチャントにはおかされずに残り、ショート防止に寄与
する。ゲート電極の側面に形成する絶縁膜は、実施例の
シリコン熱窒化膜には限定されない。要するに、この絶
縁膜は、層間絶縁膜と異なる材質であればよい。
in&)の側面を、リンドープシリコン酸化膜20(1
輪間絶縁膜)とは材質の異なるシリコン熱窒化膜18に
変換した。したがって、コンタクト孔を形成する際、ゲ
ート電極の側面までりンドープシ′リコン酸化膜20が
エツチングされた場合でも、ゲート電極側面のシリコン
熱窒化膜18は、シリコン酸化膜の、HFt主としたエ
ッチャントにはおかされずに残り、ショート防止に寄与
する。ゲート電極の側面に形成する絶縁膜は、実施例の
シリコン熱窒化膜には限定されない。要するに、この絶
縁膜は、層間絶縁膜と異なる材質であればよい。
以上詳述したように、この発明の方法によれば、ゲート
電極としての多結晶シリコン膜の側面を、層間絶縁膜と
は異なる材質の絶縁膜に変換するようにしたので、たと
えコンタクト孔がずれて形成されても、ソース・ドレイ
ン拡散層とゲート電極が配りk介してショートすること
を確実に防止できる。
電極としての多結晶シリコン膜の側面を、層間絶縁膜と
は異なる材質の絶縁膜に変換するようにしたので、たと
えコンタクト孔がずれて形成されても、ソース・ドレイ
ン拡散層とゲート電極が配りk介してショートすること
を確実に防止できる。
第1図は従来のMO8型トランジスタの製造方法を説明
するための断面図、第2図はこの発明のMO8型トラン
ジスタの製造方法の実施例を説明するための断面図であ
る。 11・・・シリコン基板、12・・・フィールド酸化膜
。 i s−°°第1のシリコン酸化膜、16゛・・多結晶
シリコイ膜、17・・・第2のシリコン酸化膜、18・
・・シリコン熱窒化膜、19・・・ソース・ドレイン拡
散層、20゛°・リンドーグシリコン酸化膜、21・・
・配線。 第1図 第1図 第2図 第2図 手続補正書 昭和57年9月−3日 特許庁長官着替和大 殿 1、事件の表示 昭和5丁年 特 許 願第 733110 号2
、発明の基体 MO811)ランVスタの製造方法 3、補正をする者 事件との関係 特 許 出願人(029)沖電
気工業株式会社 4、代理人 5、補正命令の日付 昭和 年 月 日(自発
)6、補正の対象 明細書の発明の詳細な説明の欄 をr2G00〜4000人」と訂正する。 293−
するための断面図、第2図はこの発明のMO8型トラン
ジスタの製造方法の実施例を説明するための断面図であ
る。 11・・・シリコン基板、12・・・フィールド酸化膜
。 i s−°°第1のシリコン酸化膜、16゛・・多結晶
シリコイ膜、17・・・第2のシリコン酸化膜、18・
・・シリコン熱窒化膜、19・・・ソース・ドレイン拡
散層、20゛°・リンドーグシリコン酸化膜、21・・
・配線。 第1図 第1図 第2図 第2図 手続補正書 昭和57年9月−3日 特許庁長官着替和大 殿 1、事件の表示 昭和5丁年 特 許 願第 733110 号2
、発明の基体 MO811)ランVスタの製造方法 3、補正をする者 事件との関係 特 許 出願人(029)沖電
気工業株式会社 4、代理人 5、補正命令の日付 昭和 年 月 日(自発
)6、補正の対象 明細書の発明の詳細な説明の欄 をr2G00〜4000人」と訂正する。 293−
Claims (1)
- シリコン基板の表面に選択的にフィールド酸化膜を形成
する工程と、前記シリコン基板の露出表面に第1のシリ
コン酸化膜を形成する工程と、この第1のシリコン酸化
膜上に多結晶シリコン膜を形成し、さらにその多結晶シ
リコン膜の表面に第2のシリコン酸化膜を形成する工程
と、ゲート領域のみ第2のシリコン酸化膜および多結晶
シリコン膜を残し、その他をエツチングする工程と、残
存多結晶シリコン膜の側面を、層間絶縁膜とは異なる材
質の絶縁膜に変換する工程と、第2のシリコン酸化膜を
除去し、同時に残存多結晶シリコン膜をマスクとしてそ
の下以外の第1のシリコン酸化膜を除去する工程と、シ
リコン基板にソース・ドレイン拡散層を形成する工程と
1層間絶縁膜を全面に形成し、その層間絶縁膜にコンタ
クト孔を形成し、さらに配線を形成する工程とを具備し
てなるMO8型トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7331082A JPS58191466A (ja) | 1982-05-04 | 1982-05-04 | Mos型トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7331082A JPS58191466A (ja) | 1982-05-04 | 1982-05-04 | Mos型トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58191466A true JPS58191466A (ja) | 1983-11-08 |
Family
ID=13514461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7331082A Pending JPS58191466A (ja) | 1982-05-04 | 1982-05-04 | Mos型トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58191466A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116571A (ja) * | 1984-07-03 | 1986-01-24 | Ricoh Co Ltd | 半導体装置の製造方法 |
US4680654A (en) * | 1983-10-05 | 1987-07-14 | Victor Company Of Japan, Ltd. | Lid locking mechanism for an automatic tape cassette loading and unloading apparatus |
-
1982
- 1982-05-04 JP JP7331082A patent/JPS58191466A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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