JPS62139360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62139360A JPS62139360A JP28044585A JP28044585A JPS62139360A JP S62139360 A JPS62139360 A JP S62139360A JP 28044585 A JP28044585 A JP 28044585A JP 28044585 A JP28044585 A JP 28044585A JP S62139360 A JPS62139360 A JP S62139360A
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- film
- electrode
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に潰れた素子
特性を持つＭＯ８型半導体装置の製造方法に関する。
特性を持つＭＯ８型半導体装置の製造方法に関する。
従来より、半導体集積回路の高集積化のために、スケー
リング則による素子の縮小が行なわれている。ＭｏＳト
ランジスタでは、素子寸法を小さくし、チャネル’？Ｒ
域の不純物濃度を増し、駆ｉ！ｌｌ電圧を低くすること
で元の素子を比例縮小した高性能の素子を得ることがで
きる。しかし集積回路の高速化、高集積化は、素子を形
成する拡散層ｖＡ域、電極配線或いは層間絶縁膜等を単
にスケーリングするだけでは実現できない。スケーリン
グによる素子の寸法縮小と同時に、多くの回路素子パタ
ーンの加工精度および相互の合わせ精度を向上させるこ
とが必要である。これら素子パターンの加工精度および
合わせ精度は、素子の最小寸法に大きく依存している。
リング則による素子の縮小が行なわれている。ＭｏＳト
ランジスタでは、素子寸法を小さくし、チャネル’？Ｒ
域の不純物濃度を増し、駆ｉ！ｌｌ電圧を低くすること
で元の素子を比例縮小した高性能の素子を得ることがで
きる。しかし集積回路の高速化、高集積化は、素子を形
成する拡散層ｖＡ域、電極配線或いは層間絶縁膜等を単
にスケーリングするだけでは実現できない。スケーリン
グによる素子の寸法縮小と同時に、多くの回路素子パタ
ーンの加工精度および相互の合わせ精度を向上させるこ
とが必要である。これら素子パターンの加工精度および
合わせ精度は、素子の最小寸法に大きく依存している。
例えば最小寸法４μ乳程度の素子では、加工精度１合わ
せ精度共に０．４μｍと約１／１０の精度であった。最
近の６４に或いは２５６にのＭＯＳダイナミックＲＡＭ
などでは、素子の最小寸法２〜３μｍに対して精度０．
２μｍと１／１０以下の精度が要求されている。更に最
小寸法が１μｍ或いはそれ以下になると、０．１μｍ以
下の精度が要求される。
せ精度共に０．４μｍと約１／１０の精度であった。最
近の６４に或いは２５６にのＭＯＳダイナミックＲＡＭ
などでは、素子の最小寸法２〜３μｍに対して精度０．
２μｍと１／１０以下の精度が要求されている。更に最
小寸法が１μｍ或いはそれ以下になると、０．１μｍ以
下の精度が要求される。
ＭＯＳトランジスタの場合の合わせ精度の問題を具体的
に第４図を用いて説明する。図は、ＭＯＳトランジスタ
のコンタクト孔が合せずれをもって形“成された様子を
示している。図において、２１はｐ型３ｉ基板であり、
そのフィールド絶縁１１２２で囲まれた領域にゲート絶
縁ＢＩ２３を介してゲート１慟２４が形成され、ゲート
電極２４をマスクにして不純物のイオン注入を行ってｎ
−型層２６１’、２６２が形成され、更にゲート電極側
壁に選択的に絶縁膜２５を形成した状態で不純物のイオ
ン注入を行ってｎ＋型層２７１．２７２が形成されてい
る。そして全面にＣＶＤによる絶縁膜２８が堆積され、
これにコンタクト孔２９１゜２９２を形成してＡｎ電極
３０ｔ 、３０２が形成されている。
に第４図を用いて説明する。図は、ＭＯＳトランジスタ
のコンタクト孔が合せずれをもって形“成された様子を
示している。図において、２１はｐ型３ｉ基板であり、
そのフィールド絶縁１１２２で囲まれた領域にゲート絶
縁ＢＩ２３を介してゲート１慟２４が形成され、ゲート
電極２４をマスクにして不純物のイオン注入を行ってｎ
−型層２６１’、２６２が形成され、更にゲート電極側
壁に選択的に絶縁膜２５を形成した状態で不純物のイオ
ン注入を行ってｎ＋型層２７１．２７２が形成されてい
る。そして全面にＣＶＤによる絶縁膜２８が堆積され、
これにコンタクト孔２９１゜２９２を形成してＡｎ電極
３０ｔ 、３０２が形成されている。
第４図に示すように、コンタクト孔２９！。
２９２が合せずれを持って形成されると、図の右側のコ
ンタクト孔２９２ではＡ℃電極３０２のｎ＋型層２７２
との接触面積が減少して接触抵抗が増大する。また左側
のコンタクト孔２９１では、このコンタクト孔形成の工
程でフィールド絶縁膜２２まで一部エッチングされて凹
部３１が形成されるため、この部分からＡＲ電極３０ｔ
のつき抜けによる接合不良を生じる。
ンタクト孔２９２ではＡ℃電極３０２のｎ＋型層２７２
との接触面積が減少して接触抵抗が増大する。また左側
のコンタクト孔２９１では、このコンタクト孔形成の工
程でフィールド絶縁膜２２まで一部エッチングされて凹
部３１が形成されるため、この部分からＡＲ電極３０ｔ
のつき抜けによる接合不良を生じる。
加工精度に関しては、ＲＩＥなどの異方性を持ったドラ
イエツチング法の導入により、０．１μｍの精度が得ら
れるようになっているが、合わせ精度については装置の
機械的精度に大きく依存するため、未だ０．１μｍの精
度を得ることは鼎しく、従って微細化したＭＯＳトラン
ジスタ等で上記のような問題が顕在化している。
イエツチング法の導入により、０．１μｍの精度が得ら
れるようになっているが、合わせ精度については装置の
機械的精度に大きく依存するため、未だ０．１μｍの精
度を得ることは鼎しく、従って微細化したＭＯＳトラン
ジスタ等で上記のような問題が顕在化している。
本発明は上記した点に鑑みなされたもので、素子パター
ンの合わせ精度の余裕度を大きくし、素子の高集積化と
信頼性向上を図り得る半導体装置の製造方法を提供する
ことを目的とする。
ンの合わせ精度の余裕度を大きくし、素子の高集積化と
信頼性向上を図り得る半導体装置の製造方法を提供する
ことを目的とする。
〔発明の概要）
本発明はＭＯ８型半導体装置の製造方法において、ゲー
ト電極およびソース、ドレイン領域を形成した後、これ
、らの領域に選択的に導電性物質膜を形成する。この際
導電性物質膜は、成長条件を選ぶことにより、ソース、
ドレイン領域の基板露出面のみならず、その周辺のフィ
ールド絶縁膜上に一部及ぶように、またゲート電極側壁
に選択的に設けられた絶縁膜上に一部運上がるように形
成する。この後従来と同（藁に、全面に絶縁膜を堆積し
、これにコンタクト孔を開けて電極配線を配設する。
ト電極およびソース、ドレイン領域を形成した後、これ
、らの領域に選択的に導電性物質膜を形成する。この際
導電性物質膜は、成長条件を選ぶことにより、ソース、
ドレイン領域の基板露出面のみならず、その周辺のフィ
ールド絶縁膜上に一部及ぶように、またゲート電極側壁
に選択的に設けられた絶縁膜上に一部運上がるように形
成する。この後従来と同（藁に、全面に絶縁膜を堆積し
、これにコンタクト孔を開けて電極配線を配設する。
本発明によれば、ソース、ドレイン領域に対してコンタ
クト孔が合せずれをもって形成されたとしても、ソース
、ドレイン領域には導電性物質膜が形成されているため
、コンタクト抵抗の増大は防止される。またその導電性
物質膜はフィールド絶縁膜上にまで延在させて形成され
るため、コンタクト孔位置がフィールドｗＡ域上にずれ
ても導電性物質膜がエツチングに対するストッパとして
動き、フィールド絶縁膜のエツチングが防止される。
クト孔が合せずれをもって形成されたとしても、ソース
、ドレイン領域には導電性物質膜が形成されているため
、コンタクト抵抗の増大は防止される。またその導電性
物質膜はフィールド絶縁膜上にまで延在させて形成され
るため、コンタクト孔位置がフィールドｗＡ域上にずれ
ても導電性物質膜がエツチングに対するストッパとして
動き、フィールド絶縁膜のエツチングが防止される。
この結果、ソース、ドレイン領域の接合深さが浅いもの
であってもＡ多電極のつき扱けを生じることはない。従
って本発明によれば、合わせ精度に対する余裕度が大き
い、信頼性の高い高集積化半導体装置を実現することが
できる。
であってもＡ多電極のつき扱けを生じることはない。従
って本発明によれば、合わせ精度に対する余裕度が大き
い、信頼性の高い高集積化半導体装置を実現することが
できる。
以下本発明の詳細な説明する。
第１図（ａ）〜（ｅ）は一実施例の製造工程断面図であ
る。先ず（ａ）に示すように、ｐ型３ｉ基板１１に周知
の工程に従ってフィールド絶縁膜１２を形成し、このフ
ィールド絶縁膜１２で囲まれた素子形成領域にゲート絶
縁膜１３を介して多結晶シリコン膜によるゲート絶縁膜
１４を形成し、ＡＳのイオン注入によりソース、ドレイ
ン領域に浅いｎ−型層１５１．１５２を形成する。イオ
ン注入は例えば、加速電圧４０ｋｅＶ、ドーズ量ｌＸ１
０”／ｃｍ２の条件で行う。次いで（ｂ）に示すように
、全面にＣＶＤにより厚さ０．３μｍのＳｉＯ２膜１６
膜堰６する。そして全面をフレオン系ガスを用いたＲＩ
Ｅ法によりエツチングして、（Ｃ）に示すようにゲート
電極１４の側壁部にのみ５ｉＯ２１１１１１６を残置さ
せ、Ｐのイオン注入を行ってソース、ドレイン領域に深
いｎ＋型層１７ｔ、１７２を形成する。Ｐのイオン注入
条件は例えば、加速電圧２００ｋｅＶ、ドーズ量８ Ｘ
１０” 、／ｃｍ２とする。
る。先ず（ａ）に示すように、ｐ型３ｉ基板１１に周知
の工程に従ってフィールド絶縁膜１２を形成し、このフ
ィールド絶縁膜１２で囲まれた素子形成領域にゲート絶
縁膜１３を介して多結晶シリコン膜によるゲート絶縁膜
１４を形成し、ＡＳのイオン注入によりソース、ドレイ
ン領域に浅いｎ−型層１５１．１５２を形成する。イオ
ン注入は例えば、加速電圧４０ｋｅＶ、ドーズ量ｌＸ１
０”／ｃｍ２の条件で行う。次いで（ｂ）に示すように
、全面にＣＶＤにより厚さ０．３μｍのＳｉＯ２膜１６
膜堰６する。そして全面をフレオン系ガスを用いたＲＩ
Ｅ法によりエツチングして、（Ｃ）に示すようにゲート
電極１４の側壁部にのみ５ｉＯ２１１１１１６を残置さ
せ、Ｐのイオン注入を行ってソース、ドレイン領域に深
いｎ＋型層１７ｔ、１７２を形成する。Ｐのイオン注入
条件は例えば、加速電圧２００ｋｅＶ、ドーズ量８ Ｘ
１０” 、／ｃｍ２とする。
次に（ｄ）に示すように、ゲート電極１４およびソース
、ドレイン領域上に導電性物質膜としてＷ Ｆ ｓガス
を用いた気相成長法によるＷ膜１８を選択的に成長させ
る。ここでＷ１１８は、ＷＦｓとＡｒガスを用いた第１
の気相成長工程による薄い第１層ＷＩＩ１１８ｔと、こ
れに連続して行なわれるＷ Ｆ ６ガスとＨ２ガスの混
合ガスを用いた第２の気相成長工程による第２層ＷＩＩ
１１８２の２層構造としている。第１の気相成長工程は
、Ｗ Ｆ ｓと３ｉとの還元反応を利用したものであり
、成長条件は堆積温度５５０℃、真空度Ｑ、１〜ｉ ｔ
ｏｒｒ。
、ドレイン領域上に導電性物質膜としてＷ Ｆ ｓガス
を用いた気相成長法によるＷ膜１８を選択的に成長させ
る。ここでＷ１１８は、ＷＦｓとＡｒガスを用いた第１
の気相成長工程による薄い第１層ＷＩＩ１１８ｔと、こ
れに連続して行なわれるＷ Ｆ ６ガスとＨ２ガスの混
合ガスを用いた第２の気相成長工程による第２層ＷＩＩ
１１８２の２層構造としている。第１の気相成長工程は
、Ｗ Ｆ ｓと３ｉとの還元反応を利用したものであり
、成長条件は堆積温度５５０℃、真空度Ｑ、１〜ｉ ｔ
ｏｒｒ。
Ｗ Ｆ ｓ分圧０．０１〜Ｏ，Ｉｔｏｒｒとする。コノ
工程では余り厚いＷ躾は得られないが、例えば２００人
の第１層ＷＩＩＩ１１８ｔを形成する。上記成長条件の
下ではこの第１層Ｗ膜１８１は、ソース。
工程では余り厚いＷ躾は得られないが、例えば２００人
の第１層ＷＩＩＩ１１８ｔを形成する。上記成長条件の
下ではこの第１層Ｗ膜１８１は、ソース。
ドレイン領域の基板露出面のみならず、その周辺のフィ
ールド絶縁ｆｉ１１２上にまで一部延在し、またゲート
電極側壁のＳｉＯ２膜１６上に一部運上がるように形成
される。
ールド絶縁ｆｉ１１２上にまで一部延在し、またゲート
電極側壁のＳｉＯ２膜１６上に一部運上がるように形成
される。
第２図はＷ Ｆ ６とＡｒを用いたＷ膜気相成長でのＷ
膜飽和膜厚と堆積温度の関係を示し、第３図は同じくＷ
膜の５ｉＯｚ膜−基板界面への食込み量の温度依存性を
示す実験結果である。これらの結果から、堆積温度を上
げていくと飽和膜厚および食込み量は一旦増、加するが
その後減少し、極少値を示して再び増加する傾向を示し
、５５０℃近辺にその極少値があることが判る。そして
この極少値を示す温度付近でＷｌｌ成長を行うことによ
り、Ｗ摸の這い上がりが生じるのである。
膜飽和膜厚と堆積温度の関係を示し、第３図は同じくＷ
膜の５ｉＯｚ膜−基板界面への食込み量の温度依存性を
示す実験結果である。これらの結果から、堆積温度を上
げていくと飽和膜厚および食込み量は一旦増、加するが
その後減少し、極少値を示して再び増加する傾向を示し
、５５０℃近辺にその極少値があることが判る。そして
この極少値を示す温度付近でＷｌｌ成長を行うことによ
り、Ｗ摸の這い上がりが生じるのである。
第２の気相成長工程は、Ｗ Ｆ ｓとＨ２との還元反応
を利用するものであるが、装置の真空を破ることなく第
１の気相成長工程に引続いて行うことができる。その成
長条件は例えば、Ｗ Ｆ ６分圧比１０〜５００．温度
３００〜５５０℃、真空度０．１〜’Ｉ ｔｏｒｒとす
る。この気相成長は時間に対して直線的に膜厚が増加す
るので、堆積時間を選ぶことにより、全体でＷ膜が１０
００人程度になるように第２層Ｗ膜１８２を成長させる
。このとき、既に第１層ＷＢ１１８１がゲート電極側壁
の５ｉＯ２１Ｉ１１６上に運上がるように、またフィー
ルド絶縁膜１２上に延在するように形成されているため
、これがブロック層として動いて第２層Ｗ摸′１８２が
ゲート絶縁Ｉｌ！１３と基板１１の界面或いはフィール
ド絶縁ｌｌ１１２とｎ＋型層１７１゜１７２の界面に沿
って食込む現象は防止される。
を利用するものであるが、装置の真空を破ることなく第
１の気相成長工程に引続いて行うことができる。その成
長条件は例えば、Ｗ Ｆ ６分圧比１０〜５００．温度
３００〜５５０℃、真空度０．１〜’Ｉ ｔｏｒｒとす
る。この気相成長は時間に対して直線的に膜厚が増加す
るので、堆積時間を選ぶことにより、全体でＷ膜が１０
００人程度になるように第２層Ｗ膜１８２を成長させる
。このとき、既に第１層ＷＢ１１８１がゲート電極側壁
の５ｉＯ２１Ｉ１１６上に運上がるように、またフィー
ルド絶縁膜１２上に延在するように形成されているため
、これがブロック層として動いて第２層Ｗ摸′１８２が
ゲート絶縁Ｉｌ！１３と基板１１の界面或いはフィール
ド絶縁ｌｌ１１２とｎ＋型層１７１゜１７２の界面に沿
って食込む現象は防止される。
このため第２の気相成長工程の時間が長くなっても問題
ない。こうして２層構造のＷＩＩ１１８の成長により、
ソース、ドレインの拡散層シート抵抗は実質的に例えば
１０ノロ程度の小さい値になる。
ない。こうして２層構造のＷＩＩ１１８の成長により、
ソース、ドレインの拡散層シート抵抗は実質的に例えば
１０ノロ程度の小さい値になる。
この後従来と同様の工程に従って、（ｅ）に示すように
、全面にＣＶＤ絶縁膜１９を堆積し、これにコンタクト
孔２０１．２０２を開けてＡ２電極２１１，２１２を配
設する。
、全面にＣＶＤ絶縁膜１９を堆積し、これにコンタクト
孔２０１．２０２を開けてＡ２電極２１１，２１２を配
設する。
このように形成された半導体装置は、ゲート電極および
ソース、ドレイン領域上およびその周辺にＷｆｆ１１８
を形成しているため、配線抵抗およびコンタクト抵抗が
小さく高速動作が可能である。
ソース、ドレイン領域上およびその周辺にＷｆｆ１１８
を形成しているため、配線抵抗およびコンタクト抵抗が
小さく高速動作が可能である。
またコンタクト孔の合わせずれがあってもＷ膜１８によ
りフィールド絶縁膜１２のオーバーエツチングは防止さ
れ、Ａｎ電極の突扱けが防止される。またこの実施例で
は、Ｗ！１１１８を真空を破ることなく導入ガスを変更
した連続的な気相成長工程で２層構造として形成してい
る。このとき第１層Ｗ膜１８１がフィールド絶縁［１１
２上に一部延在しゲート電極側壁のＳ！０２ｍ１６上に
一部運上がるように形成されて、ゲート絶縁膜１２と基
板１１との間或いはフィールド絶縁１１１１１２とｎ＋
１１７との間にＷｊ１１８が食込むことが防止され、信
頼性の高い素子が得られる。
りフィールド絶縁膜１２のオーバーエツチングは防止さ
れ、Ａｎ電極の突扱けが防止される。またこの実施例で
は、Ｗ！１１１８を真空を破ることなく導入ガスを変更
した連続的な気相成長工程で２層構造として形成してい
る。このとき第１層Ｗ膜１８１がフィールド絶縁［１１
２上に一部延在しゲート電極側壁のＳ！０２ｍ１６上に
一部運上がるように形成されて、ゲート絶縁膜１２と基
板１１との間或いはフィールド絶縁１１１１１２とｎ＋
１１７との間にＷｊ１１８が食込むことが防止され、信
頼性の高い素子が得られる。
上記実施例では、選択成長させる導電性物質膜としてＷ
Ｓの場合を説明したが、例えば原料ガスにＳｉＨ＋を加
えることにより、Ｗ３ｉ２膜を形成することができ、こ
れでも本発明は有効である。
Ｓの場合を説明したが、例えば原料ガスにＳｉＨ＋を加
えることにより、Ｗ３ｉ２膜を形成することができ、こ
れでも本発明は有効である。
更に原料ガスを選ぶことにより、導電性物質膜としてＭ
ｏ、Ｔａ、Ｔｉ、ＡＱ或いはこれらのシリサイド躾を同
様に選択成長させることが可能である。
ｏ、Ｔａ、Ｔｉ、ＡＱ或いはこれらのシリサイド躾を同
様に選択成長させることが可能である。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
第１図（ａ）〜（ｅ）は本発明の一実施例のＭＯ８型半
導体装置製造工程を示す断面図、第２図はＷ Ｆ ｓと
Ａｒを用いたＷ膜気相成長工程でのｗｍの飽和膜厚と温
度の関係を示す図、第３図は同じりＷＩＩ！Ｊ食い込み
量の温度依存性を示す図、第４図は従来法によるＭＯ３
型半導体装置０断面図である。 １１・・・ｐ型３ｉ基板、１２・・・フィールド絶縁膜
、１３・・・ゲート絶縁膜、１４・・・ゲート電極、１
５１゜１５２・＝ｎ−型層、１６−ｓ＋０２１Ｉ、１７
１゜１７２−ｎ＋型層、１８ ｔ−第１１１ｉＷ膜、１
８２・・・第２１１ＷＩ！、１９・・・ＣＶＤ絶縁膜、
２０１゜２０２・・・コンタクト孔、２１１，２１２・
・・Ａ２電極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 Ｗ令・・込セｔ＜Ｐｍ） ＯＣ二 二 Ｗ該祝勅秩−’ｂ （’Ａ ）
導体装置製造工程を示す断面図、第２図はＷ Ｆ ｓと
Ａｒを用いたＷ膜気相成長工程でのｗｍの飽和膜厚と温
度の関係を示す図、第３図は同じりＷＩＩ！Ｊ食い込み
量の温度依存性を示す図、第４図は従来法によるＭＯ３
型半導体装置０断面図である。 １１・・・ｐ型３ｉ基板、１２・・・フィールド絶縁膜
、１３・・・ゲート絶縁膜、１４・・・ゲート電極、１
５１゜１５２・＝ｎ−型層、１６−ｓ＋０２１Ｉ、１７
１゜１７２−ｎ＋型層、１８ ｔ−第１１１ｉＷ膜、１
８２・・・第２１１ＷＩ！、１９・・・ＣＶＤ絶縁膜、
２０１゜２０２・・・コンタクト孔、２１１，２１２・
・・Ａ２電極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 Ｗ令・・込セｔ＜Ｐｍ） ＯＣ二 二 Ｗ該祝勅秩−’ｂ （’Ａ ）
Claims (3)
- （１）半導体基板のフィールド絶縁膜で囲まれた素子形
成領域にゲート絶縁膜を介してゲート電極を形成する工
程と、前記ゲート電極をマスクとして不純物を導入して
ソース、ドレイン領域を形成する工程と、前記ゲート電
極側壁に選択的に絶縁膜を形成する工程と、前記ゲート
電極とソース、ドレイン領域およびその周辺の前記フィ
ールド絶縁膜上とゲート電極側壁の絶縁膜上に及ぶ領域
に選択的に導電性物質膜を形成する工程と、全面に絶縁
膜を堆積し、これにコンタクト孔を開けて電極配線を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。 - （２）前記導電性物質膜を形成する工程は、金属化合物
ガスを用いた選択気相成長法による特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）前記導電性物質膜を形成する工程は、金属化合物
ガスを用いて基板との還元反応を利用して第１層金属膜
を選択的に気相成長させる工程と、金属化合物ガスと水
素ガスを用いて金属化合物と水素との還元反応を利用し
て第２層金属膜を選択的に気相成長させる工程とからな
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28044585A JPS62139360A (ja) | 1985-12-13 | 1985-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28044585A JPS62139360A (ja) | 1985-12-13 | 1985-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62139360A true JPS62139360A (ja) | 1987-06-23 |
Family
ID=17625153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28044585A Pending JPS62139360A (ja) | 1985-12-13 | 1985-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62139360A (ja) |
-
1985
- 1985-12-13 JP JP28044585A patent/JPS62139360A/ja active Pending
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