JPS60234322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60234322A JPS60234322A JP59090413A JP9041384A JPS60234322A JP S60234322 A JPS60234322 A JP S60234322A JP 59090413 A JP59090413 A JP 59090413A JP 9041384 A JP9041384 A JP 9041384A JP S60234322 A JPS60234322 A JP S60234322A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、２層からなるフォトレゾストをエツチングな
いし不純物ドープのマスクとして用いた半導体装置の製
造方法に関する。
いし不純物ドープのマスクとして用いた半導体装置の製
造方法に関する。
周知の如く、フォトレジストは半導体の製造に欠くこと
のできない材料であり、主として工ッチンダのマスクあ
るいは不純物ドープのマスクとして使用されている。と
ころで、フォトレジストは有機物からなるものが大部分
を占め、高温工程に弱く変形したり、黒化しやすくなる
し、ドライエツチングのマスクとしての耐エツチングレ
ートも大きい。また、たとえベーキングしてもフォトレ
ジストの粘度を調整するための溶剤や現像液中の溶剤に
容易に溶け、変形したシ溶融したシする。従って、フォ
トレジストを連続的に２層、３層と順次パターニングす
るととは不可能であるとともに、１層目のフォトレジス
トの一部を選択的に残存させることも不可能である。つ
まシ、フォトレジストを自己整合的な使用方法に用いる
ことはできない。このようなことから、選択酸化（例え
ばＬＯＧＯ８）のマスクや不純物拡散のマスク、エツチ
ングのマスクなどの自己整合的な使用には、例えばシリ
コン窒化膜を用いるのが現状である。
のできない材料であり、主として工ッチンダのマスクあ
るいは不純物ドープのマスクとして使用されている。と
ころで、フォトレジストは有機物からなるものが大部分
を占め、高温工程に弱く変形したり、黒化しやすくなる
し、ドライエツチングのマスクとしての耐エツチングレ
ートも大きい。また、たとえベーキングしてもフォトレ
ジストの粘度を調整するための溶剤や現像液中の溶剤に
容易に溶け、変形したシ溶融したシする。従って、フォ
トレジストを連続的に２層、３層と順次パターニングす
るととは不可能であるとともに、１層目のフォトレジス
トの一部を選択的に残存させることも不可能である。つ
まシ、フォトレジストを自己整合的な使用方法に用いる
ことはできない。このようなことから、選択酸化（例え
ばＬＯＧＯ８）のマスクや不純物拡散のマスク、エツチ
ングのマスクなどの自己整合的な使用には、例えばシリ
コン窒化膜を用いるのが現状である。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、レジストを
硬化することによシ、し・シスト中の溶剤や現像液等に
溶融しにくクシ、もってレジストをエツチング用マスク
、不純物のイオン注入用マスクとして利用可能な半導体
装置の製造方法を提供することを目的とする。
硬化することによシ、し・シスト中の溶剤や現像液等に
溶融しにくクシ、もってレジストをエツチング用マスク
、不純物のイオン注入用マスクとして利用可能な半導体
装置の製造方法を提供することを目的とする。
本発明は、半導体層上に直接あるいは誘電体層を介して
形成したフォトレジストパターンを硬化する工程と、全
面にフォトレジスト層を形成する工程と、このフォトレ
ジスト層を前記フォトレノストパターンの側壁に残存さ
せる工程とを具備し、特にフォトレジストパターンを紫
外線や有機溶剤あるいはプラズマ励起等の手段で硬化す
ることを骨子とする。
形成したフォトレジストパターンを硬化する工程と、全
面にフォトレジスト層を形成する工程と、このフォトレ
ジスト層を前記フォトレノストパターンの側壁に残存さ
せる工程とを具備し、特にフォトレジストパターンを紫
外線や有機溶剤あるいはプラズマ励起等の手段で硬化す
ることを骨子とする。
本発明において、フォトレジストノぐターン（フォトレ
・ソスト）は通常の温度処理だけでは硬化しないが、Ｄ
ａｅｐＵ、Ｖ、処理（文献ＲｏｂｅｒｔＡｌｌｅｎ等１
９８２年Ｊ、Ｅ、Ｃ，Ｓ 、 Ｖｏｌ １２９ Ａ６
Ｐａｇｅ１３７９〜１３８１等）、プラズマ処理（文献
Ｊ 、Ｍ。
・ソスト）は通常の温度処理だけでは硬化しないが、Ｄ
ａｅｐＵ、Ｖ、処理（文献ＲｏｂｅｒｔＡｌｌｅｎ等１
９８２年Ｊ、Ｅ、Ｃ，Ｓ 、 Ｖｏｌ １２９ Ａ６
Ｐａｇｅ１３７９〜１３８１等）、プラズマ処理（文献
Ｊ 、Ｍ。
Ｐ’Ｌｍｂ １ ｅ ｙ等ＩＥ３ＥＤＬ−３，４４１９
８２年Ｐａｇｅ ９９〜１００等〕、あるいは有機溶剤
処理（文献Ｍ。
８２年Ｐａｇｅ ９９〜１００等〕、あるいは有機溶剤
処理（文献Ｍ。
Ｈａｔｚｉｌａ１’ｇ等ＩＢＭ、Ｊ、Ｒｅｓ、Ｄｅｖｅ
ｌｏｐ、 １９８０年Ｖｏｌ ２４． Ａ４ Ｐａｇｅ
４５２〜４６０）等を施すことによシ硬化することが最
近判明した。
ｌｏｐ、 １９８０年Ｖｏｌ ２４． Ａ４ Ｐａｇｅ
４５２〜４６０）等を施すことによシ硬化することが最
近判明した。
以下、本発明をＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造のｎ−ＭＯＳ）ランジスタ、ＦＥ
Ｔ及びＩ Ｌ （ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉ
ｏｎ Ｌｏｇｉｃ ）の製造に夫々適用した場合につい
て図を参照して説明する。
Ｄｒａｉｎ ）構造のｎ−ＭＯＳ）ランジスタ、ＦＥ
Ｔ及びＩ Ｌ （ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉ
ｏｎ Ｌｏｇｉｃ ）の製造に夫々適用した場合につい
て図を参照して説明する。
実施例１
〔１〕マず、Ｐ型のシリコン基板１上にドライ塩酸酸化
にて厚さ３００Ｘの薄い酸化膜２を形成した後、この上
にｎ型不純物をドープした多結晶シリコン層３を形成し
た。つづいて、この多結晶シリコン層３上のダート電極
形成予定部に厚さ約１．５μｍのポジ型フォトレジスト
パターン４を形成した（第１図（＆）図示）。次いで、
Ｃｔ２／Ｈ２系の混合ガスを用いて多結晶シリコン層３
をフォトレジストパターン４をマスクトシてＲＩＥ（Ｒ
＠ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）によシ選
択的に除去し、多結晶シリコンからなるケ°−ト電極５
を形成した後、同様にして酸化膜２を選択的に除去しダ
ート酸化膜２′を形成した。しかる後、前記フォトレジ
ストパターン４に波長２５４ｎｍを有するＤｅｅｐ Ｕ
、Ｖ、光線を照射して硬化させた（第１図（ｂ）図示）
。更に、全面にポジ型フォトレジスト層６を塗布した。
にて厚さ３００Ｘの薄い酸化膜２を形成した後、この上
にｎ型不純物をドープした多結晶シリコン層３を形成し
た。つづいて、この多結晶シリコン層３上のダート電極
形成予定部に厚さ約１．５μｍのポジ型フォトレジスト
パターン４を形成した（第１図（＆）図示）。次いで、
Ｃｔ２／Ｈ２系の混合ガスを用いて多結晶シリコン層３
をフォトレジストパターン４をマスクトシてＲＩＥ（Ｒ
＠ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）によシ選
択的に除去し、多結晶シリコンからなるケ°−ト電極５
を形成した後、同様にして酸化膜２を選択的に除去しダ
ート酸化膜２′を形成した。しかる後、前記フォトレジ
ストパターン４に波長２５４ｎｍを有するＤｅｅｐ Ｕ
、Ｖ、光線を照射して硬化させた（第１図（ｂ）図示）
。更に、全面にポジ型フォトレジスト層６を塗布した。
この際、前記フォトレジストパターン４は硬化している
ため、フォトレジスト層６中に含まれる溶剤には不溶性
であり、変形、溶融することを回避できる。また、フォ
トレジスト層６は、フォトレジストパターン４の側壁で
は他の部分よシも比較的厚く形成された（第１図（ｃ）
図示）。
ため、フォトレジスト層６中に含まれる溶剤には不溶性
であり、変形、溶融することを回避できる。また、フォ
トレジスト層６は、フォトレジストパターン４の側壁で
は他の部分よシも比較的厚く形成された（第１図（ｃ）
図示）。
〔１１〕 次に、ドライまたはウェットエツチング方法
によシ現像を行なった。その結果、フォトレジストパタ
ーン４の側壁のフォトレジスト層６が他の部分より厚い
ため、この厚い部分のみにフォトレジスト層６′が残存
した。つづいて、残存するフォトレゾスト層６′を波長
２５４層ｍを有するＤｅｅｐＵ、Ｖ、光線を照射して硬
化した（第１図（ｄ）図示）。ここで、フォトレジスト
層６′を露光、現像工程をへてパターニングし、しかも
フォトレジス）パターン４の側壁にもフォトレジスト層
６′を残存させることも可能である。次いで、硬化した
フォトレジストパターン４及び残存するフォトレジスト
層６′をマスクとして前記基板１に砒素をイオン注入し
、浅いＮ型層７ｍ＋２ｂを形成した（第１図（ｅ）図示
）。しかる後、酸素プラズマ処理を施してフォトレジス
トパターン４及び残存するフォトレジスト層６′を剥離
した。更に、ダート電極５をマスクとして基板１に再度
砒素をイオン注入し、浅いＮ型層１１１ａ＋８ｂを形成
した。その結果、Ｎ型層ＺＩＬＸＮ型層８１よシソース
領域９が、Ｎ型層７ｂ、Ｎ型層８ｂよりドレイン領域１
０が夫々形成された（第１図（ｆ）図示）。ひきつづき
、後酸化を行なった後、連続的にアンドープＣＶＤ膜、
ＰＳＧ ｌ［からなる層間絶縁膜１１を堆積し、低温ゲ
ッター処理を９００℃で行ない界面特性を安定させた。
によシ現像を行なった。その結果、フォトレジストパタ
ーン４の側壁のフォトレジスト層６が他の部分より厚い
ため、この厚い部分のみにフォトレジスト層６′が残存
した。つづいて、残存するフォトレゾスト層６′を波長
２５４層ｍを有するＤｅｅｐＵ、Ｖ、光線を照射して硬
化した（第１図（ｄ）図示）。ここで、フォトレジスト
層６′を露光、現像工程をへてパターニングし、しかも
フォトレジス）パターン４の側壁にもフォトレジスト層
６′を残存させることも可能である。次いで、硬化した
フォトレジストパターン４及び残存するフォトレジスト
層６′をマスクとして前記基板１に砒素をイオン注入し
、浅いＮ型層７ｍ＋２ｂを形成した（第１図（ｅ）図示
）。しかる後、酸素プラズマ処理を施してフォトレジス
トパターン４及び残存するフォトレジスト層６′を剥離
した。更に、ダート電極５をマスクとして基板１に再度
砒素をイオン注入し、浅いＮ型層１１１ａ＋８ｂを形成
した。その結果、Ｎ型層ＺＩＬＸＮ型層８１よシソース
領域９が、Ｎ型層７ｂ、Ｎ型層８ｂよりドレイン領域１
０が夫々形成された（第１図（ｆ）図示）。ひきつづき
、後酸化を行なった後、連続的にアンドープＣＶＤ膜、
ＰＳＧ ｌ［からなる層間絶縁膜１１を堆積し、低温ゲ
ッター処理を９００℃で行ない界面特性を安定させた。
以下、ＰＳＧ膜１膜上１Ｆ４／Ｈ２系からなる混合ガス
を用いてＲＩＥでコンタクトホール１２ｍ、１２ｂを開
口し、Ａｔ−８ｉ膜のス・母ツタ法による堆積、Ｃ１２
／ Ｈ２系を用いたＲＩＥによシＡｔ−８ｉからなる取
出し電極１３ｍ、１３ｂ を形成してｎ −ＭＯＳ ト
ランジスタを製造した（第１図（ｇ）参照）。
を用いてＲＩＥでコンタクトホール１２ｍ、１２ｂを開
口し、Ａｔ−８ｉ膜のス・母ツタ法による堆積、Ｃ１２
／ Ｈ２系を用いたＲＩＥによシＡｔ−８ｉからなる取
出し電極１３ｍ、１３ｂ を形成してｎ −ＭＯＳ ト
ランジスタを製造した（第１図（ｇ）参照）。
しかして、実施例１によれば、フォトレジストツヤター
フ４及びフォトレジス） 層６ ヲＤｓｅｐＵ、Ｖ、光
線を照射して硬化させるため、これらをマスクとして基
板１に砒素をイオン注入することにより、Ｎ＋型層７ａ
＋７ｂをデート電極５（あるいはダート絶縁膜２′）に
対して一定距離保持しながら自己整合的に形成できる。
フ４及びフォトレジス） 層６ ヲＤｓｅｐＵ、Ｖ、光
線を照射して硬化させるため、これらをマスクとして基
板１に砒素をイオン注入することにより、Ｎ＋型層７ａ
＋７ｂをデート電極５（あるいはダート絶縁膜２′）に
対して一定距離保持しながら自己整合的に形成できる。
また、ＬＤＤ構造のＭＯＳトランジスタにおいては、従
来、ｒ−ト電極の側壁にＲＩＥを用いて誘電体膜を残存
させるため、フィールド酸化等がエツチングされたり、
半導体基板が損傷を受けたシ、あるいはダート電極の上
面がエツチングされたりする等の科々の欠点を生じた。
来、ｒ−ト電極の側壁にＲＩＥを用いて誘電体膜を残存
させるため、フィールド酸化等がエツチングされたり、
半導体基板が損傷を受けたシ、あるいはダート電極の上
面がエツチングされたりする等の科々の欠点を生じた。
これに対し、上記実施例１ではダート電極５の側壁に形
成されるのはフォトレジスト層６′であるため、上述し
たＲＩＦ、に起因する種々の間愛・を点を解消するとと
もに、フォトレジスト層６′の剥離は容易である。
成されるのはフォトレジスト層６′であるため、上述し
たＲＩＦ、に起因する種々の間愛・を点を解消するとと
もに、フォトレジスト層６′の剥離は容易である。
実施例２
〔１〕 まず、例えばＮ型のシリコン方：板２１上に、
薄い熱酸化膜２２、シリコン窒化膜（ｓ１３Ｎ４膜〕２
３を順次堆私しｊ（後、所定の位置にポジ型フォトレジ
ストパターン４を形成した（第２図（ａ）図示）ｏつづ
いて、このフォトレジストノやターン４をマスクとして
前記Ｓｉ３Ｎ４膜２３をＣＦ４／Ｈ２系ガスを用いてＲ
ＩＥにょシ選択的にエツチング除去し、５ｉ３Ｎ４ｉパ
ターン２３′を形成した。次いで、前記フォトレジスト
パターン４を、２００ワツトでＨｅ希釈のＣＦ４１０２
混合ガスを用いて硬化した（第２図（ｂ）参照）。更に
、全面にポジ型フォトレジスト層を塗布した後、実施例
１と同様の工程をへてフォトレジスト層６′をフォトレ
ジストツヤターフ４の側壁にのみ残存させた。しかる徒
、フォトレジスト層６′を硬化させてから、フォトレジ
ストパターン４及びフォトレジスト層６′をマスクとし
て基板２１にボロンをイオン注入し、Ｐ型層２４．２５
を形成した（第２図（ｃ）図示）。
薄い熱酸化膜２２、シリコン窒化膜（ｓ１３Ｎ４膜〕２
３を順次堆私しｊ（後、所定の位置にポジ型フォトレジ
ストパターン４を形成した（第２図（ａ）図示）ｏつづ
いて、このフォトレジストノやターン４をマスクとして
前記Ｓｉ３Ｎ４膜２３をＣＦ４／Ｈ２系ガスを用いてＲ
ＩＥにょシ選択的にエツチング除去し、５ｉ３Ｎ４ｉパ
ターン２３′を形成した。次いで、前記フォトレジスト
パターン４を、２００ワツトでＨｅ希釈のＣＦ４１０２
混合ガスを用いて硬化した（第２図（ｂ）参照）。更に
、全面にポジ型フォトレジスト層を塗布した後、実施例
１と同様の工程をへてフォトレジスト層６′をフォトレ
ジストツヤターフ４の側壁にのみ残存させた。しかる徒
、フォトレジスト層６′を硬化させてから、フォトレジ
ストパターン４及びフォトレジスト層６′をマスクとし
て基板２１にボロンをイオン注入し、Ｐ型層２４．２５
を形成した（第２図（ｃ）図示）。
〔１１〕 次に、酸素グラズマ処理を施してフォトレジ
ストパターン４及びフォトレジス） ｉ ６’を剥離し
た移、ｓ’ｉ、Ｎ４膜ツヤターン２３′ヲマスクとして
運択酸化を行なってフィールド酸化膜２６を形成した。
ストパターン４及びフォトレジス） ｉ ６’を剥離し
た移、ｓ’ｉ、Ｎ４膜ツヤターン２３′ヲマスクとして
運択酸化を行なってフィールド酸化膜２６を形成した。
この際、フィールド酸化膜２６の直下にはＰ型層２４．
２５が活性化してＰ型のソース、ドレイン領域２７．２
８が形成された（第２図（ｄ）図示）。つづいて、ドラ
イエッチングダ理によ！ｌ Ｓｉ３Ｎ４膜・平ターン２
３′、熱酸化膜２２を順次除去した後、フィールド酸化
膜２６で囲まれた基板２１表面にＮ型の拡散層２９を形
成した（第２図（、）参照）。更に、アンドープＣＶＤ
膜、ＰＳＧ膜１ノを堆積し、隣ゲッター処理を施した後
、コンタクトホール３０ａ〜、？ Ｏｃ 全開口しＡｔ
からなる取出し電極１３８〜１３ｃを形成してＦＥＴを
製造した（第２図（ｆ）図示）。
２５が活性化してＰ型のソース、ドレイン領域２７．２
８が形成された（第２図（ｄ）図示）。つづいて、ドラ
イエッチングダ理によ！ｌ Ｓｉ３Ｎ４膜・平ターン２
３′、熱酸化膜２２を順次除去した後、フィールド酸化
膜２６で囲まれた基板２１表面にＮ型の拡散層２９を形
成した（第２図（、）参照）。更に、アンドープＣＶＤ
膜、ＰＳＧ膜１ノを堆積し、隣ゲッター処理を施した後
、コンタクトホール３０ａ〜、？ Ｏｃ 全開口しＡｔ
からなる取出し電極１３８〜１３ｃを形成してＦＥＴを
製造した（第２図（ｆ）図示）。
しかして、実施例２によれば、ソース、ドレイン領域２
７．２８となるＰ型層２４．２５、及びＮ＋型の拡散層
２９が、フォトレジストノやターフ４及び残存するフォ
トレジスト層６′の形状で決定されるため、これらの形
状を変えることによシソース、ドレイン領域２７．２８
とＮ＋型の拡散層２９間の距離を任意に変えることがで
きる。
７．２８となるＰ型層２４．２５、及びＮ＋型の拡散層
２９が、フォトレジストノやターフ４及び残存するフォ
トレジスト層６′の形状で決定されるため、これらの形
状を変えることによシソース、ドレイン領域２７．２８
とＮ＋型の拡散層２９間の距離を任意に変えることがで
きる。
実施例３
本実施例は実施例１と本質的に同じであシ、基板と多結
晶シリコン層の間に薄い酸化膜が無い点が異なる。以下
、工２Ｌの製法について概略を説明する。
晶シリコン層の間に薄い酸化膜が無い点が異なる。以下
、工２Ｌの製法について概略を説明する。
まず、Ｐ型のシリコン基板Ｊ上にＮ型層３ノ、Ｎｕのエ
ピタキシャル層３２、Ｐ−型の拡散Ｆｆｊ ｓ ｓ及び
ｎ型不純物をドーグした多結晶シリコン層３を順次形成
した後、この上に厚さ１．５μｍのポジ型フォトレジス
トパターン４を形成した。つづいて、このフォトレジス
トパターン４を硬化させた（第３図（ａ）図示）。次い
で、実施例１と同様にして多結晶シリコンパターン３′
を形成し、フォトレジスト層６′ヲフオトレゾストノリ
ーン４の側壁にのみ残存させた後、該フォトン・シスト
層６′を硬化させた。しかる後、フォトレジストパター
ン４及びフォトレジスト層６′をマスクとしてＰ−型の
拡散Ｎ３３にＰ型層３４＊、３４ｂを形成した（第３図
（ｂ）図示）。更に、フォトレジストパターン４及びフ
ォトレジスト層６′を剥離した後、熱処理を施して前記
Ｐ型層３４．３４を活性化させＰ型のペース領域３５．
３５を形成するとともに、多結晶シリコン・リーフ３′
直下の拡散層３３にＮ型のコレクタ領域３６を形成した
。以下、アンドーグＣＶＤ膜とＰＳＧ膜からなる層間絶
縁膜１１を堆積した後、コンタクトホール、９７ ａ
、 、？ ７ ｂを形成し、Ａｔ−Ｓ ｉ配線３８を形
成してＩＬを製造した（第３図（Ｃ）図示）。
ピタキシャル層３２、Ｐ−型の拡散Ｆｆｊ ｓ ｓ及び
ｎ型不純物をドーグした多結晶シリコン層３を順次形成
した後、この上に厚さ１．５μｍのポジ型フォトレジス
トパターン４を形成した。つづいて、このフォトレジス
トパターン４を硬化させた（第３図（ａ）図示）。次い
で、実施例１と同様にして多結晶シリコンパターン３′
を形成し、フォトレジスト層６′ヲフオトレゾストノリ
ーン４の側壁にのみ残存させた後、該フォトン・シスト
層６′を硬化させた。しかる後、フォトレジストパター
ン４及びフォトレジスト層６′をマスクとしてＰ−型の
拡散Ｎ３３にＰ型層３４＊、３４ｂを形成した（第３図
（ｂ）図示）。更に、フォトレジストパターン４及びフ
ォトレジスト層６′を剥離した後、熱処理を施して前記
Ｐ型層３４．３４を活性化させＰ型のペース領域３５．
３５を形成するとともに、多結晶シリコン・リーフ３′
直下の拡散層３３にＮ型のコレクタ領域３６を形成した
。以下、アンドーグＣＶＤ膜とＰＳＧ膜からなる層間絶
縁膜１１を堆積した後、コンタクトホール、９７ ａ
、 、？ ７ ｂを形成し、Ａｔ−Ｓ ｉ配線３８を形
成してＩＬを製造した（第３図（Ｃ）図示）。
しかして、実施例３によれば、ペース領域３５となるＰ
型層３４．３４及びコレクタ領域３６が、フォトレジス
トパターン４及び残存するフォトレゾスト層６′の形状
で決定されるため、これらの形状を変えることによシペ
ース領域３５とコレクタ領域３６間の任意に変える仁と
ができる。
型層３４．３４及びコレクタ領域３６が、フォトレジス
トパターン４及び残存するフォトレゾスト層６′の形状
で決定されるため、これらの形状を変えることによシペ
ース領域３５とコレクタ領域３６間の任意に変える仁と
ができる。
なお、上記実施例では、フォトレジストパターン及びフ
ォトレジスト層としていずれもポジ型の場合について述
べたが、これに限らず、一方がポジ型でかつ他方がネガ
型の場合、あるいは両方ともネガ型の場合でもよい。
ォトレジスト層としていずれもポジ型の場合について述
べたが、これに限らず、一方がポジ型でかつ他方がネガ
型の場合、あるいは両方ともネガ型の場合でもよい。
また、上記実施例では、１層がフォトレジストパターン
で、２層がフォトレジスト層の２層レジストの場合につ
いて述べたが、これに限らず、３層以上のレジストにつ
いても同様に使用可能である。
で、２層がフォトレジスト層の２層レジストの場合につ
いて述べたが、これに限らず、３層以上のレジストにつ
いても同様に使用可能である。
以上詳述した如く本発明によれは、レジストをエツチン
グ用マスク、不純物のイオン注入用マスクとして利用可
能な用途の広い半導体装置の製造方法を提供できるもの
である。
グ用マスク、不純物のイオン注入用マスクとして利用可
能な用途の広い半導体装置の製造方法を提供できるもの
である。
第１図（１）〜（ｇ）は本発明の一実施例に係るｎ−Ｍ
ＯＳ ）ランジスタの製造方法を工程順に示す断面図、
第２図（ａ）〜（ｆ）は本発明の他の実施例に係るＦＥ
Ｔの製造方法を工程順に示す断面図、第３図（ａ）〜（
ｃ）は本発明のその他の実施例に係るＩＬの製造方法を
工程順に示す断面図である。 １．２１・・・シリコン基板、２・・・薄い酸化膜、３
・・・多結晶シリコン層、３′・・・多結晶シリコン−
４′ターン、４・・・ポジ型フォトレジストツヤターン
、５・・・ダート電極、６．６’・・・ポジ型ブートレ
ソスト層、７ｈ、７ｂ、３１・−Ｎ＋型層、ｌＪｍ、８
ｂ−Ｎ型層、９．２７・・・ソース領域、１０．２８・
・・ドレイン領域、１１・・・層間絶縁膜、１２ａ＋１
２ｂ。 ３０ａ〜３０ｃ 、３７＊、３７ｂ−コンタクトホール
、Ｉ Ｊ ａ ＋ Ｉ Ｊ ｂ １１ Ｊ ｃ・・・取
出し電極、２２・・・薄い熱酸化膜、２３・・・シリコ
ン窒化膜（Ｓｉ２Ｎ３膜）、２ Ｊ’−８ｔ、Ｎ４膜パ
ターン、２４，２５，３４ｈ＋３４ｂ・・・Ｐ型層、２
６・・・フィールド酸化膜、２９・・・Ｎ＋型の拡散層
、 ３２・・・Ｎ型のエピタキシャル層、３３・・・Ｐ
−型の拡散層、３５・・・Ｐ型のペース領域、３６・・
・Ｎ＋型のコレクタ領域、３８・・・Ａｔ−５ｉ配線。 第１図 第２図
ＯＳ ）ランジスタの製造方法を工程順に示す断面図、
第２図（ａ）〜（ｆ）は本発明の他の実施例に係るＦＥ
Ｔの製造方法を工程順に示す断面図、第３図（ａ）〜（
ｃ）は本発明のその他の実施例に係るＩＬの製造方法を
工程順に示す断面図である。 １．２１・・・シリコン基板、２・・・薄い酸化膜、３
・・・多結晶シリコン層、３′・・・多結晶シリコン−
４′ターン、４・・・ポジ型フォトレジストツヤターン
、５・・・ダート電極、６．６’・・・ポジ型ブートレ
ソスト層、７ｈ、７ｂ、３１・−Ｎ＋型層、ｌＪｍ、８
ｂ−Ｎ型層、９．２７・・・ソース領域、１０．２８・
・・ドレイン領域、１１・・・層間絶縁膜、１２ａ＋１
２ｂ。 ３０ａ〜３０ｃ 、３７＊、３７ｂ−コンタクトホール
、Ｉ Ｊ ａ ＋ Ｉ Ｊ ｂ １１ Ｊ ｃ・・・取
出し電極、２２・・・薄い熱酸化膜、２３・・・シリコ
ン窒化膜（Ｓｉ２Ｎ３膜）、２ Ｊ’−８ｔ、Ｎ４膜パ
ターン、２４，２５，３４ｈ＋３４ｂ・・・Ｐ型層、２
６・・・フィールド酸化膜、２９・・・Ｎ＋型の拡散層
、 ３２・・・Ｎ型のエピタキシャル層、３３・・・Ｐ
−型の拡散層、３５・・・Ｐ型のペース領域、３６・・
・Ｎ＋型のコレクタ領域、３８・・・Ａｔ−５ｉ配線。 第１図 第２図
Claims (4)
- （１）半導体層上に直接もしくは誘電体層を介して形成
したフォトレジストパターンを硬化する工程と、全面に
フォトレジスト層を形成する工程と、このフォトレジス
ト層を前記フォトレジストパターンの側壁に残存させる
工程とを具備することを特徴とする半導体装置の製造方
法。 - （２）全面にフォトレジスト層を形成した後、露光、現
像を施して・母ターニングするとともに、フォトレジス
ト層をフォトレジストパターンの側壁に残存させること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３） フォトレジスト／’Ｐターンを半導体層ないし
誘電体層をエツチングするマスクとして用い、かつフォ
トレジストパターン及びフォトレジスト層をフォトレジ
スト層の直下に残存する半導体層ないしｐ電体層に対し
て一定の距離を保持しながら自己整合的に不純物をドー
プするか、あるいはエツチングのマスクとして使用する
ことを特徴とする特許請求のａ囲第１項記軟の半導体装
置の製造方法。 - （４）残存する半導体層ないし誘電体層をこれらよシ下
層の半導体基板もしくは半導体層に不純物をドープする
ときのマスクとして用い、フォトレジストパターン及び
フォトレジスト層をマスクとして不純物をドープする場
合と同じ導電型の不純物をドーグすることを特徴とする
特許請求の範囲第３項記載の半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090413A JPS60234322A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090413A JPS60234322A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234322A true JPS60234322A (ja) | 1985-11-21 |
Family
ID=13997901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090413A Pending JPS60234322A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437637B2 (en) | 2014-04-16 | 2016-09-06 | Canon Kabushiki Kaisha | Semiconductor device manufacturing method and resist pattern forming method |
-
1984
- 1984-05-07 JP JP59090413A patent/JPS60234322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437637B2 (en) | 2014-04-16 | 2016-09-06 | Canon Kabushiki Kaisha | Semiconductor device manufacturing method and resist pattern forming method |
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