KR100265461B1 - 더미본딩와이어를포함하는반도체집적회로소자 - Google Patents

더미본딩와이어를포함하는반도체집적회로소자 Download PDF

Info

Publication number
KR100265461B1
KR100265461B1 KR1019970061644A KR19970061644A KR100265461B1 KR 100265461 B1 KR100265461 B1 KR 100265461B1 KR 1019970061644 A KR1019970061644 A KR 1019970061644A KR 19970061644 A KR19970061644 A KR 19970061644A KR 100265461 B1 KR100265461 B1 KR 100265461B1
Authority
KR
South Korea
Prior art keywords
wire
bonding
integrated circuit
semiconductor integrated
chip
Prior art date
Application number
KR1019970061644A
Other languages
English (en)
Other versions
KR19990041097A (ko
Inventor
강제봉
송영희
성시찬
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970061644A priority Critical patent/KR100265461B1/ko
Priority to TW87100068A priority patent/TW409328B/zh
Priority to DE1998101252 priority patent/DE19801252C1/de
Priority to FR9800360A priority patent/FR2771550B1/fr
Priority to CN98100138A priority patent/CN1218290A/zh
Priority to JP02108698A priority patent/JP3621819B2/ja
Priority to US09/115,828 priority patent/US6031281A/en
Publication of KR19990041097A publication Critical patent/KR19990041097A/ko
Application granted granted Critical
Publication of KR100265461B1 publication Critical patent/KR100265461B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01063—Europium [Eu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 몰딩 공정시 와이어 스위핑에 의한 와이어 단락을 방지하기 위한 반도체 집적회로 소자에 관한 것이다. 와이어 스위핑에 의한 단락의 문제는 반도체 소자에 사용될 수 있는 본딩 와이어의 길이를 제한하고, 칩 크기의 축소를 방해하는 요인으로 작용한다. 따라서, 본 발명은 이를 해결하기 위하여 더미 본딩 와이어를 포함하는 반도체 집적회로 소자를 제공한다. 와이어 스위핑은 인접 와이어와의 간격이 나머지 와이어들 간의 간격보다 더 넓은 특정 와이어에서 가장 심하게 발생한다. 즉, 특정 와이어는 주입되는 몰딩수지에 보다 직접적으로 노출되는 와이어이다. 본 발명은 이 특정 와이어 앞에 더미 본딩 와이어를 형성하여 몰딩수지에 대한 노출 정도를 완화시켜 줌으로써 와이어 스위핑을 완화시켜 줄 수 있다. 또는 더미 본딩 와이어가 스위핑되어 다음 와이어와 단락되더라도 소자의 기능에 영향이 없도록 구현할 수 있다. 따라서, 본 발명은 사용될 수 있는 본딩 와이어의 길이 제한이 대폭 완화되기 때문에, 그만큼 크기가 축소된 반도체 칩을 사용할 수 있으며, 웨이퍼 한 개당 칩의 개수를 증가시켜 생산성을 향상시키고 제조원가를 절감할 수 있다는 장점이 있다.

Description

더미 본딩 와이어를 포함하는 반도체 집적회로 소자 {semiconductor integrated circuit device having dummy bonding wire}
본 발명은 반도체 집적회로 소자에 관한 것으로서, 보다 구체적으로는 몰딩수지의 주입에 의하여 와이어 스위핑이 발생할 수 있는 반도체 집적회로 소자에 있어서 와이어 스위핑에 의한 단락을 방지하기 위한 더미 본딩 와이어를 포함하고 있는 반도체 집적회로 소자에 관한 것이다.
반도체 집적회로 칩(IC chip)은 외부와의 전기적 접속을 위하여 본딩 패드(bonding pad)라고 하는 접속통로를 필요로 하는데, 이러한 전기적 접속은 본딩 패드와 기판(리드 프레임 또는 인쇄회로기판)의 리드(lead, 또는 배선 패턴)를 금 또는 알루미늄과 같은 본딩 와이어(bonding wire)로 연결하는 것이 보편적이다.
한편, 집적회로의 설계 및 제조 기술의 발전에 따라 반도체 칩의 집적도는 점점 증가하고 반도체 칩의 크기는 점점 감소하는 추세에 있다. 따라서, 본딩 패드의 수와 리드의 수는 점점 늘어나는 반면, 패드 크기와 피치(pitch) 및 리드 폭과 피치는 점점 줄어들고 있다. 그런데, 리드 피치의 축소는 제조 여건상 거의 한계에 이르렀기 때문에, 많은 수의 리드를 칩 주위에 배열하기 위해서는 리드와 칩 간의 간격이 멀어지지 않으면 안된다. 그렇게 되면 리드와 칩을 연결하는 본딩 와이어의 길이 역시 늘어날 수 밖에 없다. 그러나, 본딩 와이어의 길이가 늘어나면 패키지 조립 공정에서 몰딩수지를 주입할 때, 본딩 와이어가 몰딩수지에 쓸려 이웃하는 본딩 와이어와 전기적 단락을 유발하는 문제점이 있다. 이는 칩 크기를 축소하는데 있어서 심각한 제약으로 작용하고 있다.
즉, 몰딩수지에 의한 와이어 스위핑(wire sweeping; 와이어가 한쪽으로 쓸리는 현상)을 방지하면서 긴 본딩 와이어를 사용할 수 있느냐의 여부는 칩 크기의 축소에 있어서 중요한 요건 중의 하나이다. 칩 크기를 축소하여 웨이퍼 한 개당 칩의 개수를 증대하는 문제는 생산성 및 제조원가와 밀접한 관련이 있는 문제인데, 칩 크기의 축소에 맞춰 리드 피치를 줄이는데 한계가 있기 때문에 긴 본딩 와이어에 따른 문제가 발생하게 된다. 와이어 스위핑의 문제는 모든 반도체 칩 패키지의 조립에 있어서 공통적인 문제이나, 특히 많은 수의 입출력을 필요로 하는 다핀 패키지와 패키지의 두께가 얇은 박형 패키지에 있어서 더욱 심각하다.
현재 양산 가능한 본딩 와이어 길이의 한계는 최대 200mil 정도이다. 그러나 이는 와이어 본딩(wire bonding)에 따른 한계가 아니라 몰딩(molding)에 따른 한계이다. 다시 말하면, 와이어 본딩 능력은 현재로도 약 250mil 정도의 와이어 길이를 수용할 수 있으나, 몰딩 공정에서 발생하는 와이어 스위핑 현상 때문에 200mil 이상의 길이를 갖는 본딩 와이어를 사용하지 못하는 것이다.
이하, 첨부 도면을 참조하여 와이어 스위핑과 관련된 종래기술을 상세히 설명하고자 한다. 도 1은 일반적인 반도체 집적회로 소자의 한 예를 나타내는 평면도이고, 도 2는 도 1의 II-II 선을 따라 절단한 단면도이며, 도 3은 도 1에 도시된 반도체 집적회로 소자에 몰딩수지가 유입되어 와이어 스위핑이 발생한 모습을 보여주는 평면도이다. 그리고, 도 4는 도 1과 도 3의 IV-IV 선을 따라 절단하여 와이어 스위핑 전후를 비교하여 보여주는 단면도이다. 도 1 내지 도 4에서 동일한 도면 부호는 동일한 구성요소를 나타낸다.
도 1에 도시된 소자는 통상적으로 QFP(Quad Flat Package)라 불리는 다핀 패키지에 조립하기 위한 것으로서, 반도체 칩(10)이 리드 프레임(20)과 와이어 본딩된 후 몰딩 공정에 투입되기 전의 상태이다. 반도체 칩(10)은 리드 프레임(20)의 다이 패드(22)에 부착되며, 다이 패드(22)는 구석에 형성되는 4개의 타이 바(26)에 의하여 리드 프레임(20)의 다른 부분과 연결된다. 리드 프레임(20)의 리드(24)들은 각각 반도체 칩(10)의 본딩 패드(12)들과 본딩 와이어(30)에 의하여 전기적으로 연결된다.
와이어 본딩이 끝나면 몰딩을 하게 되는데, 도면 부호 40번이 가리키는 점선 안쪽이 몰딩수지에 의하여 몰딩되는 영역이다. 도 2는 도 1의 II-II 선을 따라 절단한 단면도로서, 와이어 본딩된 리드 프레임이 몰딩 금형(50)에 삽입된 상태를 도시하고 있다. 몰딩수지 주입구(52)는 도 1에 도시된 바와 같이 4개의 타이 바(26) 중에서 어느 한 개의 타이 바 쪽에 위치하게 된다. 액상의 몰딩수지는 도 2에서 도면 부호 42번이 가리키는 것과 같이 주입구(52)를 통하여 주입되며, 몰딩 금형(50)의 상·하부 금형(50a, 50b)이 이루는 캐버티(54) 내부를 채워 패키지 몸체를 형성하게 된다.
몰딩수지는 소정의 점도를 가지는 액상의 상태로 주입되며, 따라서 본딩 와이어(30)는 몰딩수지가 퍼져 나가는 방향으로 쓸리게 된다. 몰딩수지가 흐르는 방향(42)을 따라 와이어 스위핑이 발생한 모습이 도 3에 도시되어 있다. 도 3을 보면, 와이어 스위핑 현상은 모든 본딩 와이어(30)에서 일어나지만, 특히 타이 바(26)에 가장 가까이 있는 최외곽 와이어(30a)에서 심하게 발생하여 이웃 와이어(30b)와 단락됨을 알 수 있다(도 3의 'S' 부분). 와이어 스위핑의 전후를 보다 확연하게 비교하기 위하여, 도 1과 도 3의 IV-IV 선 단면도를 도 4에 함께 나타내었다.
도 4에서는 몰딩수지가 유입되기 전, 즉 스위핑이 일어나기 전의 와이어를 실선으로, 몰딩수지가 유입된 후 스위핑된 와이어를 점선으로 나타내었다. 도 4에 도시된 바와 같이, 최외곽에 위치한 와이어(30a)의 변형율이 다른 와이어들(30b, 30c)의 변형율보다 크기 때문에, 최외곽 와이어(30a)가 바로 이웃한 인접 와이어(30b)와 접촉하여 단락이 생기는 것이다. 나머지 와이어들(30b, 30c)의 변형율은 비슷하기 때문에 단락이 생기지 않는다. 최외곽 와이어(30a)에서 와이어 스위핑이 유난히 심하게 발생하는 이유를 추론해 보면 다음과 같다.
최외곽 와이어(30a)는 타이 바(26) 쪽으로의 와이어 간격(d1)이 나머지 와이어(30b)들 간의 간격(d2)보다 더 넓다. 이는 물론 타이 바(26)가 있기 때문이다. 따라서, 최외곽 와이어(30a)는 몰딩수지의 흐름에 보다 직접적으로 노출되며, 본딩 와이어가 없는 넓은 구간을 통과하여 흐르는 몰딩수지로부터 보다 큰 압력을 받게 된다. 최외곽 와이어(30a)를 제외한 나머지 와이어(30b, 30c)들은 최외곽 와이어(30a)보다는 몰딩수지에 노출된 정도가 작으며, 따라서 받는 압력도 상대적으로 작다. 실제로 각 본딩 와이어들의 스위핑 정도를 나타내는 와이어 변형율을 조사해 보면, 최외곽 와이어(30a)의 변형율은 4~6%, 나머지 와이어(30b, 30c)들의 변형율은 2~3%이다. 여기서,‘와이어 변형율’이란 “[와이어 중앙부의 변위÷와이어 길이]×100”을 말한다.
도 1 내지 도 4에 도시된 반도체 집적회로 소자에 있어서, 본딩 패드(12)의 피치는 75㎛, 리드(24)의 피치는 200㎛(리드 내부 끝단 기준)이므로, 와이어(30) 중앙부를 기준으로 한 와이어들 간의 간격은 대략 136.5㎛가 된다. 한편, 최외곽 와이어(30a)의 길이는 218mil이다. 따라서, 와이어 변형율이 최외곽 와이어(30a)에서 6%이고 인접 와이어(30b)에서 3%라고 한다면, 위의 와이어 변형율을 구하는 식으로부터 각각 13mil(=325㎛), 6.5mil(=162.5㎛)의 와이어 변위값을 얻을 수 있다. 즉, 두 와이어(30a, 30b) 간의 중앙부 변위 차이(=162.5㎛)는 와이어 간격(136.5㎛)보다 훨씬 크므로 충분히 와이어 단락이 일어남을 알 수 있다.
이상 설명한 와이어 스위핑 문제를 해결하기 위하여, 현재 각 반도체 제조업체에서는 반도체 칩의 구석쪽 본딩 패드의 피치를 늘려서 와이어 간격을 확보하는 방안을 채택하고 있다. 즉, 와이어 스위핑이 발생하더라도 인접하는 와이어 간의 단락을 방지할 수 있을 만큼 충분한 와이어 간격을 확보하는 것이다. 그러나, 이 방법은 칩 크기의 축소에 역행하는 것이므로 그다지 바람직하지 않다.
와이어 스위핑 문제를 해결하기 위하여 제안된 다른 방안은, 미국 특허 제 5,302,850 호에 개시되어 있는 바와 같이 몰딩 금형의 구조 자체를 변경하는 것이다. 즉, 몰딩수지 주입구(62a, 62b)의 위치를 기존의 몰딩 금형 측면에서, 도 5에 도시된 바와 같이, 몰딩 금형(60)의 상부쪽과 하부쪽으로 변경하는 것이다. 따라서, 유입되는 몰딩수지는 본딩 와이어(64)의 방향과 동일한 방향으로 퍼져 나가기 때문에, 와이어 스위핑을 유발하지 않을 것이라는 개념이다.
그러나, 이 방안은 몰딩이 끝나 캐버티(66) 형상과 동일한 패키지 몸체가 만들어졌을 때, 몰딩 금형(60) 상·하부쪽에 위치한 몰딩수지 주입구(62a, 62b)로 인하여 패키지 상·하부 표면이 매끄럽지 못하다는 단점이 있다. 즉, 몰딩 후 패키지 표면에 제품명 등을 인쇄하는 마킹(marking) 공정의 신뢰성을 확보하기가 곤란해진다. 또한, 기존에 사용되고 있는 몰딩 장비를 모두 교체해야 하는 부담도 따른다.
따라서, 본 발명의 목적은 반도체 집적회로 소자에 몰딩수지를 주입할 때 와이어 스위핑에 의한 와이어 간의 단락을 방지하고자 하는 것이다.
본 발명의 다른 목적은 와이어의 길이 제한에 따른 칩 크기 축소의 한계를 극복하고자 하는데 있다.
본 발명의 또 다른 목적은 반도체 집적회로 소자의 생산성을 향상하고 제조원가를 절감하기 위한 것이다.
도 1은 일반적인 반도체 집적회로 소자의 한 예를 나타내는 평면도,
도 2는 도 1의 II-II 선을 따라 절단한 단면도,
도 3은 도 1에 도시된 반도체 집적회로 소자에 몰딩수지가 유입되어 와이어 스위핑이 발생한 모습을 보여주는 평면도,
도 4는 도 1과 도 3의 IV-IV 선을 따라 절단하여 와이어 스위핑 전후를 비교하여 보여주는 단면도,
도 5는 와이어 스위핑을 방지하기 위한 종래기술의 한 예로서 몰딩수지 주입구의 위치를 변경한 몰딩 금형을 나타내는 단면도,
도 6은 와이어 스위핑 현상을 분석하기 위한 모의실험에 사용된 반도체 집적회로 소자의 몰딩 전 사시도,
도 7은 도 6에 도시된 반도체 집적회로 소자의 몰딩 후 사시도,
도 8은 본 발명의 제1 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 소자가 패키지로 조립된 예를 보여주는 부분 절개 사시도,
도 9는 도 8의 소자가 몰딩될 때의 더미 본딩 와이어 부분을 확대하여 나타내는 평면도,
도 10은 도 9의 X-X 선 단면도,
도 11은 본 발명의 제2 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 소자의 평면도,
도 12는 도 11의 XII-XII 선 단면도,
도 13은 본 발명에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 소자가 패키지로 조립된 다른 예를 보여주는 단면도,
도 14는 본 발명의 제3 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 소자의 평면도,
도 15는 도 14의 XV-XV 선 단면도,
도 16은 본 발명의 제4 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 패키지의 평면도이다.
＜ 도면의 주요 부분에 대한 부호의 설명 ＞
10, 110 : 반도체 집적회로 칩(semiconductor IC chip)
12, 112 : 본딩 패드(bonding pad) 20, 120 : 리드 프레임(lead frame)
22, 122 : 다이 패드(die pad) 24, 124 : 리드(lead)
26, 126 : 타이 바(tie bar) 30, 130 : 본딩 와이어(bonding wire)
40 : 몰딩 영역(molding area) 42, 142 : 몰딩수지의 흐름 방향
50 : 몰딩 금형 52 : 몰딩수지 주입구
54 : 캐버티(cavity) 100, 200 : 반도체 집적회로 소자
132, 134, 136, 138 : 더미 본딩 와이어(dummy bonding wire)
140, 240 : 패키지 몸체(package body)
220 : 인쇄회로기판(PCB) 222 : 다이 패드(die pad)
223 : 전원 단자(또는 접지 단자) 224 : 배선 패턴
228 : 솔더 볼(solder ball)
상기 목적을 달성하기 위하여, 본 발명의 제1 면에 의하여 제공되는 반도체 집적회로 소자는 복수개의 본딩 패드를 구비한 반도체 집적회로 칩을 포함한다. 칩은 네 개의 변을 가지는 활성면을 포함하며 활성면의 변을 따라 복수개의 본딩 패드가 배열된다. 상기 반도체 집적회로 소자는 복수개의 리드를 구비한 기판을 포함하며, 상기 리드는 칩으로부터 이격되어 칩을 향해 뻗어 있다. 본딩 패드와 리드는 각각 본딩 와이어에 의하여 전기적으로 연결되며, 칩과 기판과 본딩 와이어는 몰딩수지에 의하여 몰딩되어 패키지 몸체를 형성한다.
상기 본 발명의 제1 면에 따른 반도체 집적회로 소자는 특히 노출 와이어를 포함한다. 패키지 몸체를 형성하기 위하여 몰딩수지가 액상의 상태로 주입될 때 복수개의 본딩 와이어 중에서 특히 액상 몰딩수지의 선단부에 보다 직접적으로 노출된 와이어가 노출 와이어이며, 이 노출 와이어는 나머지 본딩 와이어보다 스위핑이 심하다.
따라서, 상기 본 발명의 제1 면에 따른 반도체 집적회로 소자는 상기 노출 와이어가 액상 몰딩수지의 선단부에 직접적으로 노출되지 않도록 적어도 한 개 이상의 더미 본딩 와이어를 포함하는 것을 특징으로 한다. 더미 본딩 와이어는 노출 와이어와 동일한 와이어 높이를 갖는 것이 바람직하다.
상기 반도체 집적회로 소자에 있어서, 노출 와이어는 최외곽 패드와 그에 대응되는 최외곽 리드를 연결하는 본딩 와이어이거나, 서로 높이가 다른 제2 와이어에 인접한 제1 와이어일 수 있다. 전자의 경우, 더미 본딩 와이어는 다이 패드와 타이 바를 연결하는 두 개의 본딩 와이어이거나, 더미 패드와 최외곽 리드를 연결하는 본딩 와이어일 수 있다. 후자의 경우, 더미 본딩 와이어는 노출 와이어가 연결된 리드와 절연 패드를 연결하는 본딩 와이어이거나, 절연 패드와 더미 리드를 연결하는 본딩 와이어일 수 있다.
상기 반도체 집적회로 소자에 있어서, 기판은 리드 프레임 또는 인쇄회로기판이 사용될 수 있으며, 각각의 경우 패키지 유형은 QFP, TQFP, PLCC, SOP, TSOP 또는 BGA 패키지이다.
본 발명의 제2 면에 의하여 제공되는 반도체 집적회로 소자는, 인접 와이어와의 간격이 나머지 와이어들 간의 간격보다 더 넓은 특정 와이어를 포함한다. 그리고 특정 와이어와 인접 와이어 사이에 특정 와이어와 동일한 와이어 높이를 가지는 더미 본딩 와이어를 포함한다.
상기 본 발명의 제2 면에 따른 반도체 집적회로 소자에 있어서, 노출 와이어는 최외곽 패드와 그에 대응되는 최외곽 리드를 연결하는 본딩 와이어일 수 있다. 한편, 더미 본딩 와이어는 다이 패드와 타이 바를 연결하는 두 개의 본딩 와이어이거나, 더미 패드와 최외곽 리드를 연결하는 본딩 와이어일 수 있다.
본 발명의 제3 면에 따른 반도체 집적회로 소자는, 와이어의 높이가 서로 다른 한 개 이상의 제1 와이어와 한 개 이상의 제2 와이어를 포함한다. 제1 와이어는 인접하는 제1 와이어와의 간격이 나머지 제1 와이어들 간의 간격보다 더 넓은 특정 와이어를 포함하며, 상기 특정 와이어와 상기 인접 제1 와이어의 사이에 상기 특정 와이어와 동일한 높이의 더미 본딩 와이어가 개재되는 것을 특징으로 한다.
상기 본 발명의 제3 면에 따른 반도체 집적회로 소자에 있어서, 상기 제2 와이어는 본딩 패드와 전원 단자 또는 접지 단자를 연결하는 본딩 와이어일 수 있으며, 더미 본딩 와이어는 특정 와이어가 연결된 리드와 절연 패드를 연결하는 본딩 와이어이거나, 절연 패드와 더미 리드를 연결하는 본딩 와이어일 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면을 통틀어 동일한 도면 부호는 동일한 구성요소를 가리킨다.
도 6은 와이어 스위핑 현상을 분석하기 위한 모의실험에 사용된 반도체 집적회로 소자의 몰딩 전 사시도이며, 도 7은 도 6에 도시된 반도체 집적회로 소자의 몰딩 후 사시도이다. 일반적으로 와이어 스위핑을 유발하는 원인에는 몰딩수지의 점도, 속도, 와이어의 길이, 높이, 본딩 와이어와 유입되는 몰딩수지의 각도 등 여러 가지가 있다. 그러나, 종래기술에 대한 설명에서 이미 언급했듯이, 최외곽 와이어에서 와이어 스위핑이 유난히 심하게 발생하는 이유는 와이어들 간의 간격과 관련이 있다. 즉, 와이어의 스위핑 정도는 액상의 상태로 주입되는 몰딩수지의 선단부에 노출된 정도와 서로 연관성을 가지고 있다. 이를 확인하기 위하여 다음과 같은 모의실험을 실시하였다.
도 6에 도시된 바와 같이, 먼저 반도체 집적회로 칩(110)의 한쪽 변을 A, B, C, D의 4구간으로 나누어, A구간에는 와이어 높이가 상대적으로 낮은 와이어 본딩을, B구간과 D구간은 와이어 높이가 상대적으로 높은 와이어 본딩을 실시하고, C구간은 와이어 본딩을 하지 않았다. 그리고 나서 몰딩을 한 결과, 도 7에 나타난 바와 같이, 각 구간마다 몰딩수지의 흐름(142)에 보다 직접적으로 노출되어 있는 최외곽 와이어(130a, 130b, 130d)에서 심한 스위핑 현상과 함께 단락이 발생하였다.
다음은 상기 모의실험과 관련된 데이터들이다.
◇ 패키지 유형: 208QFP
◇ 리드 프레임(120)의 리드(124) 피치: 200㎛
◇ 반도체 집적회로 칩(110)의 크기: 4675㎛×4675㎛
◇ 본딩 패드(112)의 피치: 75㎛
◇ 본딩 와이어(130)의 직경: 1.3mil(=32.5㎛)
◇ 본딩 와이어(130)의 높이: 180~200㎛(h1), 450~470㎛(h2)
◇ 본딩 와이어(130)의 길이: 182~218㎛
◇ 와이어 변형율: 2.6%(130a), 1.0~1.3%(130a를 제외한 A구간의 나머지 와이어들), 5.8%(130b), 1~3%(130b를 제외한 B구간의 나머지 와이어들), 4%(130d), 1~2%(130d를 제외한 D구간의 나머지 와이어들)
위 실험 결과로부터도 확인할 수 있듯이, 각 구간마다 몰딩수지와 처음으로 부딪히는 최외곽 와이어들(130a, 130b, 130d)이 심하게 스위핑되어 단락을 유발하고 있다. 최외곽 와이어들(130a, 130b, 130d)을 제외한 나머지 와이어들의 변형율은 비슷한 정도로서 단락을 유발할 만큼 크지 않다. 아울러, B구간의 와이어는 A구간의 와이어와 동일한 와이어 간격을 가지지만 그 높이가 서로 다르기 때문에, 앞구간(C)에 와이어가 없는 D구간의 와이어와 마찬가지로 심한 스위핑 현상을 보인다. 즉, 와이어 130b는 몰딩수지로부터 직접적인 압력을 받는다. 한편, A구간의 와이어들의 경우 다른 구간의 와이어들에 비해 대체적으로 스위핑되는 정도가 작다. 그러나, A구간 와이어들은 본 실험을 위하여 인위적으로 높이를 낮게 한 것이며, 이 정도로 낮은 높이는 다른 문제, 즉 본딩성의 약화 등을 초래하기 때문에 실제 양산에 적용하기는 곤란하다.
결국, 몰딩 공정시 주입되는 액상 몰딩수지에 보다 직접적으로 노출되는 본딩 와이어 한 개의 스위핑 및 단락이 문제가 되며, 이를 방지하기 위해서는 그 본딩 와이어의 노출 정도를 완화시켜줄 수 있는 방안이 필요함을 알 수 있다. 그 방안이란, 각각의 와이어 노출 정도를 모두 비슷한 수준으로 만들어 스위핑 역시 비슷하게 일어나도록 하거나, 노출 와이어가 스위핑되어 단락되더라도 반도체 소자의 기능에 아무런 영향이 없도록 하는 것들이 가능하다. 이하에 설명되는 여러 가지 실시예들은 이와 같은 방안들의 구체적인 구현예들이다.
도 8은 본 발명의 제1 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 소자가 패키지로 조립된 예를 보여주는 부분 절개 사시도이다. 도 9는 도 8의 소자가 몰딩될 때의 더미 본딩 와이어 부분을 확대하여 나타낸 평면도이고, 도 10은 도 9의 X-X 선 단면도이다. 도 8 내지 도 10을 참조하면, 반도체 집적회로 칩(110)은 활성면(114; active surface)의 네 변을 따라 배열된 복수개의 본딩 패드(112)들을 포함하며, 리드 프레임(120)의 다이 패드(122)에 부착된다. 다이 패드(122)의 구석 부분이 연장된 타이 바(126)는 패키지 제조 공정 동안 다이 패드(122)와 그 위에 부착된 칩(110)을 지지하기 위한 것이다. 리드 프레임(120)의 리드(124)들은 칩(110)과 소정의 간격만큼 이격되어 칩(110) 주위에 배열되며, 칩(110) 쪽을 향하여 방사형으로 뻗어 있다.
본딩 패드(112)와 리드(124)는 본딩 와이어(130)에 의하여 전기적으로 연결되며, 칩(110)과 리드(124)와 본딩 와이어(130)는 몰딩되어 패키지 몸체(140)를 형성한다. 패키지 몸체(140) 외부로 노출된 리드(124)들은 외부의 회로기판(도시되지 않음)에 실장되기에 적당한 형태로 변형됨으로써 패키지(100)가 완성된다. 도 8에 도시된 패키지(100)는 QFP의 한 예이다.
한편, 각각의 와이어(130)들은 서로 동일한 간격을 가지나, 타이 바(126) 양쪽의 최외곽 와이어(130e, 130f)는 타이 바(126) 때문에 넓은 와이어 간격을 가진다. 따라서, 몰딩수지가 액상의 상태로 주입될 때, 몰딩수지의 흐름(142) 선단부에 보다 직접적으로 노출되는 최외곽 와이어(130e)는 특히 심하게 스위핑되어 인접 와이어와 단락을 유발하게 된다. 이를 방지하기 위하여, 타이 바(126)가 있는 부분에 두 개의 더미 본딩 와이어(132; 132a, 132b)를 추가하여 와이어 간격을 줄이게 되면, 몰딩수지에 직접 노출되는 최외곽 와이어(130e)의 스위핑 정도가 다른 와이어들과 비슷해지게 되어 와이어 단락을 방지할 수 있다.
더미 본딩 와이어(132)는 다이 패드(122)의 칩(110)이 부착된 나머지 영역과 타이 바(126)를 연결함으로써 형성될 수 있다. 최외곽 와이어(130e)가 몰딩수지로부터 받는 압력을 효과적으로 감소시키기 위하여, 더미 본딩 와이어(132)의 높이는 최외곽 와이어(130e)의 높이와 동일하게 형성하는 것이 바람직하다. 실제로 와이어 본딩 공정은 프로그램화된 자동 본딩 장치로 이루어지기 때문에, 더미 본딩 와이어(132)의 높이와 연결 지점을 조절하는 것은 어려운 일이 아니다.
더미 본딩 와이어(132)는 특히 몰딩수지의 흐름(142) 선단부에 보다 직접적으로 노출되는 최외곽 와이어(130e)와의 간격이 다른 와이어들의 간격과 비슷해지도록 형성하는 것이 중요하다. 반대쪽 최외곽 와이어(130f)와 더미 본딩 와이어(132) 간의 간격은 그다지 중요하지 않다. 그 간격이 여전히 넓어서 몰딩수지에 직접적으로 노출되는 더미 본딩 와이어(132a)가 심하게 스위핑된 후 다음 더미 본딩 와이어(132b)와 단락되더라도, 더미 본딩 와이어(132)는 다이 패드(122)와 타이 바(126)에 연결되어 전기적으로 아무런 기능도 하지 않기 때문에 문제가 되지 않는다. 이 점이 본 실시예에 있어서 더미 본딩 와이어(132a, 132b)를 두 개 형성하는 이유이다.
도 11은 본 발명의 제2 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 소자의 평면도이고, 도 12는 도 11의 XII-XII 선 단면도이다. 도 11과 도 12를 참조하면, 앞선 제1 실시예의 경우와 동일한 소자에 더미 본딩 와이어(134)를 달리 형성한 예이다. 본 실시예에서는 와이어 스위핑에 의한 단락을 방지하기 위하여, 칩(110)의 활성면(114)에 최외곽 본딩 패드(112e)와 동일한 기능을 갖는 더미 패드(116)를 최외곽 패드(112e)의 외곽에 하나 더 형성한다. 그리고 최외곽 와이어(130e)가 본딩된 최외곽 리드(124e)와 더미 패드(116)를 더미 본딩 와이어(134)로 연결한다. 따라서 더미 본딩 와이어(134)가 직접적으로 몰딩수지의 영향을 받게 되어 가장 심하게 스위핑된다. 그러나, 최외곽 와이어(130e)와 더미 본딩 와이어(134)는 그 위치는 서로 다르지만 동일한 기능을 갖는 본딩 패드(112e, 116)에 연결되어 있으므로 서로 단락되더라도 아무 문제가 없다.
이상의 실시예들은 대표적인 다핀 패키지인 QFP를 예로 들어 설명하였지만, 다른 유형의 패키지들에도 물론 적용할 수 있다. 즉, 리드 프레임을 사용하는 PLCC(plastic Leaded Chip Carrier) 등의 다핀 패키지들 및 SOP(Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat Package)와 같은 박형 패키지들 뿐만 아니라, BGA(Ball Grid Array) 패키지와 같이 인쇄회로기판과 솔더 볼을 이용하는 패키지에도 적용 가능하다.
도 13은 더미 본딩 와이어를 포함하는 본 발명의 반도체 집적회로 소자가 다른 패키지로 조립된 예를 보여주는 단면도로서, BGA 패키지를 나타낸다. 칩과 외부 장치와의 전기적 연결을 리드 프레임이 매개하는 QFP 등과는 달리, BGA 패키지(200)에서는 인쇄회로기판(220)이 그 역할을 담당한다. 그러나 인쇄회로기판(220)에도 리드 프레임과 마찬가지로 칩(110)이 부착되는 다이 패드(222)와, 칩(110)과 서로 와이어 본딩되는 리드(224; 또는 배선 패턴이라고도 함)들이 형성되어 있다. 단지 다이 패드(222)와 리드(224)들이 수지절연체(221)에 형성되어 있고, 수지절연체(221)를 관통하는 구멍(225)을 통하여 솔더 볼(228)과 연결된다는 점이 리드 프레임과 다르다. 도 13의 도면 부호 240번은 몰딩수지로 형성된 패키지 몸체를 나타낸다.
BGA 패키지(200)에서도 와이어 스위핑에 의한 단락의 문제는 발생할 수 있다. 따라서, 위에서 설명한 두가지 더미 본딩 와이어의 실시예들이 동일하게 적용될 수 있다. 한편, BGA 패키지에서는 다이 패드와 리드들 사이에 전원 단자 또는 접지 단자들이 형성될 수 있다. 이 전원 단자 또는 접지 단자는 보통 다이 패드를 감싸는 고리형으로 형성되며, 칩의 본딩 패드 중의 하나 또는 다수개와 전기적으로 연결된다.
그런데, 전원단자 또는 접지단자와 연결되는 본딩 와이어는 다른 본딩 와이어들에 비해 일반적으로 높이가 낮다. 따라서, 앞서의 모의실험 결과에서도 볼 수 있듯이, 낮은 높이의 와이어는 높은 와이어들 입장에서는 와이어가 없는 것과 마찬가지이다. 그래서 이 경우에도 역시 와이어 스위핑에 의한 단락이 생길 수 있다. 이어서 설명하는 본 발명의 제3 실시예와 제4 실시예는 이를 방지하기 위한 방안들이다.
도 14는 본 발명의 제3 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 소자의 평면도이고, 도 15는 도 14의 XV-XV 선 단면도이다. 도 14와 도 15를 참조하면, 칩(110)이 부착되는 다이 패드(222)와 리드(224)들 사이에 전원 단자(223; 또는 접지 단자)가 형성되어 있다. 본딩 패드 중의 하나(112g)가 이 전원 단자(223)에 본딩 와이어(130g)로 연결되어 있으며, 이 본딩 와이어(130g)는 다른 와이어들(130)에 비해 그 높이가 낮다. 그러므로, 이 본딩 와이어(130g)에 인접한 와이어(130h)는 몰딩수지의 흐름(142)에 보다 직접적으로 노출되며, 몰딩수지의 선단부로부터 받는 압력이 상대적으로 크다. 따라서, 전술한 바와 동일한 와이어 스위핑과 단락의 문제가 생기게 된다.
이를 해결하기 위하여, 노출 와이어(130h)와 동일한 높이를 갖는 더미 본딩 와이어(136)를 개재한다. 더미 본딩 와이어(136)는 노출 와이어(130h)가 연결된 리드(224h)와 절연 패드(222a)를 연결하는데, 절연 패드(222a)는 다이 패드(222) 상에 형성될 수 있다. 이 더미 본딩 와이어(136)는 노출 와이어(130h)와 동일한 높이로 형성될 수 있으며, 스위핑되어 노출 와이어(130h)와 단락되더라도 아무 문제가 없다.
도 16은 본 발명의 제4 실시예에 따른 더미 본딩 와이어를 포함하는 반도체 집적회로 패키지의 평면도이다. 본 실시예의 더미 본딩 와이어(138)는 더미 리드(224i)와 절연 패드(222a)를 연결한다는 점에서 전술한 제3 실시예의 경우와 다르다. 더미 리드(224i)는 외부와 전기적으로 연결되지 않는 리드로서, 즉 솔더 볼(도 13의 228)과 연결되지 않는 고립된 리드이다.
이상 설명한 바와 같이, 본 발명은 반도체 집적회로 소자의 몰딩 공정시 와이어 스위핑에 의한 단락을 방지할 수 있기 때문에, 반도체 집적회로 소자에 사용될 수 있는 본딩 와이어의 길이 제한이 대폭 완화된다. 따라서, 그만큼 크기가 축소된 반도체 칩을 사용할 수 있으며, 웨이퍼 한 개당 칩의 개수를 증가시켜 생산성을 향상시키고 제조원가를 절감할 수 있다는 장점이 있다.
또한, 본 발명은 단지 와이어 본딩 공정에서 본딩 프로그램만 약간 변경함으로써 용이하게 구현할 수 있기 때문에, 기존의 몰딩 장비를 그대로 사용할 수 있으며, 패키지 유형에 관계없이 폭넓게 적용할 수 있다는 장점이 있다.

Claims (19)

  1. 네 개의 변을 가지는 활성면을 포함하며, 상기 활성면의 변을 따라 배열된 복수개의 본딩 패드를 포함하는 반도체 집적회로 칩과; 상기 칩으로부터 이격되어 칩을 향해 뻗어 있는 복수개의 리드와, 상기 칩이 부착되는 다이 패드와, 상기 다이 패드의 구석 부분이 연장된 타이 바를 포함하는 기판과; 상기 본딩 패드와 상기 리드를 각각 전기적으로 연결하는 복수개의 본딩 와이어와; 상기 칩과 상기 기판과 상기 본딩 와이어를 액상의 몰딩수지로 몰딩하여 형성되는 패키지 몸체를 포함하는 반도체 집적회로 소자에 있어서,
    상기 몰딩수지가 상기 패키지 몸체를 형성하기 위하여 액상의 상태로 주입될 때, 상기 액상 몰딩수지의 선단부에 보다 직접적으로 노출되어 나머지 본딩 와이어들보다 스위핑이 심하게 발생하는 노출 와이어는 상기 본딩 패드 중의 최외곽 패드와 상기 리드 중의 최외곽 리드를 연결하는 본딩 와이어이며,
    상기 노출 와이어와 동일한 와이어 높이를 가지는 두 개의 더미 본딩 와이어는 상기 다이 패드와 상기 타이 바를 연결하여 상기 노출 와이어가 상기 액상 몰딩수지의 선단부에 직접적으로 노출되지 않도록 하는 것을 특징으로 하는 반도체 집적회로 소자.
  2. 네 개의 변을 가지는 활성면을 포함하며, 상기 활성면의 변을 따라 배열된 복수개의 본딩 패드를 포함하는 반도체 집적회로 칩과; 상기 칩으로부터 이격되어 칩을 향해 뻗어 있는 복수개의 리드를 포함하는 기판과; 상기 본딩 패드와 상기 리드를 각각 전기적으로 연결하는 복수개의 본딩 와이어와; 상기 칩과 상기 기판과 상기 본딩 와이어를 액상의 몰딩수지로 몰딩하여 형성되는 패키지 몸체를 포함하는 반도체 집적회로 소자에 있어서,
    상기 몰딩수지가 상기 패키지 몸체를 형성하기 위하여 액상의 상태로 주입될 때, 상기 액상 몰딩수지의 선단부에 보다 직접적으로 노출되어 나머지 본딩 와이어들보다 스위핑이 심하게 발생하는 노출 와이어는 상기 본딩 패드 중의 최외곽 패드와 상기 리드 중의 최외곽 리드를 연결하는 본딩 와이어이며,
    상기 노출 와이어와 동일한 와이어 높이를 가지는 더미 본딩 와이어는, 상기 최외곽 패드와 동일한 기능을 가지면서 상기 최외곽 패드의 외곽에 형성된 더미 패드와 상기 최외곽 리드를 연결하여 상기 노출 와이어가 상기 액상 몰딩수지의 선단부에 직접적으로 노출되지 않도록 하는 것을 특징으로 하는 반도체 집적회로 소자.
  3. 네 개의 변을 가지는 활성면을 포함하며, 상기 활성면의 변을 따라 배열된 복수개의 본딩 패드를 포함하는 반도체 집적회로 칩과; 상기 칩으로부터 이격되어 칩을 향해 뻗어 있는 복수개의 리드를 포함하는 기판과; 상기 본딩 패드와 상기 리드를 각각 전기적으로 연결하며, 서로 높이가 다른 제1 와이어와 제2 와이어를 포함하는 복수개의 본딩 와이어와; 상기 칩과 상기 기판과 상기 본딩 와이어를 액상의 몰딩수지로 몰딩하여 형성되는 패키지 몸체를 포함하는 반도체 집적회로 소자에 있어서,
    상기 몰딩수지가 상기 패키지 몸체를 형성하기 위하여 액상의 상태로 주입될 때, 상기 액상 몰딩수지의 선단부에 보다 직접적으로 노출되어 나머지 본딩 와이어들보다 스위핑이 심하게 발생하는 노출 와이어는 상기 제2 와이어에 인접한 상기 제1 와이어이며,
    적어도 한 개 이상의 더미 본딩 와이어가 형성되어 상기 노출 와이어가 상기 액상 몰딩수지의 선단부에 직접적으로 노출되지 않도록 하는 것을 특징으로 하는 반도체 집적회로 소자.
  4. 제 3 항에 있어서, 상기 기판은 상기 칩이 부착되는 다이 패드와, 상기 다이 패드 상에 형성된 절연 패드를 더 포함하며, 상기 더미 본딩 와이어는 상기 노출 와이어가 연결된 리드와 상기 절연 패드를 연결하는 본딩 와이어인 것을 특징으로 하는 반도체 집적회로 소자.
  5. 제 3 항에 있어서, 상기 기판은 상기 칩이 부착되는 다이 패드와, 상기 다이 패드 상에 형성된 절연 패드와, 외부와 전기적으로 연결되지 않는 더미 리드를 더 포함하며, 상기 더미 본딩 와이어는 상기 절연 패드와 상기 더미 리드를 연결하는 본딩 와이어인 것을 특징으로 하는 반도체 집적회로 소자.
  6. 제 1 항 또는 제 2 항 또는 제 3 항에 있어서, 상기 기판은 리드 프레임인 것을 특징으로 하는 반도체 집적회로 소자.
  7. 제 6 항에 있어서, 상기 반도체 집적회로 소자는 QFP, TQFP, PLCC, SOP, 및 TSOP로 이루어진 패키지 유형들 중에서 어느 하나의 패키지 유형인 것을 특징으로 하는 반도체 집적회로 소자.
  8. 제 1 항 또는 제 2 항 또는 제 3 항에 있어서, 상기 기판은 인쇄회로기판이며, 상기 인쇄회로기판은 상기 복수개의 리드가 수지절연체에 형성되는 것을 특징으로 하는 반도체 집적회로 소자.
  9. 제 8 항에 있어서, 상기 반도체 집적회로 소자는 BGA 패키지 유형인 것을 특징으로 하는 반도체 집적회로 소자.
  10. 네 개의 변을 가지는 활성면을 포함하며, 상기 활성면의 변을 따라 배열된 복수개의 본딩 패드를 포함하는 반도체 집적회로 칩과; 상기 칩으로부터 이격되어 칩을 향해 뻗어 있는 복수개의 리드를 포함하는 기판과; 상기 본딩 패드와 상기 리드를 각각 전기적으로 연결하는 복수개의 본딩 와이어와; 상기 칩과 상기 기판과 상기 본딩 와이어를 액상의 몰딩수지로 몰딩하여 형성되는 패키지 몸체를 포함하는 반도체 집적회로 소자에 있어서,
    상기 본딩 패드는 상기 변의 최외곽에 위치한 최외곽 패드를 포함하고, 상기 기판은 상기 칩이 부착되는 다이 패드와 상기 다이 패드의 구석 부분이 연장된 타이 바를 더 포함하며,
    상기 본딩 와이어는 인접 와이어와의 간격이 나머지 와이어들 간의 간격보다 더 넓으며 상기 최외곽 패드와 그에 대응하는 최외곽 리드를 연결하는 적어도 한 개 이상의 특정 와이어를 포함하고, 상기 특정 와이어와 상기 인접 와이어의 사이에 상기 특정 와이어와 동일한 와이어 높이를 가지며 상기 다이 패드와 상기 타이 바를 연결하는 두 개의 더미 본딩 와이어가 형성되는 것을 특징으로 하는 반도체 집적회로 소자.
  11. 네 개의 변을 가지는 활성면을 포함하며, 상기 활성면의 변을 따라 배열된 복수개의 본딩 패드를 포함하는 반도체 집적회로 칩과; 상기 칩으로부터 이격되어 칩을 향해 뻗어 있는 복수개의 리드를 포함하는 기판과; 상기 본딩 패드와 상기 리드를 각각 전기적으로 연결하는 복수개의 본딩 와이어와; 상기 칩과 상기 기판과 상기 본딩 와이어를 액상의 몰딩수지로 몰딩하여 형성되는 패키지 몸체를 포함하는 반도체 집적회로 소자에 있어서,
    상기 본딩 패드는 상기 변의 최외곽에 위치한 최외곽 패드를 포함하고, 상기 최외곽 패드의 외곽에 형성되고 상기 최외곽 패드와 동일한 기능을 갖는 더미 패드를 더 포함하며,
    상기 본딩 와이어는 인접 와이어와의 간격이 나머지 와이어들 간의 간격보다 더 넓으며 상기 최외곽 패드와 그에 대응하는 최외곽 리드를 연결하는 적어도 한 개 이상의 특정 와이어를 포함하고, 상기 특정 와이어와 상기 인접 와이어의 사이에 상기 특정 와이어와 동일한 와이어 높이를 가지며 상기 더미 패드와 상기 최외곽 리드를 연결하는 더미 본딩 와이어가 형성되는 것을 특징으로 하는 반도체 집적회로 소자.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 기판은 리드 프레임인 것을 특징으로 하는 반도체 집적회로 소자.
  13. 제 12 항에 있어서, 상기 반도체 집적회로 소자는 QFP, TQFP, PLCC, SOP, 및 TSOP로 이루어진 패키지 유형들 중에서 어느 하나의 패키지 유형인 것을 특징으로 하는 반도체 집적회로 소자.
  14. 제 10 항 또는 제 11 항에 있어서, 상기 기판은 인쇄회로기판이며, 상기 인쇄회로기판은 상기 복수개의 리드가 수지절연체에 형성되는 것을 특징으로 하는 반도체 집적회로 소자.
  15. 제 14 항에 있어서, 상기 반도체 집적회로 소자는 BGA 패키지 유형인 것을 특징으로 하는 반도체 집적회로 소자.
  16. 네 개의 변을 가지는 활성면을 포함하며, 상기 활성면의 변을 따라 배열된 복수개의 본딩 패드를 포함하는 반도체 집적회로 칩;
    상기 칩으로부터 이격되어 칩을 향해 뻗어 있는 복수개의 리드를 포함하는 기판;
    상기 본딩 패드와 상기 리드를 각각 전기적으로 연결하는 복수개의 본딩 와이어;
    상기 칩과 상기 기판과 상기 본딩 와이어를 액상의 몰딩수지로 몰딩하여 형성되는 패키지 몸체;
    를 포함하는 반도체 집적회로 소자에 있어서,
    상기 복수개의 본딩 와이어는 와이어의 높이가 서로 다른 한 개 이상의 제1 와이어와 한 개 이상의 제2 와이어를 포함하며, 상기 제1 와이어는 인접하는 제1 와이어와의 간격이 나머지 제1 와이어들 간의 간격보다 더 넓은 특정 와이어를 포함하며, 상기 특정 와이어와 상기 인접하는 제1 와이어 사이에 상기 특정 와이어와 동일한 높이의 더미 본딩 와이어가 개재되는 것을 특징으로 하는 반도체 집적회로 소자.
  17. 제 16 항에 있어서, 상기 기판은 상기 칩이 부착되는 다이 패드와, 상기 다이 패드 주위에 형성된 한 개 이상의 전원 단자 또는 접지 단자를 더 포함하며, 상기 제2 와이어는 상기 본딩 패드와 상기 전원 단자 또는 접지 단자를 연결하는 본딩 와이어인 것을 특징으로 하는 반도체 집적회로 소자.
  18. 제 17 항에 있어서, 상기 다이 패드 상에는 절연 패드가 더 형성되며, 상기 더미 본딩 와이어는 상기 특정 와이어가 연결된 리드와 상기 절연 패드를 연결하는 본딩 와이어인 것을 특징으로 하는 반도체 집적회로 소자.
  19. 제 17 항에 있어서, 상기 다이 패드 상에는 절연 패드기 더 형성되고, 상기 리드 사이에는 외부와 전기적으로 연결되지 않는 더미 리드가 더 포함되며, 상기 더미 본딩 와이어는 상기 절연 패드와 상기 더미 리드를 연결하는 본딩 와이어인 것을 특징으로 하는 반도체 집적회로 소자.
KR1019970061644A 1997-11-21 1997-11-21 더미본딩와이어를포함하는반도체집적회로소자 KR100265461B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019970061644A KR100265461B1 (ko) 1997-11-21 1997-11-21 더미본딩와이어를포함하는반도체집적회로소자
TW87100068A TW409328B (en) 1997-11-21 1998-01-05 Semiconductor integrated circuit device having dummy bonding wires
DE1998101252 DE19801252C1 (de) 1997-11-21 1998-01-15 Halbleiterkomponente
FR9800360A FR2771550B1 (fr) 1997-11-21 1998-01-15 Dispositif a circuit integre a semi-conducteur comportant des fils de liaison factices
CN98100138A CN1218290A (zh) 1997-11-21 1998-01-16 具有伪键合线的半导体集成电路器件
JP02108698A JP3621819B2 (ja) 1997-11-21 1998-02-02 半導体集積回路素子
US09/115,828 US6031281A (en) 1997-11-21 1998-07-15 Semiconductor integrated circuit device having dummy bonding wires

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970061644A KR100265461B1 (ko) 1997-11-21 1997-11-21 더미본딩와이어를포함하는반도체집적회로소자

Publications (2)

Publication Number Publication Date
KR19990041097A KR19990041097A (ko) 1999-06-15
KR100265461B1 true KR100265461B1 (ko) 2000-09-15

Family

ID=19525226

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970061644A KR100265461B1 (ko) 1997-11-21 1997-11-21 더미본딩와이어를포함하는반도체집적회로소자

Country Status (7)

Country Link
US (1) US6031281A (ko)
JP (1) JP3621819B2 (ko)
KR (1) KR100265461B1 (ko)
CN (1) CN1218290A (ko)
DE (1) DE19801252C1 (ko)
FR (1) FR2771550B1 (ko)
TW (1) TW409328B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3455092B2 (ja) * 1997-10-27 2003-10-06 株式会社新川 半導体装置及びワイヤボンディング方法
JP3741184B2 (ja) * 1998-07-27 2006-02-01 日本テキサス・インスツルメンツ株式会社 半導体装置
US6261869B1 (en) * 1999-07-30 2001-07-17 Hewlett-Packard Company Hybrid BGA and QFP chip package assembly and process for same
US6338813B1 (en) * 1999-10-15 2002-01-15 Advanced Semiconductor Engineering, Inc. Molding method for BGA semiconductor chip package
JP3784597B2 (ja) * 1999-12-27 2006-06-14 沖電気工業株式会社 封止樹脂及び樹脂封止型半導体装置
US6441501B1 (en) 2000-09-30 2002-08-27 Siliconware Precision Industries Co., Ltd. Wire-bonded semiconductor device with improved wire arrangement scheme for minimizing abnormal wire sweep
US6992378B2 (en) * 2000-12-30 2006-01-31 Intel Corporation Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher IC power delivery
TW544894B (en) 2002-04-10 2003-08-01 Siliconware Precision Industries Co Ltd Chip carrier with dam bar
US6992377B2 (en) * 2004-02-26 2006-01-31 Freescale Semiconductor, Inc. Semiconductor package with crossing conductor assembly and method of manufacture
JP4091562B2 (ja) * 2004-03-29 2008-05-28 ファナック株式会社 モータ駆動装置
JP4923494B2 (ja) * 2005-09-22 2012-04-25 富士通株式会社 多層回路基板設計支援方法、プログラム、装置及び多層回路基板
US7936053B2 (en) * 2005-11-17 2011-05-03 Stats Chippac Ltd. Integrated circuit package system with lead structures including a dummy tie bar
US7550828B2 (en) * 2007-01-03 2009-06-23 Stats Chippac, Inc. Leadframe package for MEMS microphone assembly
US8035205B2 (en) * 2007-01-05 2011-10-11 Stats Chippac, Inc. Molding compound flow controller
US7612444B2 (en) * 2007-01-05 2009-11-03 Stats Chippac, Inc. Semiconductor package with flow controller
KR20090043898A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
KR101561934B1 (ko) * 2007-11-16 2015-10-21 페어차일드코리아반도체 주식회사 반도체 패키지 및 그의 제조방법
CN101540289B (zh) * 2008-03-19 2012-12-19 飞思卡尔半导体公司 半导体集成电路封装及封装半导体集成电路的方法和模具
JP5595694B2 (ja) * 2009-01-15 2014-09-24 パナソニック株式会社 半導体装置
JP5237900B2 (ja) * 2009-08-11 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103579161B (zh) * 2012-08-07 2016-02-03 扬智科技股份有限公司 芯片封装结构
US9082759B2 (en) * 2012-11-27 2015-07-14 Infineon Technologies Ag Semiconductor packages and methods of formation thereof
CN103000543A (zh) * 2012-12-18 2013-03-27 可天士半导体（沈阳）有限公司 高信赖性键合方法
WO2014119477A1 (ja) * 2013-01-29 2014-08-07 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及び半導体装置の製造方法
JP6316086B2 (ja) * 2014-05-09 2018-04-25 三菱電機株式会社 樹脂封止型電力用半導体装置及びその製造方法
US10321560B2 (en) 2015-11-12 2019-06-11 Multek Technologies Limited Dummy core plus plating resist restrict resin process and structure
US20170238416A1 (en) 2016-02-17 2017-08-17 Multek Technologies Limited Dummy core restrict resin process and structure
US9999134B2 (en) 2016-03-14 2018-06-12 Multek Technologies Limited Self-decap cavity fabrication process and structure
US10064292B2 (en) * 2016-03-21 2018-08-28 Multek Technologies Limited Recessed cavity in printed circuit board protected by LPI
JP6538602B2 (ja) * 2016-03-25 2019-07-03 日立オートモティブシステムズ株式会社 樹脂成形体
JP2018110169A (ja) * 2016-12-28 2018-07-12 富士電機株式会社 半導体装置および半導体装置製造方法
CN107889355B (zh) * 2017-11-10 2020-12-01 Oppo广东移动通信有限公司 一种电路板组件以及电子设备
US11224117B1 (en) 2018-07-05 2022-01-11 Flex Ltd. Heat transfer in the printed circuit board of an SMPS by an integrated heat exchanger
KR20230016089A (ko) 2021-07-22 2023-02-01 삼성전자주식회사 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139444A (ja) * 1995-11-13 1997-05-27 Yamaha Corp 樹脂封止型半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928162A (en) * 1988-02-22 1990-05-22 Motorola, Inc. Die corner design having topological configurations
JP2637247B2 (ja) * 1989-09-12 1997-08-06 株式会社東芝 樹脂封止型半導体装置
JP2748592B2 (ja) * 1989-09-18 1998-05-06 セイコーエプソン株式会社 半導体装置の製造方法および半導体封止用成形金型
JPH03226786A (ja) * 1990-01-31 1991-10-07 Matsushita Electric Ind Co Ltd ピッチ表示装置
US5296744A (en) * 1991-07-12 1994-03-22 Vlsi Technology, Inc. Lead frame assembly and method for wiring same
US5859471A (en) * 1992-11-17 1999-01-12 Shinko Electric Industries Co., Ltd. Semiconductor device having tab tape lead frame with reinforced outer leads
US5457340A (en) * 1992-12-07 1995-10-10 Integrated Device Technology, Inc. Leadframe with power and ground planes
US5296743A (en) * 1993-05-07 1994-03-22 National Semiconductor Corporation Plastic encapsulated integrated circuit package and method of manufacturing the same
US5684332A (en) * 1994-05-27 1997-11-04 Advanced Semiconductor Engineering, Inc. Method of packaging a semiconductor device with minimum bonding pad pitch and packaged device therefrom
JPH07335680A (ja) * 1994-06-14 1995-12-22 Fujitsu Ltd 回路基板及びその製造方法、並びに半導体装置のワイヤボンディング方法及び半導体装置の封止方法
JPH08236564A (ja) * 1995-02-28 1996-09-13 Nec Kyushu Ltd 半導体装置
US5780772A (en) * 1997-01-24 1998-07-14 National Semiconductor Corporation Solution to mold wire sweep in fine pitch devices
US5869898A (en) * 1997-04-25 1999-02-09 Nec Corporation Lead-frame having interdigitated signal and ground leads with high frequency leads positioned adjacent a corner and shielded by ground leads on either side thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139444A (ja) * 1995-11-13 1997-05-27 Yamaha Corp 樹脂封止型半導体装置

Also Published As

Publication number Publication date
DE19801252C1 (de) 1999-06-10
KR19990041097A (ko) 1999-06-15
FR2771550A1 (fr) 1999-05-28
FR2771550B1 (fr) 2003-01-24
JPH11176865A (ja) 1999-07-02
JP3621819B2 (ja) 2005-02-16
CN1218290A (zh) 1999-06-02
TW409328B (en) 2000-10-21
US6031281A (en) 2000-02-29

Similar Documents

Publication Publication Date Title
KR100265461B1 (ko) 더미본딩와이어를포함하는반도체집적회로소자
US7507606B2 (en) Semiconductor device and method of manufacturing the same
US5468999A (en) Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US6424024B1 (en) Leadframe of quad flat non-leaded package
US6541702B2 (en) Semiconductor device
US20020024122A1 (en) Lead frame having a side ring pad and semiconductor chip package including the same
KR100961602B1 (ko) 반도체장치 및 그 제조방법
KR20040037575A (ko) 사선형 에칭부를 갖는 엠.엘.피（ｍｌｐ）형 반도체 패키지
JP4243270B2 (ja) 半導体装置の製造方法
US6268644B1 (en) Semiconductor device
KR930004255B1 (ko) 수지밀봉형 반도체장치
JPH0738051A (ja) レジンモールド電子装置およびその製造方法
KR0152942B1 (ko) 비지에이 패키지 및 그 제조방법
KR0152944B1 (ko) 반도체 패키지 및 그 제조방법
KR100572393B1 (ko) 비지에이 패키지용 인쇄회로기판_
JPH11330128A (ja) 半導体装置
JPH08340069A (ja) リードフレーム及びこれを用いた半導体装置
KR100349561B1 (ko) Ｌｓｉ 패키지 및 그 인너리드 배선방법
JP4747188B2 (ja) 半導体装置の製造方法
KR100210712B1 (ko) 와이어 본딩 안정성을 위한 전극 패드 배열을 갖는 반도체 칩을 이용한 반도체 집적회로 소자
JPH0661412A (ja) 樹脂封止型半導体装置およびその製造方法
KR19980020297A (ko) 리드 프레임 및 이를 이용한 반도체 패키지
JPH08330351A (ja) 半導体集積回路装置
KR980012384A (ko) 내부리드 선단이 차별화된 리드프레임
KR20040053903A (ko) 내부리드들에 잠금 테이프가 부착된 리드프레임

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee