KR0152942B1 - 비지에이 패키지 및 그 제조방법 - Google Patents

비지에이 패키지 및 그 제조방법

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Abstract

본 발명은 비지에이 패키지 및 그 제조방법에 관한 것으로, 종래 비지에이 패키지는 서브스트레이트의 상부에만 이엠시로 몰딩되어 있는 구조로서 패키지의 휨이 발생하고, 서브스트레이트와 이엠시의 접착력이 약하며, 노출된 패키지의 하부가 외부의 충격에 약할 뿐 아니라, 이엠시의 주입압력에 의해 몰딩시 금속 와이어의 처짐이 발생하는 문제점이 있었다. 본 발명은 서브스트레이트(11), 반도체 칩(14), 금속 와이어(16), 솔더볼(17)을 포함하는 서브스트레이트(11)의 상, 하부를 감싸도록 이엠시(18)로 몰딩하여 패키지의 휨을 방지하고, 서브스트레이트(11)와 이엠시(18)의 접착력을 향상시켰으며, 패키지의 하부를 외부의 충격으로 부터 보호할 수 있는 것이다. 또한, 몰딩시 서브스트레이트(11)의 측면 혹은 하부로 이엠시(18)를 주입하여 금속 와이어(16)의 처짐을 방지함으로써 패키지의 신뢰성을 향상시키는 효과가 있는 것이다.

Description

비지에이 패키지 및 그 제조방법
제1도는 종래 비지에이 패키지의 구성을 보인 종단면도.
제2도는 종래 비지에이 패키지가 피시비 기판에 실장된 상태를 보인 종단면도.
제3도는 종래 비지에이 패키지의 제조방법을 설명하기 위한 도면으로,
(a)는 다이본딩 상태도.
(b)는 와이어 본딩 상태도.
(c)는 몰딩 상태도.
(d)는 솔더볼 부착 상태도.
(e)는 피시비 기판에 패키지를 실장한 상태도.
제4도는 본 발명 비지에이 패키지의 구성을 보인 종단면도.
제5도는 본 발명 비지에이 패키지를 피시비 기판에 실장한 상태를 보인 종단면도.
제6도는 본 발명 비지에이 패키지의 제조방법을 설명하기 위한 도면으로,
(a)는 다이본딩 상태도.
(b)는 와이어 본딩 상태도.
(c)는 솔더볼을 부착한 상태도.
(d)는 몰딩 상태도.
(e)는 패키지의 하면을 그라인딩한 상태도.
제7도는 몰딩시 이엠시 주입구의 설치위치를 설명하기 위한 도면으로,
(a)는 종래 성형시 상태도.
(b)는 본 발명의 성형시 상태도.
* 도면의 주요부분에 대한 부호의 설명
11 : 서브스트레이트 12 : 상부 패턴금속
13 : 하부 패턴금속 14 : 반도체 칩
15 : 칩패드 16 : 금속 와이어
17 : 솔더볼 18 : 이엠시
18a :절취면
본 발명은 비지에이(BGA:BALL GRID ARRAY) 패키지 및 그 제조방법에 관한 것으로, 특히 서브스트레이트의 상, 하부를 감싸도록 이엠시로 몰딩하여 패키지의 휨 및 와이어의 처짐을 방지하는 데 적합한 비지에이 패키지 및 그 제조방법에 관한 것이다.
최근 다핀 패키지의 하나로써 각광을 받고 있는 플라스틱 비지에이 패키지는 큐에프피(QFP:QUAD FALT PACKAGE) 보다 통상 3배나 넓은 리드 피치(PITCH)로 2배 이상의 핀(PIN)을 낼 수 있으므로 널리 사용되고 있다.
상기 큐에프피(QFP)는 다핀화로 되면서 아웃리드가 미세 피치화되게 되므로 리드의 휨 (BENT)이 발생하게 되고, 피시비 기판에 표면실장할 때 정렬 및 솔더의 양의 조절이 어려운 단점이 내재하지만, 상기 비지에이는 아웃리드가 없고 그대신 상기 솔더볼이 아웃 리드의 역할을 하게 되므로 상기 큐에프피의 단점을 해소할 수 있다. 도한, 상기 비지에이는 큐에프피에 비하여 반도체 칩으로 부터 솔더볼까지의 전기적 경로가 짧기 때문에 전기적 저항이 작아지게 되어 전기적 특성도 우수하다.
종래에 일반적으로 사용되고 있는 플라스틱 비지에이에 대한 구조를 제1도에 도시하였고, 이러한 비지에이 패키지를 피시비 기판에 실장한 상태를 제2도에 도시하고 있는 바, 이를 개략적으로 설명하면 다음과 같다.
먼저, 제1도에 도시한 바와 같이, 종래 비지에이 패키지의 구조는 서브스트레이트(1)의 상면 중앙에 반도체 칩(2)이 부착되어 있고, 상기 서브스트레이트(1)의 상, 하부로 연결하여 내설되어 있는 상, 하부 패턴금속(3)(4)의 상부 패턴금속(3)과 반도체 칩(2)의 상면에 설치되어 있는 칩 패드(5)가 금속 와이어(6)로 연결되어 있으며, 상기 반도체칩(2)과 금속 와이어(6)를 포함한 서브스트레이트(1)의 상부는 이엠시(7)로 몰딩되어 있을 뿐 아니라, 상기 하부 패턴금속(4)에 수개의 솔더볼(8)이 부착되어 있는 구조로 되어 있다.
이러한 비지에이 패키지를 제2도에 도시한 바와 같이 피시비 기판(9)의 본드패드(10)에 실장하여 사용하는 것이다.
제3도의 (a)에서 (e)는 상기와 같이 구성되어 있는 종래 비지에이 패키지의 제조방법을 설명하기 위한 상태도로서 이를 간단히 설명하면 다음과 같다.
도시한 바와 같이, 종래 비지에이 패키지의 제조방법은 서브스트레이트(1)의 상면 중앙에 반도체 칩(2)을 부착하는 다이본딩 공정을 수행하는 단계와, 상기 서브스트레이트(1)에 내설되어 있는 상부 패턴금속(3)과 반도체 칩(2)의 상면에 설치되어 있는 칩패드(5)를 금속 와이어(6)로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 반도체 칩(2)과 금속 와이어(6)를 포함하는 서브스트레이트(1)의 상부를 이엠시(7)로 몰딩하는 몰딩 공정을 수행하는 단계와, 상기 서브스트레이트(1)에 내설되어 있는 하부 패턴금속(4)에 솔더볼(8)을 부착하는 솔더볼(8) 부착공정을 수행하는 단계의 순서로 제조된다.
이와 같이 제조된 비지에이 패키지는 마지막으로 피시비 기판(9)의 상면에 설치되어 있는 본드패드(10)에 상기 하부 패턴금속(4)에 부착되어 있는 솔더볼(8)을 정열하여 부착하는 리플로우(REFLOW)공정을 수행함으로써 비로소 피시비 기판(9)에 실장되어지는 것이다.
그러나, 상기와 같이 구성되어 있는 종래 비지에이 패키지는 서브스트레이트(1)의 상부에만 이엠시(7)로 몰딩되어 있는 구조로서, 상기 서브스트레이트(1)와 이엠시(7)가 서로 다른 재질로 부착되어 접착력이 약하고, 패키지의 휨이 발생하며, 노출된 패키지의 하부가 기계적인 충격에 약한 문제점이 있었고, 또한 몰딩 공정시 이엠시(7)의 주입구가 패키지의 상면에 위치할 수 밖에 없는 구조적인 문제로 몰딩 공정시 이엠시(7)의 주입되는 압력에 의하여 금속 와이어(6)의 처짐이 발생하는 문제점이 있었다.
이를 감안하여 안출한 본 발명의 목적은 이엠시가 서브스트레이트의 상, 하부를 감싸도록 몰딩하여 패키지의 휨을 방지하고, 패키지의 상, 하부 접착력을 강화 시키며, 패키지의 하부를 기계적인 충격으로 부터 보호할 수 있는 비지에이 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 몰딩 공정시 금형의 이엠시 주입구를 서브 스트레이트의 측면 혹은 하부에 위치하도록 하여 이엠시의 주입되는 압력에 의하여 금속 와이어가 처지는 것을 방지하는 데 적합한 비지에이 패키지 제조방법을 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 서브스트레이트의 상면 중앙에 반도체칩이 부착되고, 서브스트레이트의 상부 패턴금속과 반도체 칩의 칩패드가 금속 와이어로 연결되며, 상기 서브스트레이트의 하부 패턴금속에 솔더볼이 부착되고, 상기 서브스트레이트, 반도체 칩, 금속 와이어, 솔더볼을 감싸도록 이엠시로 몰딩됨과 아울러 상기 이엠시의 하면이 솔더볼이 노출되도록 절취면이 형성되어 있는 것을 특징으로 하는 비지에이 패키지가 제공된다.
상기 목적을 달성하기 위한 본 발명 비지에이 패키지의 제조방법은, 서브스트레이트의 상면에 반도체 칩을 부착하는 다이본딩 공정을 수행하는 단계와, 상기 서브스트레이트의 상부 패턴금속과 상기 반도체 칩의 칩패드를 금속 와이어로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 서브스트레이트의 하부 패턴금속에 솔더볼을 부착하는 솔더볼 부착공정을 수행하는 단계와, 상기 서브스트레이트, 반도체 칩, 금속 와이어, 솔더볼을 감싸도록 이엠시로 몰딩하는 몰딩 공정을 수행하는 단계와, 상기 이엠시의 하면에 솔더볼이 외부로 노출이 되도록 이엠시 하면을 그라인딩하는 그라인딩 공정을 수행하는 단계의 순서로 제조되는 것이다.
이하, 상기와 같이 구성되어 있는 본 발명의 비지에이 패키지를 첨부된 도면에 의거하여 보다 상세히 설명한다.
제4도는 본 발명 비지에이 패키지의 구성을 보인 종단면도이고, 제4도는 본 발명 비지에이 패키지를 피시비 기판에 실장한 상태를 보인 종단면도이다.
먼저, 제4도에 도시한 본 발명 비지에이 패키지의 구성을 살펴보면 다음과 같다.
도시한 바와 같이, 본 발명의 비지에이 패키지는 서브스트레이트(11)의 상, 하로 관통되어 있는 다수개의 관통홀(도시되어 있지 않음)이 형성 되어 있고, 그 관통홀(도시되어 있지 않음)에 상, 하부 패턴금속(12),(13)이 일체로 연결설치되어 있는 구조로 되어 있으며, 상기 서브스트레이트(11)의 상면 중앙에 반도체 칩(14)이 고정 부착되어 있는 것이다.
그리고, 상기 상부 패턴금속(12)과 상기 반도체 칩(14)의 상면에 형성되어 있는 칩패드(15)는 금속 와이어(16)로 연결되어 있고, 상기 하부 패턴금속(13)에는 솔더볼(17)이 각각 부착되어 있으며, 상기 서브스트레이트(11), 반도체 칩(14), 금속 와이어(16), 솔더볼(17)을 감싸도록 이엠시(18)가 일체로 몰딩되어 있는 것이다.
또한, 상기 이엠시(18)의 하면에는 솔더볼(17)이 외부로 노출되도록 그라인딩되어 있는 절취면(18a)이 형성되어 있는 구조로 되어 있는 것이다.
이와 같이 구성되어 있는 비지에이 패키지(19)는 제4도에 도시한 바와 같이, 피시비 기판(20)의 상면에 설치되어 있는 본드패드(21)에 비지에이 패키지(19)의 이엠시(18) 하면에 노출되어 있는 솔더볼(17)이 각각 연결설치되어 사용되는 것이다.
상기와 같이 구성되어 있는 본 발명 비지에이 패키지의 제조방법을 제6도의 (a)에서 (e)를 참조로 하여 설명하면 다음과 같다.
도시된 바와 같이, 본 발명 비지에이 패키지의 제조방법은 서브스트레이트(11)의 상면 중앙에 반도체 칩(14)을 부착하는 다이본딩 공정을 수행하는 단계와, 상기 서브스트레이트(11)의 상면에 설치되어 있는 상부 패턴금속(12)과 상기 반도체 칩(14)의 상면에 설치되어 있는 칩패드(15)를 금속 와이어(16)로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 서브스트레이트(11)의 하면에 설치되어 있는 하부 패턴금속(13)에 솔더볼(17)을 부착 설치하는 솔더 부착 공정을 수행하는 단계와, 상기 서브스트레이트(11), 반도체 칩(14), 금속 와이어(16), 솔더볼(17)을 감싸도록 이엠시(18)로 몰딩하는 몰딩 공정을 수행하는 단계와, 상기 이엠시(18)의 하면으로 솔더볼(17)이 노출되도록 이엠시(18)의 하면을 그라인딩하며 절취면(18a)을 형성하는 그라인딩 공정을 수행하는 단계의 순서로 제조되는 것이다.
제7도의 (a)와 (b)는 종래의 본발명 비지에이 패키지의 성형금형(30),(40)에 이엠시(7),(18)가 주입되는 상태를 보인 것으로, 종래에는 제7도의 (a)와 같이 서브스트레이트(1)의 상부에서만 이엠시(7)가 형성되어 있는 구조로서, 성형금형(30)에서 이엠시 주입구(31)가 서브스트레이트(1)의 상부에만 설치할 수 밖에 없는 구조이기 때문에 이엠시(7) 주입시 높은 압력으로 금속 와이어(6)가 처지는 문제가 발생하여 후공정에서 신뢰성이 저하되는 문제점이 있었다.
그러나, 본 발명에서는 제7도의 (b)와 같이 서브스트레이트(11)의 상, 하부를 감싸도록 이엠시(18)가 몰딩되어 있는 구조로써, 서브스트레이트(11)의 측면 혹은 하부 즉, 성형금형(40)의 측면 혹은 하부에 이엠시 주입구(41)를 설치하여 이엠시(18) 주입시 높은 압력으로 부터 금속 와이어(16)가 처지는 것을 방지할 수 있는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명의 비지에이 패키지는 서브스트레이트를 포함한 상, 하부를 감싸도록 이엠시로 몰딩하여 서브스트레이트와 이엠시의 접착력을 향상시켰으며, 패키지의 휨을 방지하였고, 패키지의 하부를 기계적인 충격으로 부터 보호하는 효과가 있는 것이다. 그리고, 몰딩시 서브스트레이트의 측면 혹은 하부에서 이엠시가 주입되도록 함으로써 이엠시 주입시 높은 압력으로부터 금속 와이어의 처짐을 방지할 수 있는 효과가 있는 것이다.

Claims (3)

  1. 서브스트레이트의 상면 중앙에 반도체 칩이 부착되고, 서브스트레이트의 상부 패턴금속과 반도체 칩의 칩패드가 금속 와이어로 연결되며, 상기 서브스트레이트의 하부 패턴금속에 솔더볼이 부착되고, 상기 서브스트레이트, 반도체 칩, 금속 와이어, 솔더볼을 감싸도록 이엠시가 일체로 몰딩됨과 아울러 상기 이엠시의 하면에 솔더볼이 노출되도록 절취면이 형성되어 있는 것을 특징으로 하는 비지에이 패키지.
  2. 서브스트레이트의 상면에 반도체 칩을 부착하는 다이본딩 공정을 수행하는 단계와, 상기 서브스트레이트의 상부 패턴금속과 상기 반도체 칩의 칩패드를 금속 와이어로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 서브스트레이트의 하부 패턴금속에 솔더볼을 부착하는 솔더볼 부착 공정을 수행하는 단계와, 상기 서브스트레이트, 반도체 칩, 금속 와이어, 솔더볼을 감싸도록 이엠시로 몰딩하는 몰딩 공정을 수행하는 단계와, 상기 이엠시의 하면에 솔더볼이 외부로 노출이 되도록 이엠시 하면을 그라인딩하는 그라인딩 공정을 수행하는 단계의 순서로 제조되는 것을 특징으로 하는 비지에이 패키지 제조방법.
  3. 제2항에 있어서, 상기 몰딩공정은 이엠시가 서브스트레이트의 측면 혹은 하부로 주입되는 것을 특징으로 하는 비지에이 패키지 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228537B1 (ko) * 1997-05-06 1999-11-01 주병진 남성용 상의
KR100520443B1 (ko) * 1997-09-13 2006-03-14 삼성전자주식회사 칩스케일패키지및그제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109623541A (zh) * 2018-10-16 2019-04-16 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） Bga封装器件焊球去除设备及其方法

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KR970008533A (ko) 1997-02-24

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