KR100790450B1 - Ｆｂｇａ 패키지의 재가공 방법 - Google Patents

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Abstract

본 발명에 따른 FBGA 패키지는, 중앙부에 캐버티를 구비한 PCB 상에 내부회로를 보호하도록 최상부에 보호막이 형성된 반도체칩이 페이스 다운 타입으로 부착되고, 상기 반도체칩과 PCB가 캐버티를 관통하는 금속와이어에 의해 상호 전기적으로 접속되며, 상기 반도체칩을 포함한 PCB 상면 및 금속와이어를 포함한 캐버티가 각각 EMC로 밀봉된 구조를 갖는 FBGA 패키지에서의 상기 캐버티를 밀봉한 EMC 및 반도체칩의 보호막을 제거하기 위한 FBGA 패키지의 재가공 방법으로서, 상기 캐버티를 밀봉한 EMC 부분의 표면에 홈을 형성하는 단계와, 상기 반도체칩의 보호막이 드러나도록 발열질산(Nitric Acid)을 이용해서 상기 홈을 통해 EMC를 수직 식각하는 단계와, 상기 EMC가 수직 식각된 결과물을 황산에 침지시키는 단계와, 상기 황산에 침지된 결과물을 아세톤을 이용해서 세척하는 단계와, 상기 세척된 결과물에 엠-피롤(M-pyrol)을 뿌려주는 단계와, 상기 엠-피롤이 뿌려진 결과물을 아세톤으로 세척하는 단계를 포함한다.

Description

ＦＢＧＡ 패키지의 재가공 방법{Method of reprocessing for fine-pitch ball grid array package}
도 1은 종래의 FBGA 패키지를 도시한 단면도.
도 2a 및 도 2e는 본 발명의 실시예에 따른 FBGA 패키지의 재가공 방법을 설명하기 위한 공정별 단면도 및 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 캐버티 202 : 인쇄회로기판
204 : 접착제 206 : 반도체칩
208 : 금속와이어 210 : 보호막
212 : 솔더볼 214 : EMC
216 : 드릴(Drill) 218 : 다이아몬드 펜슬(Pencil)
220 : 주사기 222 : 홈
224 : 발열질산(Nitric Acid) 226 : 엠-피롤(M-Pyrol)
본 발명은 FBGA 패키지의 재가공 방법에 관한 것으로, 보다 상세하게는, 반 도체칩의 내부 회로를 수정하기 위한 FBGA 패키지의 재가공 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
상기 패키지의 소형화를 이룬 한 예로서, 볼 그리드 어레이(Ball Grid Array : 이하 BGA) 패키지를 들 수 있다. 상기 BGA 패키지는 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하며, 특히, 외부와의 전기적 접속 수단, 즉, 인쇄회로기판(Printed Circuit Board)에의 실장 수단으로서, 솔더 볼이 구비됨에 따라 실장 면적이 감소되고 있는 추세에 매우 유리하게 적용할 수 있다는 잇점이 있다.
한편, 반도체 패키지 분야에서는 점점 고용량의 반도체 모듈을 제공하기 위하여 많은 연구가 진행되어 왔으며, 반도체 칩의 패키징 밀도를 높이기 위한 일환으로서 소위 칩 스케일 패키지라 불리는 FBGA 패키지가 개발되었다. 이러한 FBGA 패키지는 비지에이(Ball Grid Array: 이하, BGA라 함)의 일종으로서 BGA에 비해 상대적으로 크기가 작고 매우 좁은 간격으로 배열된 솔더볼(solder ball array) 어레이를 채용하고 있다.
이하에서는, 도 1을 참조하여 센터 패드 형의 FBGA 패키지에 대해 간략하게 설명하도록 한다.
도시된 바와 같이, FBGA 패키지는 중앙부에 캐버티(100)를 구비하고 내부 회로(도시안됨)가 형성된 인쇄회로기판(102)상에 접착제(104)를 매개로 하여 보호막(110)이 도포되고 본딩패드(도시안됨)를 구비한 반도체칩(106)이 페이스 다운 타입(Face Down Type)으로 부착되고, 상기 반도체칩(106)의 본딩패드와 인쇄회로기판(102)의 내부 회로간이 금속와이어(108)에 의해 전기적으로 연결되며, 상기 금속와이어(108) 및 반도체 칩(106)의 상부면이 EMC(Epoxy molding compound ; 114)에 의해 밀봉된 다음, 상기 인쇄회로기판(102) 하면의 볼 랜드(도시안됨)에 솔더 볼(112)이 부착된 구조를 갖는다.
한편, 상기와 같이 패키징이 완료된 FBGA 타입의 패키지는 패키징 후 상기 패키지의 불량분석 및 내부 회로를 수정하기 위하여 캐버티 부분의 EMC 표면 상에 주사기를 이용하여 식각액으로 상기 EMC를 식각해서 인쇄회로기판의 수정하고자 하는 내부 회로가 노출되면 상기 내부회로를 수정한 다음 불량분석하여 FBGA 패키지를 재가공한다.
그러나, 상기와 같은 종래의 FBGA 타입의 패키지에서의 재가공 방법은, 인쇄회로기판의 내부 회로를 수정하기 위하여 패키지의 EMC를 제거하여야 하는데, EMC의 표면에 흠집을 내고 상기 흠집 내에 주사기를 이용하여 여러번 발열질산을 주입하여 상기 EMC를 제거하기 때문에 상기 발열질산이 소망하지 않는 영역으로까지 확산될 수 있으므로 소망하는 EMC 영역만 정확하게 제거하기가 쉽지 않다.
또한, 인쇄회로기판의 내부 회로가 노출되게 하고자 반도체칩 상의 보호막을 제거하기 위해 발열질산을 사용하게 되는데, 상기 발열질산 만을 여러번 사용하여 상기 보호막을 제거하게 되면 상기 발열질산과 인쇄회로기판의 내부 회로와의 부식반응이 일어나 내부 회로의 단락을 유발하고 결국 반도체칩 전체에 불량을 일으키게 된다.
그 결과, 반도체칩의 불량 분석 시간의 손실이 발생하며 반도체 칩의 불량특성 마진을 확보하는데 어려움이 유발된다.
따라서, 주지한 문제점들로 인해 패키지의 수율이 저하된다.
따라서, 본 발명은 불량분석에서의 FBGA 패키지 재가공시 내부 회로 수정을 용이하게 하여 불량 분석 시간의 손실을 단축할 수 있는 FBGA 패키지의 재가공 방법을 제공한다.
또한, 본 발명은 상기와 같은 불량 분석 시간의 손실을 방지하여 반도체칩의 불량특성 마진을 확보할 수 있는 FBGA 패키지의 재가공 방법을 제공한다.
게다가, 본 발명은 불량 분석 시간 손실 방지 및 불량특성 마진을 확보하여 수율을 향상시킬 수 있는 FBGA 패키지의 재가공 방법을 제공한다.
일 실시예에 있어서, FBGA 패키지의 재가공 방법은, 중앙부에 캐버티를 구비한 PCB 상에 내부회로를 보호하도록 최상부에 보호막이 형성된 반도체칩이 페이스 다운 타입으로 부착되고, 상기 반도체칩과 PCB가 캐버티를 관통하는 금속와이어에 의해 상호 전기적으로 접속되며, 상기 반도체칩을 포함한 PCB 상면 및 금속와이어를 포함한 캐버티가 각각 EMC로 밀봉된 구조를 갖는 FBGA 패키지에서의 상기 캐버 티를 밀봉한 EMC 및 반도체칩의 보호막을 제거하기 위한 FBGA 패키지의 재가공 방법으로서, 상기 캐버티를 밀봉한 EMC 부분의 표면에 홈을 형성하는 단계; 상기 반도체칩의 보호막이 드러나도록 발열질산(Nitric Acid)을 이용해서 상기 홈을 통해 EMC를 수직 식각하는 단계; 상기 EMC가 수직 식각된 결과물을 황산에 침지시키는 단계; 상기 황산에 침지된 결과물을 아세톤을 이용해서 세척하는 단계; 상기 세척된 결과물에 엠-피롤(M-pyrol)을 뿌려주는 단계; 및 상기 엠-피롤이 뿌려진 결과물을 아세톤으로 세척하는 단계;를 포함한다.
상기 홈은, 드릴링(Drilling) 공정으로 형성한다.
상기 드릴링(Drilling) 공정은 가공된 다이아몬드 펜슬(Pencil)의 팁(tip)을 사용하여 수행한다.
상기 캐버티를 밀봉한 EMC 부분의 표면에 홈을 형성하는 단계는, 상기 EMC 표면 상에 형성된 홈 내에 발열질산을 주입하는 단계; 및 상기 발열질산이 주입된 홈 안쪽의 상기 발열질산이 주입되지 않은 EMC 표면 중앙부분을 제거하는 단계를 더 포함한다.
상기 황산에의 침지는 20∼30℃의 실온에서 20∼40초 동안 수행한다.
상기 엠-피롤을 뿌려주는 단계는 결과물을 40∼60℃의 온도로 가열시킨 상태에서 수행한다.
상기 엠-피롤이 뿌려진 결과물의 아세톤을 이용한 세척은 30∼60초 동안 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 캐버티가 구비된 인쇄회로기판을 사용하는 페이스-다운 타입의 FBGA 패키지에서의 불량분석을 위한 재가공시, 상기 캐버티 EMC(Epoxy molding compound) 부분에 홈을 형성하고, 상기 홈내에 발열질산을 주입하여 반도체 칩 상의 보호막이 노출될 때까지 수직식각하며, 그런다음 황산(H2SO4), 엠-피롤(M-Pyrol) 및 아세톤(acetone)을 이용하여 상기 보호막을 제거 및 세척하여 수행한다.
이렇게 하면, EMC 표면에 흠집을 내고 주사기를 이용하여 발열질산을 여러 번 주입하여 EMC를 제거하고 식각하는 종래의 재가공 방법과 달리, 상기 EMC 상에 미세한 홈을 형성하여 제거함으로써, 식각액이 옆으로 확산되지 않고 소망하는 부분만 정확하게 제거할 수 있다.
또한, 상기 홈 내에 여러 종류의 식각액을 주입하고 사용하여 반도체칩의 보호막을 식각함으로써, 인쇄회로기판의 내부 회로가 단락되지 않고 소망하는 반도체칩의 보호막 부분만 정확하게 제거할 수 있다.
자세하게, 도 2a 및 도 2e는 본 발명의 실시예에 따른 FBGA 패키지의 재가공 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
2a를 참조하면, 중앙에 캐버티(200)를 구비하고 내부 회로(도시안됨)가 형성된 인쇄회로기판(202)상에 접착제(204)를 매개로 하여 보호막(210)이 도포되고 다수의 본딩패드(도시안됨)를 구비한 반도체칩(206)이 페이스 다운 타입(Face Down Type)으로 부착되며, 그리고, 상기 반도체칩(206)의 본딩패드와 인쇄회로기판(202) 의 내부 회로가 금속와이어(208)에 의해 전기적으로 연결되고, 상기 금속와이어(208) 및 반도체칩(206)의 상부면이 EMC(214)에 의해 밀봉된 다음, 상기 인쇄회로기판(202) 내부 회로의 볼 랜드(도시안됨)에 솔더 볼(212)이 부착된 구조를 갖는 FBGA 패키지에서, 상기 캐버티(200) 영역을 밀봉한 EMC(214) 부분의 표면에 미세 홈(222)을 형성한다.
이때, 상기 미세 홈(222)은 일반적인 드릴(Drilling ; 216) 방식으로 형성하는 것과 달리, 상기 드릴의 단부를 다이아몬드 펜슬(pencil ; 218)을 부착시켜 가공하여 사용하거나, 얇은 일반적인 드릴 팁을 사용하여 형성하도록 한다.
또한, 상기 홈(222)의 형성은, 도 2b에 도시된 바와 같이, 상기 EMC(214) 표면 상에 형성된 홈(222) 내에 상기 EMC(214) 식각액, 예컨대 발열질산(224)과 같은 식각액을 주입한 다음, 상기 발열질산(224)이 주입된 홈(222) 안쪽 방향의 상기 발열질산(224)이 주입되지 않은 EMC(214) 표면 중앙부분을 제거하여 형성할 수도 있다.
구체적으로, 도 2c는 본 발명의 실시예에 따른 FBGA 패키지의 재가공 방법에서 상기 다이아몬드 펜슬 드릴링에 의해 미세 홈이 형성된 사진이다.
이 경우, 본 발명은 EMC 표면에 흠집을 내거나 또는 흠집을 내지 않고 식각액만으로 EMC를 제거하는 종래의 방법과 달리, EMC 표면에 미세 홈을 형성하여 EMC를 제거함으로써, 종래 발열질산의 확산으로 인한 소망하지 않는 EMC 제거부위까지 상기 발열질산이 확산되어 EMC가 제거되는 것을 방지할 수 있다.
도 2d를 참조하면, 상기 미세 홈(222)에 주사기(220)를 이용하여 발열질 산(Nitric Acid ; 226)을 주입하여 상기 홈(222)의 소망하는 영역만 제거될 수 있도록 수직식각한다. 즉, 반도체칩(206) 상의 보호막(210) 물질이 노출될때까지 수직식각한다.
이후, 도시하지는 않았지만 상기 보호막이 노출되면 반도체칩의 금속배선을 소망하는 부분만 수정하고자 상기 보호막을 제거하기 위해 황산(H2SO4) 용액에 20∼30℃ 정도의 실온에서 20∼40초 정도의 시간 동안 침지시킨다. 그런 다음, 상기 황산에 침지된 결과물을 아세톤을 이용하여 세척한다.
도 2e를 참조하면, 상기 결과물을 40∼60℃ 정도의 온도로 가열시킨 다음, 상기 황산용액으로 침지시켜 제거하지 못하고 잔류된 보호막(210)을 완전히 제거하기 위해 상기 홈(222) 내에 엠-피롤(M-Pryol; 224)을 뿌려준다. 그리고, 상기 엠-피롤(224)이 뿌려진 상기 홈(222)을 아세톤을 이용하여 30∼60초 정도의 시간으로 세척한다.
이 경우, 반도체칩의 보호막을 제거함에 있어서 발열질산뿐만 아니라 황산, 엠-피롤 및 아세톤을 이용함으로써, 종래의 발열질산만으로의 수번의 반응으로 인한 인쇄회로기판의 내부 회로가 단락되는 것을 방지할 수 있다.
이상, 본 발명은 EMC 표면에 상기 EMC를 식각하기 위한 미세 홈을 형성하여 EMC를 제거함으로써, 발열질산의 확산으로 인한 소망하지 않는 EMC 제거부위까지 상기 발열질산이 확산되어 EMC가 제거되는 것을 방지할 수 있다. 따라서, 소망하는 EMC 부분만 정확하게 식각할 수 있다.
또한, 반도체칩의 보호막을 제거함에 있어서 발열질산뿐만 아니라 황산, 엠- 피롤 및 아세톤을 이용함으로써, 종래의 발열질산만으로의 수번의 반응으로 인한 인쇄회로기판의 내부 회로가 단락되는 것을 방지할 수 있다.
결국 본 발명은, 상기와 같은 문제점들을 방지함으로써, FBGA 패키지의 재가공시 불량 분석 시간을 단축하여 반도체칩의 불량특성 마진을 확보할 수 있음으로써, 패키지의 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, EMC 표면에 미세 홈을 형성하여 EMC를 제거하여 소망하는 EMC 부분만 정확하게 식각함으로써, 발열질산의 확산으로 인한 소망하지 않는 EMC 제거부위까지 제거되는 것을 방지할 수 있다..
또한, 본 발명은 여러 종류의 식각액을 이용하여 반도체칩의 보호막을 제거함으로써, 발열질산으로 인한 인쇄회로기판의 내부 회로가 단락되는 것을 방지할 수 있다.
따라서, 본 발명은 FBGA 패키지의 재가공시 불량 분석 시간을 단축하여 반도체칩의 불량특성 마진을 확보할 수 있음으로써, 전체 패키지의 수율을 향상시킬 수 있다.

Claims (7)

  1. 중앙부에 캐버티를 구비한 PCB 상에 내부회로를 보호하도록 최상부에 보호막이 형성된 반도체칩이 페이스 다운 타입으로 부착되고, 상기 반도체칩과 PCB가 캐버티를 관통하는 금속와이어에 의해 상호 전기적으로 접속되며, 상기 반도체칩을 포함한 PCB 상면 및 금속와이어를 포함한 캐버티가 각각 EMC로 밀봉된 구조를 갖는 FBGA 패키지에서의 상기 캐버티를 밀봉한 EMC 및 반도체칩의 보호막을 제거하기 위한 FBGA 패키지의 재가공 방법으로서,
    상기 캐버티를 밀봉한 EMC 부분의 표면에 홈을 형성하는 단계;
    상기 반도체칩의 보호막이 드러나도록 발열질산(Nitric Acid)을 이용해서 상기 홈을 통해 EMC를 수직 식각하는 단계;
    상기 EMC가 수직 식각된 결과물을 황산에 침지시키는 단계;
    상기 황산에 침지된 결과물을 아세톤을 이용해서 세척하는 단계;
    상기 세척된 결과물에 엠-피롤(M-pyrol)을 뿌려주는 단계; 및
    상기 엠-피롤이 뿌려진 결과물을 아세톤으로 세척하는 단계;
    를 포함하는 것을 특징으로 하는 FBGA 패키지의 재가공 방법.
  2. 제 1 항에 있어서,
    상기 홈은, 드릴링(Drilling) 공정으로 형성하는 것을 특징으로 하는 FBGA 패키지의 재가공 방법.
  3. 제 2 항에 있어서,
    상기 드릴링(Drilling) 공정은 가공된 다이아몬드 펜슬(Pencil)의 팁(tip)을 사용하여 수행하는 것을 특징으로 하는 FBGA 패키지의 재가공 방법.
  4. 제 1 항에 있어서,
    상기 캐버티를 밀봉한 EMC 부분의 표면에 홈을 형성하는 단계는,
    상기 EMC 표면 상에 형성된 홈 내에 발열질산을 주입하는 단계; 및
    상기 발열질산이 주입된 홈 안쪽의 상기 발열질산이 주입되지 않은 EMC 표면 중앙부분을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 FBGA 패키지의 재가공 방법.
  5. 제 1 항에 있어서,
    상기 황산에의 침지는 20∼30℃의 실온에서 20∼40초 동안 수행하는 것을 특징으로 하는 FBGA 패키지의 재가공 방법.
  6. 제 1 항에 있어서,
    상기 엠-피롤을 뿌려주는 단계는 결과물을 40∼60℃의 온도로 가열시킨 상태에서 수행하는 것을 특징으로 하는 FBGA 패키지의 재가공 방법.
  7. 제 1 항에 있어서,
    상기 엠-피롤이 뿌려진 결과물의 아세톤을 이용한 세척은 30∼60초 동안 수행하는 것을 특징으로 하는 FBGA 패키지의 재가공 방법.
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