KR100687860B1 - 반도체 패키지의 금형 장치 - Google Patents

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Abstract

본 발명은 상부 몰드 체이스에 다수의 클램핑 핀들을 구비하여 몰드 플래쉬를 방지하는 반도체 패키지의 금형 장치에 관한 것이다. 여기에 개시되는 금형 장치는 메트릭스(matrix) 기판의 소잉 라인(sawing line)들이 교차되는 영역에 다수의 클램핑 핀(clamping pin)들을 구비하는 상부 몰드 체이스 및 상부 몰드 체이스에 대응하여 구비되는 하부 몰드 체이스를 포함한다. 하부 몰드 체이스는 클램핑 핀들에 대응하여 메트릭스 기판 하부에 진공으로 고정된다. 본 발명의 금형 장치에 의하면, 반도체 패키지의 센터 윈도우 주변에 상부 몰드 체이스의 클램핑 핀들과 하부 몰드 체이스의 진공 고정에 의해서 클램핑한다. 따라서 파인 피치 볼 그리드 어레이 타입의 반도체 패키지의 몰딩 공정에서 발생되는 몰드 플래쉬를 방지한다.
반도체 패키지, 금형 장치, 센터 윈도우, 클램핑 영역, 소잉 라인

Description

반도체 패키지의 금형 장치{MOLDING APPARATUS OF SEMICONDUCTOR PACKAGE}
도 1은 일반적인 파인 피치 볼 그리드 에레이 타입의 반도체 패키지의 메트릭스 기판을 도시한 도면;
도 2는 도 1에 도시된 칩들의 몰드 캡을 갖는 블럭 형태의 반도체 패키지를 나타낸 단면도;
도 3은 일반적인 파인 피치 볼 그리드 어레이 타입의 반도체 패키지를 도시한 단면도;
도 4는 도 1에 도시된 메트릭스 기판의 몰딩 공정에서 클램핑 영역을 나타낸 도면;
도 5는 도 4에 도시된 클램핑 영역을 나타내는 단면도;
도 6은 종래 기술에 따른 반도체 패키지에서의 몰드 플래쉬가 발생되는 것을 보여주는 단면도;
도 7은 본 발명의 실시예에 따른 메트릭스 기판에 클램핑 영역을 나타내는 도면;
도 8은 본 발명의 금형 장치의 클램핑 핀에 의해 클램핑되는 것을 나타내는 반도체 기판의 단면도; 그리고
도 9는 본 발명의 금형 장치에서 에폭시 봉지제가 유입되는 것을 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메트릭스 기판 102, 104, 106 : 클램핑 영역
108 : 클램핑 핀 110 : 칩
112 : 센터 윈도우 114 : 소잉 라인
122, 124, 126 : 진공 고정 130 : 기판
200 : 금형 장치
본 발명은 반도체 페키지의 금형 장치에 관한 것으로, 좀 더 구체적으로는 센터 윈도우의 몰드 플래쉬(mold flash)를 방지하기 위한 파인 피치 볼 그리드 어레이(Finepitch Ball Grid Array : FBGA) 타입의 반도체 패키지 금형 장치에 관한 것이다.
일반적으로 반도체 소자의 조립 공정은 리드 프레임(lead frame)의 다이 패드 상에 접착제를 이용하여 칩(chip)을 접착시키고 와이어 본딩한 다음, 칩을 플라스틱 또는 에폭시 몰드 컴파운드(EMC : Epoxy Mold Compound) 등의 봉지 재료로 패키징하게 된다.
페이스 다운(face down) 타입의 파인 피치 볼 그리드 어레이(Finepitch Ball Grid Array : FBGA) 반도체 패키지는 플렉서블 기판(flexible PCB) 상에 다수의 칩 들을 접착한다. 그리고 다수의 칩들을 형성하는 플렉서블 기판은 FBGA 패키지 몰드 공정에서 칩 상단부와 본딩 와이어를 보호하기 위한 센터 윈도우(center window) 부분을 감싸기 위해 에폭시 봉지제(EMC : Epoxy Mold Compound)를 이용하여 몰딩된다. FBGA 패키지는 개별 패키지를 몰딩하는 것이 아니라, 일정 형태의 제품을 집적화하고, 이를 도 1에 도시된 바와 같이, 다수의 칩(12)들이 접착된 프레임(frame) 형태의 메트릭스(matrix) 기판(10)으로 구비하여 일괄적으로 몰딩한다. 이 때, 몰드 플래쉬가 클램핑 영역을 벗어나 솔더 볼이 접착되어야 하는 콘택 패드 부분까지 침범하게 되어 솔더 볼이 접착되는 것을 불가능하게 한다.
클램핑(clamping)이란, 금형으로 기판을 상하로 눌러서 봉지제가 충진되는 부분의 봉지제가 밖으로 유출되는 것을 방지하는 것을 말한다. 그러나 몰딩시 크램핑 영역은 기판의 양측에만 상하로 설정되어 있고, 몰딩 장치에 의해 높은 압력(예를 들어, 40 톤 정도)이 가해진다. 그리고 칩의 파손을 방지하기 위하여 칩 상단에서는 클램핑할 수 없어 센터 윈도우의 몰딩시 센터 윈도우로부터 콘택 패드로 에폭시 봉지제가 유출되어 몰드 플래쉬가 발생된다.
이어서 도 2에 도시된 바와 같이, 상기 메트릭스 기판(10)에서 분리된 기판(24) 상에 몰드 캡(mold cap)(22)이 쓰워진 블럭(block) 상태의 반도체 패키지(20)를 형성한다.
도 3을 참조하면, 일반적인 FBGA 반도체 패키지(30)는 칩(34)을 접착하는 기판(36) 하부에 복수 개의 솔저 볼(44)들을 접착한다. 그리고 본딩 와이어(38)를 보호하기 위한 센터 윈도우(40)를 포함한다. 따라서 칩 상단부와 센터 윈도우(40) 는 에폭시 봉지제(32, 42)를 이용하여 몰딩된다.
도 4는 도 1에 도시된 복수 개의 칩들을 포함하는 메트릭스 화된 기판 상에 에폭시 봉지제를 이용하여 패키지 몰딩시,메트릭스 기판의 클램핑 영역을 나타내고 있다.
도면을 참조하면, 상기 메트릭스 기판(10)은 복수 개의 칩(50)들이 접착되어 있으며, 각각의 칩(50) 중앙부에 센터 윈도우(52)가 구비된다. 그리고 몰딩 장치의 게이트(Gate)를 통하여 에폭시 봉지제가 유입되면 이어서 도면에 도시된 바와 같이, 기판(10)의 가장자리에 클램핑 영역(54)이 형성된다. 그리고 몰딩 공정이 완료되면, 소잉 라인(56)들을 따라 각각의 패키지들이 소잉(saw)된다.
도 5는 도 4에 도시된 클램핑 영역을 나타내기 위한 단면도이다.
도면을 참조하면, 클램핑 영역(54)은 몰딩 장치의 압력에 의해 상하로 클램핑되며, 센터 윈도우(52) 주변은 칩(50)을 보호하기 위하여 하단에서만 클램핑된다. 여기서 도면에 도시된 화살표는 클램핑 영역을 나타내며 화살표의 크기로 클램핑 압력을 나타낸다. 그러므로 칩(50)들이 접착된 중앙 부분들은 칩의 파손을 방지하기 위하여 상단에서는 클림핑할 수 없고, 하단에서의 클램핑은 약하게 수행된다.
이어서 몰드 플래쉬가 발생되는 현상을 설명하기 위한 반도체 패키지가 도 6에 도시되어 있다.
도면을 참조하면, 반도체 패키지는 FBGA 타입의 패키지(30)로서, 기판(36) 하부에 형성된 센터 윈도우(40)와 솔저 볼(44)들이 접착되는 콘택 패드 사이에 몰 드 플래쉬(70)가 발생되어 있음을 나타낸다. 그러나 FBGA의 구조적인 특성에 의해서 기존의 플라스틱 패키지처럼 개별 몰딩이 불가능하므로 몰드 플래쉬를 컨트롤러하가 어렵다.
상술한 바와 같이, 페이스 다운 타입 FBGA 반도체 패키지의 몰딩 공정은 칩을 감싸고 있는 칩의 하단 중앙에 본딩 와이어를 보호하기 위한 센터 윈도우를 에폭시 봉지제로 감싼다. 이 때, 칩 윗면과 센터 윈도우를 동시에 에폭시 봉지제가 금형 장치의 게이트로부터 유입될 때, 금형 장치로 클램핑하여야 하는데 칩의 파손이 우려되어 충분한 클램핑을 수행할 수 없다. 그 결과, 유입되는 봉지제가 클램핑 영역을 지나서 콘택 패드로 유출되어 몰드 플래쉬가 발생된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 파인 피치 볼 그리드 어레이 타입의 반도체 패키지의 몰딩 공정에서 발생되는 몰드 플래쉬를 줄이기 위한 반도체 패키지의 금형 장치를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 특징은, 다수의 칩들을 접착하는 메트릭스 기판의 금형 장치에 있어서, 상기 메트릭스(matrix) 기판의 소잉 라인(sawing line)들이 교차되는 영역에 다수의 클램핑 핀(clamping pin)들을 구비하는 상부 몰드 체이스 및 상기 상부 몰드 체이스에 대응하여 구비되는 하부 몰드 체이스를 포함한다.
바람직하게는 상기 하부 몰드 체이스는 상기 클램핑 핀들에 대응하여 상기 메트릭스 기판 하부에 진공으로 고정된다. 그리고 상기 금형 장치는 상기 메트릭스 기판의 가장자리에 클램핑 영역을 더 포함한다.
따라서 본 발명의 금형 장치는 반도체 패키지의 센터 윈도우 주변에 상부 몰드 체이스의 클램핑 핀들과 하부 몰드 체이스의 진공 고정에 의해서 클램핑한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 7은 본 발명의 실시예에 따른 메트릭스 기판에 클램핑 영역을 나타내는 도면이다.
도면을 참조하면, 상기 메트릭스 기판(100)은 신규한 클램핑 영역(106)이 구비된다. 그리고 메트릭스 기판(100)은 다수의 칩(110)들이 접착되며, 각각의 칩(110)들 중앙부에는 센터 윈도우(112)가 형성된다. 그리고 상기 메트릭스 기판(100)은 상기 칩(110)들 사이의 영역에 가로 세로 방향으로 소잉 라인(114)이 형성되어 있으며, 소잉 라인(114)이 교차되는 부분은 금형 장치의 클램핑 핀(108)들에 의해서 클램핑된다. 또한 상기 메트릭스 기판(100)은 가장자리에 클래핑 영역(102, 104)을 구비한다.
도 8은 본 발명의 금형 장치의 클램핑 핀에 의해 클램핑되는 것을 나타내는 반도체 기판의 단면도이다.
도면을 참조하면, 칩(110)이 접착된 PCB 기판이 금형 장치에 로딩되면, 에폭시 봉지제가 게이트를 통하여 주입된다. 에폭시 봉지제는 약 175 ℃의 온도로 경화되며, 상부 몰드 체이스 및 하부 몰드 체이스에 맞물려 반도체 패키지를 몰딩하게 된다. 이 때, 센터 윈도우(112) 몰딩시, 몰드 플래쉬를 방지하기 위해 메트릭스 기판의 소잉 라인에 대응하여 상부 몰드 체이스에 구비되는 클램핑 핀(108)들이 기판을 클램핑하게 된다. 예를 들어, 상부 몰드 체이스의 하부에 클랭핑 핀(108)을 포함한 핀 구조물이 형성되어, 이러한 핀 구조물이 기판을 압박해 클램핑한다. 그리고 하부 몰드 체이스는 상기 클래핑 핀(108)들에 대응하여 접촉하는 부분이 진공(124)으로 고정된다. 예를 들어, 상부 몰드 체이스와 별도로 하부 몰드 체이스가 진공압으로 고정된다. ㅂ
그리고 도 9는 본 발명의 금형 장치에서 에폭시 봉지제가 유입되는 것을 나타내는 단면도이다.
도면을 참조하면, 상기 금형 장치(200)는 게이트(Gate)로부터 에폭시 봉지제가 유입되어 상부 몰드 체이스의 칩(110) 상단부에 에폭시 봉지제(210)가 채워지고, 하부 몰드 체이스의 PCB 기판(130) 사이에 구비된 센터 윈도우에 에폭시 봉지제가 채워진다. 이 때, 상부 몰드 체이스에 구비되는 클램핑 핀과 하부 몰드 체이스에 의한 진공 고정에 의해서 클램핑 능력이 향상된다.
상술한 바와 같이, 본 발명은 기존의 PCB 기판의 리드 프레임으로 사용하고, 외이어 본딩부를 몰딩하는 반도체 패키지의 금형 장치에 클램핑 핀들을 구비하여 소잉 라인 영역을 클램핑 함으로써, 몰드 플래쉬를 방지할 수 있다.
그 결과 반도체 몰딩 공정에 이은 후속 공정들의 안정된 진행을 이룰 수 있으며, 반도체 성형 품질을 향상시킬 수 있다.

Claims (2)

  1. 다수의 칩들을 구비하는 메트릭스 기판의 금형 장치에 있어서:
    상기 메트릭스(matrix) 기판의 소잉 라인(sawing line)들이 교차되는 영역에 다수의 클램핑 핀(clamping pin)들을 구비하는 상부 몰드 체이스 및;
    상기 상부 몰드 체이스에 대응하여 구비되는 하부 몰드 체이스를 포함하는 것을 특징으로 하는 금형 장치.
  2. 제 1 항에 있어서,
    상기 하부 몰드 체이스는 상기 클램핑 핀들에 대응하여 진공으로 고정되는 것을 특징으로 하는 금형 장치.
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* Cited by examiner, † Cited by third party
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