TW201329720A

TW201329720A - 整合矽智財組塊至處理器

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Publication number: TW201329720A
Application number: TW101130840A
Authority: TW
Inventors: Prashanth Nimmala; Robert J Greiner; Lily P Looi; Rupin H Vakharwala; Marcus W Song; James A Beavens; Aimee D Wood; Jeff V Tran
Original assignee: Intel Corp
Priority date: 2011-08-31
Filing date: 2012-08-24
Publication date: 2013-07-16
Also published as: TWI464592B; WO2013032712A1; EP2751697A4; KR20140056309A; US9021156B2; CN103890745A; CN103890745B; KR101567371B1; US20130054845A1; EP2751697A1

Abstract

在一實施例中，本發明包括形成在具有一或多個核心、記憶體控制器、以及耦合至該記憶體控制器的集線器之單一半導體晶粒上的設備。該集線器包括多個結構，各結構根據第一協定經由目標介面及主介面與周邊控制器通訊，且其中經由在上游方向上的第一複數個目標介面及在下游方向上的第二複數個目標介面將該等結構串聯耦合。描述並聲明其他實施例。

Description

整合矽智財組塊至處理器

在各種實施例中，可使用晶粒上協定整合不同組件，諸如，直接媒體介面(DMI)/PCIe^TM控制器，顯示引擎、可管理性引擎、記憶體仲裁器、核心、電源控制單元、及其他此種組件。更具體地說，全部實作在單一半導體晶粒上的此等組件可經由結構的一或多層階層耦合，該結構提供高帶寬主要通訊及低帶寬側頻帶通訊。

在高效能及低功率二區段中的主流處理器晶片逐漸地整合額外功能，諸如，圖形、顯示引擎、安全引擎、PCIe^TM埠(亦即，依據高速週邊組件互連(PCI Express^TM(PCIe^TM))規格基本規格第2.0版(2007年出版)的埠)(在下文中稱為PCIe^TM規格)、及其他以PCIe^TM為基的周邊裝置，而維持對與PCI規格相容之裝置的傳統支援，諸如週邊組件互連(PCI)區域匯流排規格第3.0版(2002年出版)(在下文中稱為PCI規格)。

由於來自伺服器、桌上型電腦、行動電腦、嵌入式電腦、超級行動電腦、及行動網際網路裝置等各部門的各種需求，將此種設計高度分段化。不同市場尋求使用將至少部分處理器核心、記憶體控制器、輸入/輸出控制器、及其他特定區段加速元件組合至單晶片上的單晶片系統單晶片(SoC)解決方案。然而，由於將不同矽智財(IP)組塊整合在單晶粒上的困難度，堆積此等特性的設計緩慢地產生。此特別在IP區塊可具有各種需求及設定獨特性，並可需要許多特定佈線、通訊協定等，以致能將彼等併入SoC中時為真。結果，所發展的各SoC或其他先進半導體裝置需要大量的設計複雜性及客製化，以將不同IP區塊併入單一裝置中。且由於處理器設計及IP區塊設計二者的客製化本質，難以設計容納通用處理器核心及此種IP區塊的任何SoC。

在各種實施例中，可使用晶粒上協定整合不同組件，諸如，直接媒體介面(DMI)/PCIe^TM控制器，顯示引擎、可管理性引擎、記憶體仲裁器、核心、電源控制單元、及其他此種組件。更具體地說，全部實作在單一半導體晶粒上的此等組件可經由結構的一或多層階層耦合，該結構提供高帶寬主要通訊及低帶寬側頻帶通訊。經由多結構介面實作的集線器可提供致能將更多IP整合入處理器及SoC中的基本平台。

可將實施例使用在許多不同種類的系統中。例如，本文描述的實作可能相關於半導體裝置使用，諸如，處理器或可在單一半導體晶粒上製造的其他半導體裝置。在特定實作中，該裝置可能係包括各種均質及/或異質處理代理器，及額外組件，諸如，網路組件，諸如，路由器、控制器、橋接裝置、及記憶體等的系統單晶片(SoC)或其他先進處理器。

可能將部分實作使用在根據給定規格設計的半導體裝置中，諸如，由半導體製造商發佈的積體單晶片系統結構(IOSF)規格書，以提供用於將矽智財(IP)組塊附接在SoC或其他晶片內的標準化晶粒上互連協定。此種IP區塊可能有各種類型，包括通用處理器，諸如，有序或無序核心、固定功能單元、圖形處理器、控制器等。藉由將互連協定標準化，因此實現用將IP代理器廣泛地使用在不同種類之晶片中的框架。因此，半導體製造商不僅可有效率地設計跨越各式各樣客戶細分之不同種類的晶片，其也可經由該規格書致能第三方設計邏輯，諸如，將IP代理器併入此種晶片中。且另外，藉由提供用於互連協定的許多方面的多個選項，有效率地容納設計的重使用。雖然本文描述的實施例相關於此IOSF規格，應理解本發明的範圍並未受限於此方面，並可將實施例使用在許多不同種類的系統中。

現在參考至圖1，顯示根據本發明實施例之基本互連架構的方塊圖。如圖1所示，系統10可能係系統單晶片或其他半導體裝置的一部分，並包括作用如同各種組件之間的互連的結構20。在所示的實作中，此等組件包括IP代理器30及40，彼等可係無關的IP區塊以提供各種功能，諸如，計算能力、圖形能力等。在一實施例中，此等IP代理器因此係具有與IOSF規格相容之介面的IP區塊或邏輯裝置。如另外顯示的，結構20也介接至橋接器50。雖然為簡化圖1之實施例的說明而未顯示，應理解橋接器50的作用可能如同至其他系統組件的介面，例如，在相同晶片上或在一或多個不同晶片上。

如將於下文另外描述的，圖1所示的各元件，亦即，該結構、IP代理器、及橋接器，可能包括一或多個介面以管理各種訊號的通訊。此等介面可能根據IOSF規格界定，其界定用於在此等介面上通訊的訊號、用於在代理器間交換資訊的協定、用於開始並管理資訊交換的仲裁及流程控制機制、受支援的位址解碼及轉譯能力、用於帶內或帶外通訊的發訊、電源管理、測試、驗證、及除錯支援。

IOSF規格包括可針對各代理器提供的3個獨立介面，亦即主要介面、側頻帶訊號介面、以及可測試性或可測性設計(DFx)介面。根據IOSF規格，代理器可能支援此等介面的任何組合。具體地說，代理器可支援0-N主要介面，0-N側頻帶訊息介面、以及選擇性的DFx介面。然而，根據該規格，代理器必須支援此等3介面的至少一者。

結構20可能係在不同代理器之間移動資料的硬體元件。須注意結構20的拓撲可係特定產品。例如，可將結構實作為匯流排，階層匯流排、或串接集線器等。現在參考至圖2，顯示根據本發明之實施例的互連架構之其他細節的方塊圖。如圖2所示，結構110包括各種介面，包括主要介面112、DFx介面114、以及側頻帶介面116。主要介面112可用於帶內通訊，例如，在主處理器，諸如，中央處理單元(CPU)或其他處理器，及代理器之間。主要介面112可能另外致能在代理器及受支援結構之間的對等交易通訊。可經由主要介面112遞送包括記憶體、輸入輸出(IO)、組態、及帶內發訊的所有交易種類。因此主要介面的作用可能如同用於在同級之間轉移資料及/或與上游組件通訊的高效能介面。

在各種實施例中，主要介面112實作分割交易協定以實現最大並行性。亦即，此協定提供請求相、授予相、及指令及資料相。在各種實施例中，主要介面112支援三種基本請求種類：郵遞式、非郵遞式、及完成式。通常，郵遞式交易係當藉由來源傳送時被來源視為完成，且來源不接收與該交易相關之完成或其他確認訊息的交易。郵遞式交易的一此種範例可能係寫入交易。相反地，非郵遞式交易不被來源視為完成，直到接收到傳回訊息，亦即，完成訊息為止。非郵遞式交易的一範例係來源代理器請求讀取資料的讀取交易。因此，完成訊息提供該請求資料。

此外，主要介面112支援不同頻道的觀念，以提供獨立資料在系統各處流動的機制。如將另外描述的，主要介面112自身可能包括開始交易的主介面及接收交易的目標介面。可將該主要主介面另外次分割為請求介面、指令介面、以及資料介面。可將請求介面用於提供用於交易的指令及資料之移動的控制。在各種實施例中，主要介面112可能支援PCI排序規則及列舉。

依次地，側頻帶介面116可能係用於通訊所有帶外資訊的標準機制。以此方式，可避免為給定實作設計的專用佈線，強化跨越各式各樣晶片的IP重使用能力。因此與使用專用佈線以管理帶外通訊，諸如，狀態、岔斷、電源管理、影組態化、及測試模式等，的IP區塊相反，根據IOSF規格的側頻帶介面116將所有帶外通訊標準化，提昇模組性、並減少跨不同設計之IP重使用的驗證需求。通常，側頻帶介面116可能用於傳訊低效能資訊，而非用於典型地可能經由主要介面112傳訊的主要資料轉移。

如圖2所另外描繪的，IP代理器130、140、及150各者可能包括對應主要介面、側頻帶介面、及DFx介面。然而，如上文所述，各代理器不必包括此等介面的每一者，且在部分實施例中，給定的IP代理器可能僅包括單一介面。

使用IOSF規格，可將各種類型的晶片設計成具有各式各樣的不同功能。現在參考至圖3，顯示係根據本發明的實施例之SoC的高階方塊圖。如圖3所示，SoC 200可能包括各種組件，彼等全部可整合在單一半導體晶粒上，以提供高速及低功率的各種處理能力、消耗比較小量晶片空間。如圖3所示的，SoC 200包括複數個核心205₀-205_n。在各種實施例中，核心205可係相對簡單的有序核心或更複雜的無序核心。或者，有序及無序核心的組合可出現在單一SoC中。如圖所示，核心205可經由同調互連215互連，其另外耦合至快取記憶體210、例如，共享末級快取(LLC)。雖然本發明的範圍並未受限於此方面，在一實施例中，同調互連215可能依據由加州聖克拉拉英特爾公司供應的快速通道互連(QPI)^TM規格。

如圖3另外顯示的，同調互連215可能經由橋接器220與可能係IOSF結構的結構250通訊。同調互連215可能另外經由積體記憶體控制器225與晶片外記憶體(為簡化圖3之實施例的說明而未圖示)通訊，並另外經由橋接器230與結構250通訊。

如圖3所另外顯示的，可將各種組件耦合至包括內容處理模組(CPM)240的結構250，該內容處理模組可用於實作各種操作，諸如，安全處理、及加密功能等。此外，顯示處理器245可係呈現用於關聯顯示的視訊之媒體處理管線的一部分。

如另外顯示的，結構250可能另外耦合至IP代理器255。雖然為簡化圖3實施例的說明而僅顯示單一代理器，應理解多個此種代理器在不同實施例中係可能的。此外，為致能與其他晶片上裝置的通訊，結構250可能另外與PCIe^TM控制器260及通用串列匯流排(USB)控制器265通訊，彼等二者可與根據此等協定的各種裝置通訊。最後，顯示在圖3之實施例中的係橋接器270，其可用於與其他協定的額外組件通訊，諸如，開放核心協定(OCP)或ARM先進微控制器匯流排架構(AMBA)協定。雖然在圖3的實施例中顯示此等特定組件，應理解本發明的範圍並未以此方式受限，且額外或不同組件可能存在於不同實施例中。

此外，應理解雖然在圖3的實作中顯示為單晶粒SoC，可另外將實施例實作在多晶片經由非IOSF介面彼此通訊的系統中。現在參考至圖4，顯示係根據本發明的另一實施例之系統的方塊圖。如圖4所示，系統可能包括SoC 200'，其可能包括與相關於圖3於上文討論的組件相似的許多組件，及額外的晶粒外介面275。因此，SoC 200'可與可能包括各種功能的另一晶片280通訊，以致能在此等二晶片之間的通訊，及與各種晶片外裝置的通訊，諸如，根據一或多個不同規格的不同周邊。具體地說，將第二晶片280顯示成包括晶粒外介面282，以致能與SoC 200'的通訊，且其依次與可能係根據本發明的實施例之IOSF結構的結構290通訊。如圖所示，結構290可能另外耦合至與晶片外裝置通訊的各種控制器，包括PCIe^TM控制器292、USB控制器294、及橋接器296。

如上文討論的，在各種實施例中，所有帶外通訊可能係經由側頻帶訊息介面。現在參考至圖5，顯示係根據本發明的實施例之側頻帶互連的方塊圖。如圖5所示，側頻帶介面系統175包括多個路由器180及190，彼等在圖5的實施例中顯示為經由點對點(PTP)互連介面185耦合。依次地，可將各路由器耦合至各種端點，彼等可係，例如，給定系統的IP代理器或其他組件。具體地說，路由器180耦合至複數個端點186a-186e且路由器190耦合至複數個端點196x-196z。

現在參考至圖6，顯示可用於根據本發明的實施例之側頻帶介面的發訊之細節的方塊圖。如圖6所示，顯示路由器180及端點186之間的互連。如圖所示，路由器180可能包括目標介面181及主介面182。通常，可能將目標介面181組態成接收進入訊號，而可能將主介面182組態成傳輸發出訊號。如圖所示，端點186也包括主介面187及目標介面188。

圖6另外顯示可用於側頻帶介面之各種發訊的細節，包括信用資訊、放置資訊、訊息發訊結束、及資料。具體地說，信用更新可經由側頻帶介面傳訊為非郵遞式信用更新訊號(NPCUP)及投遞式信用更新訊號(PCCUP)。此外，可能提供放置訊號(NPPUT及PCPUT)。此外，可能傳訊訊息結束(EOM)訊號。最後，資料可能經由在一實施例中可經由位元組寬通訊頻道實作的酬載封包傳訊。雖然在圖6的實施例中顯示此特定實作，本發明的範圍並未在此方面受限。每當信用放置訊號為高時，意謂著信用正在傳回。每當放置訊號為高時，意謂著酬載(例如，資料)訊號係有效的。每當放置及EOM訊號同時為高時，意謂著目前酬載係訊息的最後酬載。須注意介面可在相同的時脈周期中「放置」資料酬載並「放置」信用二者。

現在參考至圖7，顯示根據本發明之實施例的主要頻道結構之互連的方塊圖。如圖7所示，系統700可能係包括不同IP代理器，連同，例如，多核心處理器之可包括有序及無序核心二者之複數個核心的SoC。此外，除了晶片外記憶體及/或其他組件外，可能提供晶片上晶片組組件，以因此將SoC與晶片上代理器介接。如圖7之實施例所示，系統700包括可使用依據IOSF規格之獨立結構實作的集線器710。如圖所示，此等結構可能串聯連接至另一者，且另外，各者可能耦合至一或多個不同的IP代理器。具體地說在上游方向上，第一結構712可能經由顯示控制器720的主介面721及目標介面722與顯示控制器介接。如根據IOSF規格之主要頻道的上述討論，此等主及目標介面可能分別與結構712的對應目標及主介面通訊。因此，在結構至代理器的方向上，可將資料及指令資訊導向至IP代理器，並可將對應交易信用傳訊回該結構。且使用傳訊回代理器之對應的授予及請求信用資訊，可能在代理器至結構的方向上，傳訊資料、指令、及請求資訊。如圖所另外顯示的，結構712也可能經由可管理性引擎的主介面746及目標介面747與可管理性引擎745通訊。

須注意結構自身，亦即，結構712、中間結構714、以及上游結構716，之間的通訊通常可能僅經由目標介面。亦即，在各種實施例中，沒有請求及授予通訊或信用初始處理。取而代之的，結構經由目標介面協定彼此通訊，其因此係比根據IOSF規格之主-目標介面更基本的協定。因此當在目標結構中之對應緩衝器中的空間變得可用時，使用正在傳送回起源結構的對應上游交易信用在上游方向上傳訊上游指令及資料，並在下游方向上，使用傳訊回啟動器的對應下游交易信用下游傳訊資料及指令資訊。須注意此等信用針對給定實作係可固定的，使得當在根據 IOSF規格之主-目標介面上完成時，不實施信用初始協定。

當使用結構712時，結構714也可能與多個IP代理器通訊。具體地說，結構714經由對應主及目標介面726及727耦合至多個PCIe^TM控制器，亦即，PCIe^TM控制器725(例如，PCIe^TM16倍控制器)，並經由對應主及目標介面741及742耦合至PCIe^TM控制器740(例如，PCIe^TM4倍控制器)。依次地，結構716也與多個IP代理器通訊，亦即，經由對應主及目標介面731及732與PCIe^TM控制器730(例如，PCIe^TM8倍控制器)通訊，並經由對應主及目標介面736及737與DMI 735通訊，彼等可依次地與其他組件通訊，諸如，周邊控制器集線器(PCH)，為簡化圖7之實施例中的說明而未圖示。

為將上游通訊提供給IMPH 750，上游結構716可能包括主及目標介面，以與IMPH 750的對應主介面751及目標介面752通訊。如圖所示，IMPH 750可能經由記憶體互連耦合至記憶體，例如，晶片外動態隨機存取記憶體(DRAM)。雖然本發明的範圍並未受限於此方面，再者，IMPH 750也可能與可係同質或異質核心的複數個核心760₀-760_n及IO代理器770₀-770_n通訊。雖然在圖7的實施例中顯示此特定實作，應理解本發明的範圍並未在此方面受限。

現在參考至圖8，顯示根據本發明的實施例之要主頻道集線器的更多細節。具體地說，圖8顯示用於結構及代理器的上游頻道。如圖所示，通常，各結構包括對應的IOSF佇列組，以提供從代理器進入之交易的上游通訊。依次地，可能將可能由對應仲裁器控制的此等佇列耦合至內部交易及資料佇列，該等佇列可能依序藉由依據信用為基之流程控制操作的交易仲裁器在上游方向上受控制，以因此提供在上游方向上的交易。須注意不同數量的頻道可能存在於不同的代理器中，且當交易經由上游集線器716上游通訊並傳訊至IMPH 750時，可依次映射至較小數量的頻道。

如圖8中所具體地顯示的，來自可管理性引擎745及顯示引擎720的進入交易可能由結構712的對應目標介面712a及712b接收。此等目標介面可能根據IOSF規格，且因此可能包括多個佇列及對應仲裁器。依次地，當經由對應仲裁器針對傳輸選擇時，將彼等提供給結構對結構介面712c的對應交易及資料佇列，該介面另外包括交易仲裁器以因此將交易順著前傳至結構714的對應結構對結構介面714c。依次地，此介面可能耦合至集線器716的對應結構至結構介面716c。

如相關於結構714所另外顯示的，來自PCIe^TM控制器720及740的進入交易可能經由根據IOSF規格的對應目標介面714a及714b耦合。相似地，可能將來自DMI 735及PCIe^TM控制器730的進入交易耦合至根據IOSF規格之結構716的對應目標介面716a及716b。因此如圖所示，在各結構，表示額外的虛擬頻道，反映從最下游連接之結構朝上的虛擬頻道，使得上游結構716包括最大數量的進入虛擬頻道，將其配置在較少數量的虛擬頻道上，包括單一VC0頻道。雖然在圖8所示的實施例中，僅合併VC0頻道，應理解本發明的範圍並未受限於此方面，且在其他實施例中，可將額外的虛擬頻道合併在一起。另外，取代將所有VC0頻道合併在一起，在其他實施例中，可將不同或多個虛擬頻道合併在一起。如在圖8所另外顯示的，IMPH 750包括讀取傳回追蹤器756及IO追蹤器758。雖然在圖8的實施例中顯示此等特定頻道及映射，應理解本發明的範圍並未在此方面受限。

因此在圖8的實施例中，為簡化時序收斂性，所有代理器起源的請求從代理器朝向上游結構716流動，並依次朝向IMPH 750，且所有IMPH起源的請求向下游流動至代理器。IOSF介面在各結構及代理器之間。因為將結構實作為IOSF-為基的結構，結構對結構介面使用簡單的信用為基的流程控制協定。

各結構支援在上游及下游方向之二方向上的所有進入頻道及請求種類的仲裁。在圖8所示的實施例中，可管理性引擎745、顯示控制器720、及PCIe^TM控制器740各者支援二頻道。PCIe^TM控制器720及740各者支援1頻道且DMI 735支援四頻道。在一實施例中，此導致在結構716累積大量的頻道，其中在上游方向上的仲裁器因此接收12個頻道，各者支援3個請求種類。此處為簡化仲裁，可將所有IP代理器的所有VC0頻道折疊入單一VC0中。此消除了在上游結構及IMPH之間支援的大量頻道。在一實施例中，可將下列表1中的簡化頻道ID編碼用於建立虛擬頻道流量對頻道識別符的映射。

因為針對所有代理器的VC0頻道，將折疊VC耦合在結構716及IMPH 750之間，可能將結構716組態成傳送源資訊至IMPH，使得完成訊息可使用合適的目的識別符下游返回。下列表2描述用於該目的之源識別符。

資料匯流排寬度針對耦合至結構的各種代理器可不同。例如，在一實施例中，顯示引擎及IMPH可支援用於主及目標介面的不同資料匯流排寬度(例如，在上游方向上為16位元而在下游方向上為32位元)。以此方式，硬體設計可針對給定帶寬要求最佳化。

該結構及IP代理器可能支援不同流程控制請求及交易信用，以將硬體設計最佳化(且因此可包括不同數量的對應請求及交易佇列)。針對待實作高帶寬的代理器及結構介面，可支援較大數量的信用(及對應佇列)，以確保指令及資料匯流排可傳送背靠背請求而在管線中沒有任何空洞。針對帶寬並不如此重要的頻道，支援較小數量的信用，例如，最小的信用(例如，1個信用)。且使用針對連接至尋求存取記憶體之各種IP代理器及自其連接之流量的給定交易及請求信用，主要結構可支援可變尖峰帶寬。

在各種實施例中，側頻帶網路可能包括經由拓撲連接的複數個端點，該拓撲包括致能通訊發生在包括以各種頻率運行的核心及系統代理器電路(例如，所謂的非核心)的各種IP代理器之間的路由器、頻率轉換器、以及寬度轉換器。此側頻帶網路可能用於諸如，控制暫存器存取、DFT存取，功率管理流程等的目的。

雖然所有的路由器對代理器鏈路可能包括IOSF為基的流程控制，在任何二路由器之間的鏈路可能替代地實作基本的信用為基的流程控制，亦即，藉由硬編碼實作的固定信用，避免信用初始化程序的需求。

為簡化網路設計，頻率轉換及寬度轉換可能僅發生在二路由器之間。在一實施例中，側頻帶網路可能經由4種不同頻率域運行，並支援具有8位元及16位元之最適寬度的通訊。

為實現各種組件的整合，諸如，不同的IP代理器，如上文所述，可針對各代理器提供與結構介接的介面邏輯。此外，可由多個結構實例形成的集線器邏輯可能在結構實例之間包括簡化的以信用為基的機制。此外，針對面積降低，可能將多虛擬頻道(VC)折疊入單一VC中。為此目的，可能修改特定封包，以容許稍後重分配入多個VC中。又，半集中化頻率/寬度轉換可能發生在側頻帶頻道設計方案上的頻率域之間。信用配置及管線設計可對帶寬敏感區域提供完整帶寬。

在一實施例中，SoC的IOSF實作可能包括在多個PCIe^TM控制器(例如，16倍、8倍、4倍)、DMI控制器(4倍)、顯示引擎、可管理性引擎、以及積體記憶體及周邊集線器(IMPH)之間支援多達每秒12.8十億位元(GBs)之帶寬的主要頻道結構，其提供用於記憶體存取的仲裁及用於輸入/輸出裝置及一或多個核心的介面。該SoC可能另外包括具有經由拓撲連接之大量端點的側頻帶網路，該拓撲包含致能通訊發生在跨越系統代理器邏輯的各種單元及以不同頻率運行的多個核心之間的路由器、頻率轉換器、以及至少一寬度轉換器。

主要頻道結構可能用於支援高帶寬、高頻率設計。在一此種實施例中，具有複數個結構的串接結構可能形成集線器，其在一實施例中可能以800百萬赫茲(MHz)頻率操作。對應於結構的各集線器支援至一或多個IP代理器的主要介面，以致能請求向下游朝向代理器流動。

現在參考至圖9，顯示根據本發明的實施例之側頻帶架構的方塊圖。如圖9所示，所示的側頻帶系統800可能僅係SoC之側頻帶系統的一部分。亦即，在部分實作中，許多更多的組件可能存在於側頻帶系統中。

通常，顯示在圖9中的係複數個路由器810a-810c及815a-815c。此等路由器各者可能依次與一或多個端點及至少一其他路由器耦合。如圖所示，可能將端點820a-820g耦合以選擇路由器810之一者。在各種實施例中，端點可能對應於SoC的組件或一部分組件。例如，在各種實作中，各端點可能對應於結構、IP代理器、核心、控制器、或其他組件或彼等的一部分。在圖9的實施例中，路由器810及端點820可能以給定位元寬度通訊，例如，8 位元位元寬度。如另外顯示的，頻率轉換可能發生在頻率轉換器830a中。因此，此頻率域改變發生在路由器810b及810c之間，使得耦合至路由器810c的端點以第一頻率通訊，且耦合至路由器810a及810b的端點以不同頻率通訊。

仍參考至圖9，除了頻率轉換外，也可能發生位元寬度轉換。具體地說，位元寬度轉換器840可能耦合在路由器810c及路由器815a之間。在圖9所示的實施例中，路由器815a-815c可能全部以共同位元寬度，例如，16位元操作。依次地，各路由器815可能耦合至一或多個端點以及至少一其他路由器。在圖9所示的實施例中，可能存在端點825a-825f。如上文所述，此等端點可能對應於SoC的各種組件。須注意額外的頻率轉換器830b可能耦合在路由器815b及815c之間，以提供額外的頻率轉換。且更可能將位元寬度轉換及頻率轉換二者實作在二路由器之間。雖然顯示此等有限的路由器、端點、頻率轉換器、以及位元寬度轉換器，應理解本發明的範圍並未受限於此方面，且在實際的SoC實作中，可能存在許多更多的路由器、端點、以及轉換器。

因此可能將實施例使用在包括複數個核心的SoC中，以實作整合各種組件而維持高帶寬需求的通訊協定。且同時，可實作電源管理解決方案，以使用ISM交握的協助維持較低的閒置功率，該ISM交握提供取代定制側頻帶佈線的標準請求/授予交握以簡化重使用。

當本發明已相關於有限數量的實施例描述時，熟悉本發明之人士將理解來自其的許多修改及變化。其目的係隨附的申請專利範圍涵蓋落在此發明之真正精神及範圍內的所有此種修改及變化。

10、700‧‧‧系統

20、110、250、290‧‧‧結構

30、40、130、140、150、255‧‧‧IP代理器

50、220、230、270、296‧‧‧橋接器

112‧‧‧主要介面

114‧‧‧DFx介面

116‧‧‧側頻帶介面

175‧‧‧側頻帶介面系統

180、190、810a、810b、810c、815a、815b、815c‧‧‧路由器

181、188、712a、712b、714a、714b、716a、716b、722、727、732、737、742、747、752‧‧‧目標介面

182、187、721、726、731、736、741、746、751‧‧‧主介面

185‧‧‧點對點(PTP)互連

186、186a、168e、196x、196z、820a、820g、825a、825f‧‧‧端點

200、200'‧‧‧SoC

205₀、205_n、760₀、760_n‧‧‧核心

210‧‧‧快取記憶體

215‧‧‧同調互連

225‧‧‧積體記憶體控制器

240‧‧‧內容處理模組(CPM)

245‧‧‧顯示處理器

260、292、725、730、740‧‧‧PCIe控制器

265、294‧‧‧通用串列匯流排(USB)控制器

275、282‧‧‧晶粒外介面

280‧‧‧晶片

710‧‧‧集線器

712‧‧‧第一結構

712c、714c、716c‧‧‧結構對結構介面

714‧‧‧中間結構

716‧‧‧上游結構

720‧‧‧顯示控制器

735‧‧‧DMI

745‧‧‧可管理性引擎

750‧‧‧IMPH

756‧‧‧讀取傳回追蹤器

758‧‧‧IO追蹤器

770₀、770_n‧‧‧IO代理器

800‧‧‧側頻帶系統

830a、830b‧‧‧頻率轉換器

840‧‧‧位元寬度轉換器

圖1係根據本發明的實施例之基本互連架構的方塊圖。

圖2係根據本發明之實施例的互連架構之更多細節的方塊圖。

圖3係根據本發明的實施例之SoC的高階方塊圖。

圖4係根據本發明的另一實施例之系統的方塊圖。

圖5係根據本發明的實施例之側頻帶互連的方塊圖。

圖6係可用於根據本發明的實施例之側頻帶介面的發訊之細節的方塊圖。

圖7係根據本發明之實施例的主要頻道結構之互連的方塊圖。

圖8係根據本發明的實施例之要主頻道集線器的更多細節。

圖9係根據本發明的實施例之側頻帶架構的方塊圖。

10‧‧‧系統

20‧‧‧結構

30、40‧‧‧IP代理器

50‧‧‧橋接器

Claims

一種設備，包含：至少一核心；耦合至該至少一核心的記憶體控制器；及耦合至該記憶體控制器的集線器，該集線器包括各者根據第一協定經由目標介面及主介面與至少一周邊控制器通訊的複數個結構，其中經由在上游方向上的第一複數個目標介面及在下游方向上的第二複數個目標介面將該等複數個結構串連耦合。
如申請專利範圍第1項的設備，其中將該至少一核心、該記憶體控制器、以及該集線器組態在單一半導體晶粒上。
如申請專利範圍第1項的設備，其中經由具有第一寬度之目標介面及具有第二寬度的主介面將該等複數個結構的第一者耦合第一周邊控制器，該第二寬度大於該第一寬度。
如申請專利範圍第3項的設備，其中該第一結構的該主介面及該第一周邊控制器的該目標介面包括複數個虛擬頻道。
如申請專利範圍第3項的設備，其中耦合至該記憶體控制器的該等複數個結構的上游結構經由耦合至該記憶體控制器之單一虛擬頻道傳送來自接收自該等複數個結構的其他結構之複數個第一虛擬頻道的流量。
如申請專利範圍第5項的設備，其中該上游結構包括對應於具有預定至該記憶體控制器的交易之源代理元件的源識別符。
如申請專利範圍第6項的設備，其中該上游結構從具有該源識別符的該記憶體控制器接收該交易的完成，並回應於該源識別符將該完成繞送至該源代理元件。
如申請專利範圍第3項設備，其中該第一結構從具有第一位元寬度的該記憶體控制器接收訊息、並將該訊息轉換為第二位元寬度、並將該第二位元寬度訊息傳送至該第一周邊控制器。
如申請專利範圍第3項的設備，其中該第一結構包括具有不同交易佇列尺寸的第一主介面，該等佇列尺寸各者具有不同的信用尺寸。
如申請專利範圍第1項的設備，另外包含邊頻帶頻道，該邊頻帶頻道包括第一路由器及第二路由器，該第一路由器耦合至第一複數個終點且該第二路由器耦合至第二複數個終點，其中頻率轉換發生在該第一路由器及該第二路由器之間，耦合該第一路由器以在第一頻率與該等第一複數個終點通訊，且該第二路由器在第二頻率與該等第二複數個終點通訊。
如申請專利範圍第10項的設備，其中該第一路由器以第一寬度與該等第一複數個終點通訊，且該第二路由器以第二寬度與該等第二複數個終點通訊。
一種系統單晶片(SoC)，包含：至少一核心；耦合至該至少一核心的積體周邊及記憶體控制器(IMPH)；耦合至該IMPH的集線器，該集線器包括各者經由主頻道系統與至少一周邊控制器通訊的複數個結構，該等複數個結構各者具有用於與該至少一周邊控制器通訊的目標介面及主介面；及邊頻帶頻道系統，包括第一路由器及第二路由器，該第一路由器耦合至第一複數個終點且該第二路由器耦合至第二複數個終點，其中該等終點包括該至少一核心、該IMPH、以及該等複數個結構。
如申請專利範圍第12項的SoC，另外包含耦合在該第一路由器及該第二路由器之間的寬度轉換器，其中該第一路由器以第一寬度與該等第一複數個終點通訊，且該第二路由器以第二寬度與該等第二複數個終點通訊。
如申請專利範圍第13項的SoC，另外包含耦合在該第一路由器及該第二路由器之間的頻率轉換器，其中該第一路由器以第一頻率與該等第一複數個終點通訊，且該第二路由器以第二頻率與該等第二複數個終點通訊。
如申請專利範圍第12項的SoC，其中該第一路由器及該第二路由器具有用於該第一及該第二路由器間之通訊的固定信用數。
如申請專利範圍第15項的SoC，其中該第一路由器具有用於與該等第一複數個終點各者通訊的可組態信用數。
如申請專利範圍第16項的SoC，其中在系統重置時根據閒置狀態機器將該可組態信用數初始化。
一種設備，包含：邊頻帶頻道系統，包括經由頻率轉換器耦合的第一路由器及第二路由器，該第一路由器耦合至第一複數個終點且該第二路由器耦合至第二複數個終點，其中該等第一複數個終點以第一頻率操作且該等第二複數個終點以第二頻率操作，該邊頻帶頻道系統用於邊頻帶資訊的通訊並與主頻道系統分隔。
如申請專利範圍第18項的設備，另外包含該主頻道系統，以在該等第一及第二複數個終點之間通訊，其中該等第一及第二複數個終點包括至少一核心、記憶體控制器、以及由複數個結構形成的集線器，該等結構各者經由該主頻道系統與至少一周邊控制器通訊。
如申請專利範圍第18項的設備，其中該設備包含系統單晶片(SoC)，該系統單晶片包括該主頻道系統及該邊頻帶頻道系統。