CN115114225A - 芯片控制电路、系统和芯片 - Google Patents

Abstract

本申请实施例提供了一种芯片控制电路、系统和芯片，涉及半导体技术领域。该芯片控制电路包括：存储单元，用于接收更新数据；信号转换单元，所述信号转换单元的输入端与所述存储单元的输出端信号连接，所述信号转换单元的控制端与控制单元信号连接，所述信号转换单元用于将所述更新数据转换为串行数据流；信号选择单元，所述信号选择单元的输入端与所述信号转换单元的输出端信号连接，所述信号选择单元的输出端用于连接输入/输出接口，所述信号选择单元用于从所述串行数据流中选择得到目标数据，并将所述目标数据发送至所述输入/输出接口。解决了目前SoC芯片的灵活性较差的技术问题的，达到了提高SoC芯片灵活性的技术效果。

Description

芯片控制电路、系统和芯片

技术领域

本申请涉及半导体技术领域，具体地，涉及一种芯片控制电路、系统和芯片。

背景技术

SoC芯片(System on Chip，系统级芯片)的集成度越来越高，芯片内部各IP的协同工作及稳定性也随之变高。对于SoC芯片中的绝大部份IP从简单的低速IP如UART，I2C，SPI到高速IP，例如DDR，PCIE等，都是通过在该IP内部定义一定数量的寄存器，然后由软件来配置编程这类寄存器从而达到控制该IP进入不同工作模式或状态，最终生成预期的数字信号，从而来满足IP协议传输的要求。

在SoC芯片使用过程中可能会出现某些软件对硬件的功能的更新或者系统应用层提出新的需求，但是此时芯片已经流片完成其预先配置的功能与IP等已经固定，无法再进行更新。

因此，目前SoC芯片的灵活性较差。

发明内容

为解决上述技术问题，本申请实施例中提供了一种芯片控制电路、系统和芯片。

本申请实施例的第一个方面，提供了一种芯片控制电路，包括：

存储单元，用于接收更新数据；

信号转换单元，信号转换单元的输入端与存储单元的输出端信号连接，信号转换单元的控制端与控制单元信号连接，信号转换单元用于将更新数据转换为串行数据流；

信号选择单元，信号选择单元的输入端与信号转换单元的输出端信号连接，信号选择单元的输出端用于连接输入/输出接口，信号选择单元用于从串行数据流中选择得到目标数据，并将目标数据发送至输入/输出接口。

在本申请一个可选实施例中，信号转换单元包括：

寄存器本体；

基于直接存储器访问的信号发生器，设置于所示寄存器本体，信号发生器的输入端与存储单元的输出端信号连接，信号发生器的控制端与控制单元信号连接，信号发生器用于将更新数据转换为串行数据流。

在本申请一个可选实施例中，信号选择单元包括：

数据接口，数据接口的输入端与信号转换单元的输出端信号连接；

信号选择器，信号选择器的控制端用于连接所示控制单元，信号选择器的输入端与数据接口的输出端信号连接，信号选择器的输出端与输入/输出接口信号连接，信号选择器用于根据控制单元发送的控制信号从串行数据流中确定目标数据，并将目标数据发送至输入/输出接口。

在本申请一个可选实施例中，数据接口的接口数量为多个。

在本申请一个可选实施例中，存储单元中包括多个存储器件。

在本申请一个可选实施例中，存储器件为随机存取存储器、双倍速率同步动态随机存储器、寄存器中的至少一种。

在本申请一个可选实施例中，该芯片控制电路还包括：

存储器选择器，存储器选择器的输入端分别与多个存储器件信号连接，存储器选择器的输出端与信号转换单元信号连接，存储器选择器用于从多个存储器件中选择产生目标数据的目标存储器件。

在本申请一个可选实施例中，存储器选择器为高速总线。

本申请实施例的第二个方面，提供了一种芯片控制系统，包括：

如上任一项的芯片控制电路；

控制单元，控制单元的输出端与芯片控制电路中的信号转换单元的控制端信号连接，控制单元用于产生控制信号，并基于控制信号控制信号转换单元将更新数据转换为串行数据流。

本申请实施例的第三个方面，提供了一种芯片，包括：

基板；

如上的芯片控制系统；

输入/输出接口，设置于基板，且与芯片控制系统中的信号选择单元的输入端信号连接。

上述芯片控制电路通过配置有存储单元、信号转换单元、信号选择单元。在需要对SoC芯片内部信号进行更新时，通过对存储单元写入更新数据，然后信号转换单元即可将该更新数据转换为串行数据，信号选择单元从串行数据流中选择得到目标数据，并将目标数据发送至输入/输出接口，从而实现与其他芯片的交互。由于存储单元中更新数据的可编程性，即该SoC芯片可以通过对该存储单元100中的更新数据进行灵活更新，使得SoC芯片可以输出任意格式的信号数据，从而使得SoC芯片可以与任意类型的芯片进行交互，从而解决了目前SoC芯片的灵活性较差的技术问题，达到了提高SoC芯片灵活性的技术效果。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有芯片控制电路示意图；

图2为本申请一个实施例提供的芯片控制电路及其相关器件的整体示意图；

图3为本申请一个实施例提供的芯片控制电路及其相关器件的整体示意图；

图4为本申请一个实施例提供的芯片控制电路及其相关器件的整体示意图；

图5为本申请一个实施例提供的芯片控制电路及其相关器件的整体示意图；

图6为本申请一个实施例提供的芯片控制系统的电路示意图；

图7为本申请一个实施例提供的芯片电路示意图。

图中：

10、芯片控制电路；100、存储单元；200、信号转换单元；210、寄存器本体；220、信号发生器；300、信号选择单元；310、数据接口；320、信号选择器；400、存储器选择器；20、芯片控制系统；21、控制单元；30、芯片；31、输入/输出接口。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的芯片控制电路、系统和芯片进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

请参见图1，目前SoC芯片的内部控制电路，包括处理器101，若干个IP寄存器102，以及每个IP对应的IO接口103(输入/输出接口)，一旦流片后，其内部的IP种类被固定，与其他芯片进行交互的信号类型等也被固定，不可更改。本申请实施例提供的芯片控制电路10应用于SoC芯片中，用于为该SoC芯片提供一种数据更新途径，即使SoC芯片在流片后也可以根据实际情况对其IP种类以及信号类型、数据等进行实时更新。

在实现本申请的过程中，发明人发现，目前SoC芯片的灵活性较差。针对上述问题，本申请实施例中提供了一种芯片控制电路，用以解决目前SoC芯片的灵活性较差的技术问题。

请参见图2，本申请实施例提供了一种芯片控制电路10，包括：存储单元100、信号转换单元200、信号选择单元300。

该存储单元100用于接收更新数据。该更新数据可以为与其他芯片30进行交互或驱动的信号数据、对IP种类进行更新的IP数据、或者进行内部或外部测试的测试数据等均可，在此不再穷举，可根据实际情况由开发人员等实时配置。但是需要解释的是，该更新数据是指对芯片30内部现有数据进行更新或者额外增加的数据，该待更新数据的形式可以为串行数据流，也可以为并行数据流，本申请实施例不作任何限定。该存储单元100即用于接收该更新数据，并对该更新数据进行存储或者缓存，以备后续处理单元进行读取与处理。该存储单元100可以为各种类型的存储器、寄存器等，该存储单元100可以为芯片30内部现有的存储器件，也可以为在SoC芯片现有基础上额外配置的新的存储器件等均可，本申请实施例不作具体限定。

该信号转换单元200的输入端与存储单元100的输出端信号连接，信号转换单元200的控制端与控制单元21信号连接，信号转换单元200用于将更新数据转换为串行数据流。该信号转换单元200将更新数据转换为串行数据流，以方便后续的信号选择单元300从待更新数据中选择出实际需要的目标数据。该信号转换单元200可以为数据转换器或者信号发生器220等，本申请实施例不作具体限定，只需要可以实现将更新数据转换为串行数据的功能即可。需要解释的是，串行数据与并行数据相对，串行数据是指传输过程中各数据位按顺序进行传输的数据，就是将数据一位一位地依次传输，每一位数据占据一个固定的时间长度，并行数据则是各数据位同时传送的数据，本申请实施例将更新数据转换为串行数据流可以大大提高从更新数据中选择目标数据的精准性与可靠性。

该信号选择单元300的输入端与信号转换单元200的输出端信号连接，信号选择单元300的输出端用于连接输入/输出接口31，信号选择单元300用于从串行数据流中选择得到目标数据，并将目标数据发送至输入/输出接口31。该目标数据是指从当前更新数据中选择得到的实际用于与其他芯片30进行交互、测试等数据。该信号选择单元300可以为一个独立信号选择器320，也可以为一个受控制单元21控制的信号通路，通过控制单元21的控制信号来从当前的串行数据中选择目标数据。

以下对本申请实施例提供的芯片控制电路10的工作原理进行简要介绍：

在实际工作中，工作人员向存储单元100写入需要对SoC芯片进行更新的更新数据，存储单元100对该更新数据进行缓存或存储。信号转换单元200将可能为并行数据的更新数据转换为例如单比特的串行数据，信号选择单元300从该串行数据中选择自己实际需要的目标数据，并将该目标数据通过IO接口传输出去，以实现与其他芯片30的交互。

本申请实施例提供的芯片控制电路10通过配置有存储单元100、信号转换单元200、信号选择单元300。在需要对SoC芯片内部信号进行更新时，通过对存储单元100写入更新数据，然后信号转换单元200即可将该更新数据转换为串行数据，信号选择单元300从串行数据流中选择得到目标数据，并将目标数据发送至输入/输出接口31，从而实现与其他芯片30的交互。由于存储单元100中更新数据的可编程性，即该SoC芯片可以通过对该存储单元100中的更新数据进行灵活更新，使得SoC芯片可以输出任意格式的信号数据，从而使得SoC芯片可以与任意类型的芯片30进行交互，从而解决了目前SoC芯片的灵活性较差的技术问题，达到了提高SoC芯片灵活性的技术效果。

请参见图3，在申请一个可选实施例中，信号转换单元200包括：寄存器本体210与信号发生器220。

寄存器本体210是指用于为信号发生器220提供基体的设备，该寄存器本体210可以为通用寄存器、控制寄存器、段寄存器等任意类型的寄存器，只需要可以实现为信号发生器220提供基体，以及进行数据的缓存功能即可，本申请实施例不作具体限定。

基于直接存储器访问的信号发生器220(Signal Generation Device，简称SGDEV)设置于所示寄存器本体210。信号发生器220的输入端与存储单元100的输出端信号连接，信号发生器220的控制端与控制单元21信号连接，信号发生器220用于将更新数据转换为串行数据流。本申请实施例中的信号发生器220是基于直接存储器访问(Direct MemoryAccess，简称DMA)传输的，该信号发生器220可作为一个公共控制端读取任何映射到或者写入系统访存空间，也就是上述存储单元100中的各更新数据，然后将该更新数据以一比特或若干个比特为单位转换成串行的单比特数据流，以方便后续的信号选择单元300对当前数据进行选择，可以大大提高目标数据选择的效率，进而提高本申请实施例SoC芯片的数据处理效率。

直接存储器访问可以允许不同速度的硬件装置来进行数据交互，而不需要依赖于中央处理器中的大量中断负载，从而避免了中央处理器把所有数据从来源复制到暂存器，然后把它们再次写回到新的地方而影响中央处理器的其他工作进程。因此，本申请实施例通过设置直接存储器访问的信号发生器220在实现数据转换的同时可以避免该种情况的发生，从而提高SoC芯片的工作效率。

请参见图4，在申请一个可选实施例中，信号选择单元300包括：数据接口310和信号选择器320。

该数据接口310的输入端与信号转换单元200的输出端信号连接，用于接收信号转换单元200输出的串行数据流，该数据接口310可以为引脚、管脚、或者其他类似于AGP、PCI-E、USB等数据接口310，本实施例不作具体限制。

该信号选择器320的控制端用于连接所示控制单元21，信号选择器320的输入端与数据接口310的输出端信号连接，信号选择器320的输出端与输入/输出接口31信号连接。

在工作状态下，串行数据流依次进入信号选择器320，信号选择器320用于根据控制单元21发送的控制信号从串行数据流中确定目标数据，并将目标数据发送至IO接口，以供IO接口与其他芯片30进行信号交互。该信号选择器320可以为GPIO(general purposeinput/output，通用输入/输出接口31)开关，控制单元21通过控制GPIO开关来实现对于串行数据流中目标数据的选择性接通，操作简单方便，且目标数据选择效率更高，错误率更低，进一步提高SoC芯片的数据处理效率与可靠性。

在申请一个可选实施例中，数据接口310的接口数量为多个，不同的数据接口310对应不同类型的数据或信号，对应的，信号选择器320只需要通过控制各数据接口310的通断便可实现从串行数据流中选择性通过目标数据的目的。避免了从大量数据中进行选择的问题，提高目标数据的选择效率，进一步提高了SoC芯片的数据处理效率。

在申请一个可选实施例中，存储单元100中包括多个存储器件，通过不同的存储器件存储不同类型的数据或信号，以方便信号转换单元200从存储单元100中直接根据数据类型读取对应的数据，大大节省了数据选择性读取的时间，进而提高SoC芯片的数据处理效率。同时，将不同类型的数据配置于不同的存储器件，信号转换单元200在性能允许的前提下，可以同时对若干个存储器件中的各类型更新数据进行数据读取，大大提高了数据处理的效率，进一步提高SoC芯片的数据处理效率。

在申请一个可选实施例中，存储器件为随机存取存储器(Random Access Memory，简称RAM)、寄存器(Register，简称REG)、双倍速率同步动态随机存储器(Double DataRate，简称DDR)中的至少一种。其中，RAM与REG可以满足不同类型内存数据的存储，而DDR为外部可编辑的存储器，因此，本公开实施例可以从内存与外存多个维度对SoC芯片中的数据或信号进行更新，大大扩宽了SoC芯片中数据更新的途径，进一步提高其数据更新的效率。

请参加图5，在申请一个可选实施例中，该芯片控制电路10还包括：存储器选择器400。

该存储器选择器400的输入端分别与多个存储器件信号连接，存储器选择器400的输出端与信号转换单元200信号连接，存储器选择器400用于从多个存储器件中选择产生目标数据的目标存储器件，例如针对高速数据传输的IP或者信号，则接通DDR与信号转换单元200之间的通路，将DDR中存储的高速传输的更新数据传输至信号转换单元200，以此类推，在此不再穷举。本申请实施例通过设置有存储器选择器400，可以控制信号转换单元200选择性的对各存储器件进行访问，选择性接通对应的存储器件与信号转换单元200之间的通路，可以大大降低信号转换单元200对于信号读取时待选择更新数据的样本数量，从而提高信号转换单元200的数据读取效率，进一步提高SoC芯片的数据处理效率。

在申请一个可选实施例中，存储器选择器400为高速总线。

一般芯片30中均配置有高速总线(Bus fabric)，本申请实施例直接将现有芯片30中的高速总线配置为存储器选择器400，直接通过该高速总线对各存储器件进行选择，无需额外配置其他存储器选择器400，在保障芯片控制电路10对应存储器选择功能的前提下大大降低了该芯片控制电路10的成本。

在申请一个可选实施例中，上述信号转换单元200与信号选择单元300均为双向处理单元，即信号选择单元300可以从信号转换单元200中输出的串行数据流中选择目标数据发送至IO接口，同样的，该信号选择单元300也可以从通过IO接口输入的数据流中选择得到SoC芯片所需要的目标数据；对应的，该信号转换单元200可以将存储单元100中的数据转换为串行数据流并传输至信号选择单元300进行选择，同样的，该信号转换单元200也可以将信号选择单元300从IO接口接入的数据流中选择的目标数据转换为并行数据并存储于存储单元100，从而节省存储单元100的存储空间。即本申请实施例提供的芯片控制电路10为双向转换与控制的电路，可以大大提高SoC芯片的兼容性与灵活性。

请参见图6，在本申请另一个实施例提供了一种芯片控制系统20，包括：芯片控制电路10与控制单元21。

如上任一项实施例中的芯片控制电路10，该芯片控制电路10的有益效果已经在上述实施例中详细阐述，在此不再赘述。

该控制单元21的输出端与芯片控制电路10中的信号转换单元200的控制端信号连接，控制单元21用于产生控制信号，并基于控制信号来控制信号转换单元200将更新数据转换为串行数据流。该控制单元21可以为SoC芯片中的处理器，也可以为额外配置的控制器件，通过该控制单元21控制信号转换单元200的工作，例如将该更新数据转换为预设格式的串行数据流，以适应不同的与SoC芯片交互的芯片30的信号格式，从而提高SoC芯片的兼容性。

请参见图7，在本申请另一个实施例提供了一种芯片30，包括：基板(图7中未示出)、芯片控制系统20与输入/输出接口31。

该基板用于为芯片控制系统20等提供一载体，该基板可以为PBGA(Plastic BGA)基板、CBGA(CeramicBGA)基板、FCBGA(FilpChipBGA)基板、TBGA(TapeBGA)基板等任意类型的基板，本申请实施例不作具体限定。

该芯片控制系统20的有益效果已经在上述实施例中详细阐述，在此不再赘述。

该输入/输出接口31即为IO接口，设置于基板，且与芯片控制系统20中的信号选择单元300的输入端信号连接，将通过信号选择单元300选择的目标数据传输至其他芯片30以实现与其他信号之间的信号交互。

本申请实施例提供的芯片30可以与任意通信形式或格式的芯片30进行交互，大大提高了SoC芯片的兼容性。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片控制电路，其特征在于，包括：

存储单元，用于接收更新数据；

信号转换单元，所述信号转换单元的输入端与所述存储单元的输出端信号连接，所述信号转换单元的控制端与控制单元信号连接，所述信号转换单元用于将所述更新数据转换为串行数据流；

信号选择单元，所述信号选择单元的输入端与所述信号转换单元的输出端信号连接，所述信号选择单元的输出端用于连接输入/输出接口，所述信号选择单元用于从所述串行数据流中选择得到目标数据，并将所述目标数据发送至所述输入/输出接口。

2.根据权利要求1所述的芯片控制电路，其特征在于，所述信号转换单元包括：

寄存器本体；

基于直接存储器访问的信号发生器，设置于所示寄存器本体，所述信号发生器的输入端与所述存储单元的输出端信号连接，所述信号发生器的控制端与控制单元信号连接，所述信号发生器用于将所述更新数据转换为串行数据流。

3.根据权利要求1所述的芯片控制电路，其特征在于，所述信号选择单元包括：

数据接口，所述数据接口的输入端与所述信号转换单元的输出端信号连接；

信号选择器，所述信号选择器的控制端用于连接所示控制单元，所述信号选择器的输入端与所述数据接口的输出端信号连接，所述信号选择器的输出端与所述输入/输出接口信号连接，所述信号选择器用于根据所述控制单元发送的控制信号从所述串行数据流中确定所述目标数据，并将所述目标数据发送至所述输入/输出接口。

4.根据权利要求3所述的芯片控制电路，其特征在于，所述数据接口的接口数量为多个。

5.根据权利要求1所述的芯片控制电路，其特征在于，所述存储单元中包括多个存储器件。

6.根据权利要求5所述的芯片控制电路，其特征在于，所述存储器件为随机存取存储器、双倍速率同步动态随机存储器、寄存器中的至少一种。

7.根据权利要求5所述的芯片控制电路，其特征在于，还包括：

存储器选择器，所述存储器选择器的输入端分别与多个所述存储器件信号连接，所述存储器选择器的输出端与所述信号转换单元信号连接，所述存储器选择器用于从多个所述存储器件中选择产生所述目标数据的目标存储器件。

8.根据权利要求7所述的芯片控制电路，其特征在于，所述存储器选择器为高速总线。

9.一种芯片控制系统，其特征在于，包括：

如权利要求1-8任一项所述的芯片控制电路；

控制单元，所述控制单元的输出端与所述芯片控制电路中的信号转换单元的控制端信号连接，所述控制单元用于产生控制信号，并基于所述控制信号控制所述信号转换单元将更新数据转换为串行数据流。

10.一种芯片，其特征在于，包括：

基板；

如权利要求9所述的芯片控制系统；

输入/输出接口，设置于所述基板，且与所述芯片控制系统中的信号选择单元的输入端信号连接。

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