JP2003060628A - 光リンク用スキュー補正装置 - Google Patents

Abstract

(57)【要約】 【課題】 スキュー補正範囲の拡大と、スキュー補正を
実現する回路の小型化を両立する。 【解決手段】 並列データチャネル毎に独立にクロック
データリカバリー回路によるタイミング抽出を行わず、
同一クロック源から生成される複数の並列データ信号
を、データ信号からクロックデータリカバリー回路を用
いて抽出した単一のクロック信号を基準に、フレーム同
期方式を用いてリタイミング処理する。また、エラステ
ィックバッファを内部に搭載することにより、送信側と
受信側の非同期動作を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光インタコネクシ
ョン装置内部の並列データとクロック信号間の伝搬遅延
時間差（スキュー）を補正（リタイミング）する電子回
路装置に関するものである。

【０００２】

【従来の技術】計算機システム及び伝送・交換機の装置
内や、装置間のデータ接続系を大容量化するには、光イ
ンタコネクションの使用が有効である。光インタコネク
ションとは装置内・装置間の短距離データ通信接続にお
いて、発光素子、受光素子と光ファイバからなる光信号
伝送系を並列駆動して信号伝送する通信技術である。光
インタコネクションの使用により、大容量データ通信接
続を小型装置規模かつ低遅延に実現することができる。
従来の計算機システムにおける内部並列信号のスキュー
補正には、主に二つの技術が用いられている。一つはゲ
ートラッチを用いてスキュー補正する技術、もう一つは
データ信号内に信号の位相を示すデータパターンを挿入
し、ロジック回路にてスキュー補正を実施する技術であ
る。

【０００３】ゲートラッチにてスキュー補正をする方式
は、高井厚志らが雑誌IEEE Journalof Lightwave Techn
ology, １２巻、第２６０頁から第２７０頁にて報告し
ている。この報告においては、光送信インタコネクショ
ンモジュールのレーザ駆動回路と光受信インタコネクシ
ョンモジュールのホトダイオード駆動回路の内部に、各
々ゲートラッチ回路を配置し、並列駆動する１１チャネ
ルのデータチャネル間のスキューを１チャネルのクロッ
ク信号にてリタイミングする構成を用いている。

【０００４】ロジック回路にてスキュー補正をする技術
の第１の方式は、並走する複数のクロック信号毎にクロ
ックデータリカバリー回路（ＣＤＲ）を配置し、データ
とクロック間のリタイミングは並列する複数のチャネル
毎に独立して実施する。この際、通信回線の初期化時に
フレーム同期データパターンを通信して遅延時間差を判
定し、メモリからの書き出し時間を補正することで、一
つのクロック信号に同期した複数の並列データ信号に補
正する。第２の方式は、送信側にてデータ信号をViterb
i符号化し、受信側でクロック信号の位相を補正しつ
つ、Viterbi復号の真偽評価関数を観測して、補正可能
なクロック信号位相の範囲内で最も誤り率の小さい評価
関数の値を探索することによりクロック−データ信号間
のリタイミングを実施する。

【０００５】

【発明が解決しようとする課題】従来技術におけるゲー
トラッチ回路を用いた方式は、フリップフロップ回路１
段の簡素な回路にてリタイミングが可能であり、処理の
時間も１クロックと短い。しかしながら、ゲートラッチ
回路では、ゲートラッチのセットアップホールド時間を
満足する必要上、補正可能な最大のスキューは、±０．
５クロック程度と小さい。また、並列データに並走する
形で搬送波クロック信号を通信する必要があり、回線の
実効使用効率の低下を招く。

【０００６】一方、フレーム同期方式を用いた前記第１
の方式は、並列する複数のチャネル毎にＣＤＲを搭載
し、クロック信号とデータ信号間のリタイミングはチャ
ネル毎に独立に行う。この方式は、リタイミング可能な
スキューの大きさがフレーム同期パターンのデータ規模
に依存するため、ゲートラッチ回路の様に、スキュー補
正範囲が±１クロック以内という制約は受けない。しか
し、複雑で大きな回路規模のクロックデータリカバリー
回路を並列チャネルと同数、チップに搭載する必要があ
る。ＣＤＲは回路規模が大きいため、一つの集積回路上
に多数個搭載すると非常に大きな回路規模を要し、他の
機能回路の実装に大きな制約を与えることとなる。ま
た、異なる位相で動作するＣＤＲを同一集積回路上に搭
載することで、各ＣＤＲの発する電磁波ノイズが相互に
影響を及ぼし、動作エラーの原因となる。このため、よ
り多チャンネルで多機能なスキュー補正集積回路の実現
には、ＣＤＲの搭載数をなるべく抑えた新しい回路方式
が必要となる。

【０００７】前記第２の方式は、１チャネルのクロック
信号を用いて複数のデータチャネルのリタイミングが可
能であるため、データチャネル毎にＣＤＲを搭載する必
要はない。しかし、１クロック周期以上のスキュー量を
想定していないため、それ以上に大きいスキューの補正
はできない。また送信・受信両サイドが同期動作するこ
とを前提に設計してあるため、データ信号からのクロッ
ク信号抽出を行わず、クロック信号の乗せ換えも行わな
い構成となっている。このため、交信ノード間を非同期
動作することが不可能であり、長距離データ接続が困難
な構造となっている。

【０００８】本発明は、スキュー補正範囲の拡大と、ス
キュー補正を実現する回路の小型化を両立することを目
的とする。すなわち、±１クロック周期以上の大きなス
キューを有する並列データのスキュー補正機能を実現
し、しかもその回路規模を小さくすることにより、集積
回路上に大規模集積を実現することを目的とする。さら
には、将来的な回路クロックサイクルの高速化と回路の
プロセスばらつきの相対的な拡大の問題を解決するた
め、補正機能の周波数可変動作とプロセス製造ばらつき
の影響を論理的に補正する回路機能の実現を目的とす
る。また、スキュー補正処理を送受信間での頻繁なやり
取りなく実現するためのフォワード処理の実現をも目的
とする。

【０００９】

【課題を解決するための手段】本発明においては、並列
データチャネル毎に独立にクロックデータリカバリー回
路によるタイミング抽出を行わず、同一クロック源から
生成される複数の並列データ信号を、単一のクロック信
号を基準にリタイミング処理する。エラスティックバッ
ファを内部に搭載することにより、送信側と受信側の非
同期動作が実現できる。再送バッファを搭載することに
より、発生頻度の低いエラーに対して低遅延なデータ再
送処理が実現できる。また、ゲートラッチを用いずフレ
ーム同期データパターンを用いた論理回路処理によるリ
タイミング機能を搭載、リタイミングに使用する判定テ
ーブルを可変周波数対応とした。さらに、内部遅延回路
の遅延時間の絶対値を自動測定する回路を搭載すること
により、遅延回路の遅延量におけるプロセスばらつきの
影響を個々に測定する機能を実現した。

【００１０】すなわち、本発明による光リンク用スキュ
ー補正装置は、以下のとおりである。 （１）データ転送開始に先立ってスキュー補正用データ
パターンを並列信号線路毎に送受信し、Ａ（Ａは２以上
の正の整数）チャネル並列光信号線路間の伝送遅延時間
差を補正して前記並列光信号線路の受信端での並列信号
同士を同期化する光リンク用スキュー補正装置におい
て、前記並列光信号線路の送信端に位置する送信側スキ
ュー補正回路と前記並列光信号線路の受信端に位置する
受信側スキュー補正回路とを有し、前記送信側スキュー
補正回路は、ＸビットデータをＹビットデータに符号化
するＡ個の符号エンコーダとＡ個のＹ対１マルチプレク
サとで構成される符号器を有し、Ｘ×Ａビットのデータ
を前記Ａ個の符号エンコーダにてＹ×Ａビットに変換
し、前記Ａ個のマルチプレクサにて出力チャネル数Ａの
データ信号に時間多重して出力し、前記受信側スキュー
補正回路は、Ａ個の遅延データ線と、Ａ個のＹ対１デマ
ルチプレクサと、Ａ個の符号化デコーダと、一つのワー
ド同期用レジスタバッファ回路とを搭載する復号器とを
有し、Ａ個の並列データ毎に独立に前記遅延データ線を
用いて該データ信号の同期クロック信号に対する遅延時
間を調整し該クロック信号で同期動作するゲート回路で
誤りなく読み込むことが可能な状態に該クロックと該デ
ータ信号の位相関係を調整するビット同期処理を行い、
次段のＡ個のＹ対１デマルチプレクサにおいて、１対Ｙ
の時間分離処理と、分離処理するＹビットの先頭ビット
（ＭＳＢもしくはＬＳＢ）を識別して該先頭ビットを基
準に再配列して出力するキャラクタ同期処理を行い、後
段の前記符号化デコーダにおいて、ＹビットデータをＸ
ビットデータに変換する復号処理を行い、その後、Ａチ
ャネル×Ｘビットの各チャネル間の位相差を受信データ
パターン順列から解析して、前記ワード同期用レジスタ
バッファ回路を用いてＡ個のチャネル間のデータを１つ
のクロック信号にスキュー調整して同期化出力するワー
ド同期処理を行うことを特徴とする光リンク用スキュー
補正装置。

【００１１】（２）前記（１）記載のスキュー補正装置
において、前記送信側スキュー補正回路は並列データ信
号とは別にデータ信号に同期した搬送クロック信号を並
走し、前記受信側スキュー補正回路は、該搬送クロック
信号を同期クロック信号源として前記ビット同期処理、
前記キャラクタ同期処理及び前記ワード同期処理を行
い、一つの搬送クロック信号に同期した並列データ信号
として復号した後、エラスティックバッファにて受信側
信号処理回路のクロック信号に乗せ換えを行う機能を有
し、さらに、データ信号とクロック信号を１クロック周
期の範囲内で位相補正することにより両者を同期する前
記ビット同期処理において、ビット同期のためにクロッ
ク信号に対してデータ信号の遅延時間を補正するための
可変遅延線の制御開始時から遅延時間安定までの最大時
間をｘとし、スキュー補正用データパターン中のビット
同期時に使用するＹビットの専用ビットパターンの送信
に要する時間をｙとするとき、１回の遅延時間補正と受
信値判定の工程に対して、ｘ／ｙ＋２を上回る最小の整
数個のＹビットの専用ビットパターンを用い、受信信号
判定を最後の２回で行うことことを特徴とする光リンク
用スキュー補正装置。この構成によると、大きな回路規
模を必要とする並列データ信号ごとのクロック抽出機能
を用いることなく、さらにはゲートラッチ回路のみでは
不可能な複数クロック周期以上の遅延時間差（スキュ
ー）を補正することができる。また、可変遅延線の遅延
時間制御から動作安定までの時間に余裕をもったビット
同期動作を実現することができる。

【００１２】（３）前記（１）又は（２）記載の光リン
ク用スキュー補正装置において、当該スキュー補正装置
を搭載した２つの伝送ノードが双方向通信を行うに先立
ち、該伝送ノード間を接続する二つの並列信号伝送路各
々における伝送路内のスキューを補正し、両伝送路のス
キュー補正動作が共に終了したことを確認し、その後パ
ケット信号伝送を開始するためのハンドシェーク機能を
有し、両伝送ノードがリセット信号にて初期状態（ＩＮ
ＩＴ状態）に回帰した場合、両伝送ノードは共クロック
信号系の動作安定を確保するための一定時間を置いた
後、別個の一状態（PING状態）に移行し、該状態におい
てデスキュー動作にて使用するパケットシークエンスの
一つ（PINGデータ）を送信側より他の伝送ノードの受信
端に向けて送信開始し、PING状態にある各々の受信端で
は、PINGデータを元にスキュー補正シークエンスを起動
し、スキュー補正動作が完了した場合は、別個の状態
（PONG状態）に移行し、PINGデータとは別個でなおかつ
デスキュー動作の成立可能なデータシークエンス（PONG
シークエンス）を送信側より他の受信側に送信し、PING
状態にあり、スキュー補正シークエンスが終了する前に
対向する通信ノードよりPONGシークエンスを受信した場
合には、該受信ノードはPINGシークエンスによるスキュ
ー補正動作を中止してPONGシークエンスによるスキュー
補正動作に移行し、PONGシークエンスに移行した両ノー
ドがお互いにPONGシークエンスもしくは8B10Bルールに
適合した任意のデータ信号を受信した場合、データ信号
を8B10Bエンコード／デコードしスキュー補正をしつつ
任意データ列を伝送する状態（OPERATIONモード）に移
行することを特徴とする光リンク用スキュー補正装置。

【００１３】（４）前記（１）、（２）又は（３）記載
の光リンク用スキュー補正装置において、前記ビット同
期処理においてデータ信号の遅延時間を変化させつつ一
定回数の受信信号の正誤判定を実施する際、変化させる
遅延時間の大きさを可変動作周波数に応じて変動させ、
その変動させる際の遅延時間の最小値をｘ、最大値を
ｙ、前記可変遅延回路における遅延時間制御の最小値を
ｚ、スキュー補正回路の搬送クロックの動作周期をＡと
した場合、ｙ−ｘ＜Ａ＜ｙ−ｘ＋ｚを満たす最大の大き
さになる様にｙ−ｘの値を設定することを特徴とする光
リンク用スキュー補正装置。この構成により、クロック
周期内における広い範囲での遅延時間変動とデータの正
誤判定を実現することができる。

【００１４】（５）前記（１）〜（４）のいずれか１項
記載の光リンク用スキュー補正装置において、前記送信
側スキュー補正回路よりデータ信号に同期した搬送波ク
ロック信号を送信せず、それに換えて通信する並列デー
タ信号のうちの一信号を前記受信側スキュー補正回路で
分岐し、クロックデータリカバリー回路によりクロック
信号を再生し、再生されたクロック信号を前記全ての並
列データ信号の動作クロックとして分配使用することを
特徴とする光リンク用スキュー補正装置。

【００１５】（６）前記（５）記載の光リンク用スキュ
ー補正装置において、前記クロックデータリカバリー回
路を受信入力端の可変遅延回路とデマルチプレクサ回路
に隣接配置し、前記送信側スキュー補正回路と前記受信
側スキュー補正回路とを一つのＬＳＩに搭載する際、受
信側の入力端の入力ピンと送信側の出力端の出力ピン、
及び受信側の出力ピンと送信側の入力ピンを各々ピン配
置上隣あって配置し、ＬＳＩチップ内のフロアプランに
おいて受信側の入力端と送信側の出力端、及び受信側の
出力端と送信側の入力端を各々ブロック配置上隣あって
配置し、受信側の出力データ信号及び送信側の出力デー
タ信号に同期したクロック信号を生成するためのフェー
ズロックドループ回路を受信側の出力端と送信側の出力
端の双方に隣り合う形で配置したことを特徴とする光リ
ンク用スキュー補正装置。この構成により、ＬＳＩチッ
プ内外とのスムーズな配線接続を実現し、受信側の出力
端と送信側の出力端に接続するクロック配線の短距離接
続を実現することができる。本発明の別の態様を以下に
列挙する。

【００１６】受信側スキュー補正回路の出力側にさらに
マルチプレクサを接続搭載し、加えて、送信側スキュー
補正回路の入力側にデマルチプレクサを搭載することに
より、受信側スキュー補正回路と送信側スキュー補正回
路の入出力データの信号ピン数を削減し、さらに、受信
器と送信器を信号処理回路と別のチップパッケージに分
離実装することにより、スキュー補正回路として独立使
用を可能にする共に、分離実装時の外部入出力信号ピン
数をマルチプレクサ・デマルチプレクサの搭載により削
減することができる。

【００１７】ビット同期回路内部に搭載したクロック信
号に対するデータ信号の遅延時間を補正する可変遅延回
路の可変遅延時間量の絶対値を測定することを目的とす
る回路を搭載してもよい。すなわち、クロック信号をビ
ット同期回路に使用したものと同一の遅延線回路を通し
た後、同一クロックのフリップフロップ回路でリタイミ
ングし、可変遅延線回路の遅延値を小さい値から大きい
値に順次変化していくことにより、フリップフロップの
値は、ＨからＬそしてＨ、もしくはＬからＨそしてＬと
変化する。２回の変化の間における遅延量の時間差を測
定し、この時間差がクロックの１／２周期とほぼ等しい
ことを利用すると、可変補正回路の単位遅延量の絶対値
を測定することが可能となる。

【００１８】また、信号処理用の同期回路と別パッケー
ジに搭載したスキュー補正用回路の送信側において、内
部にパケットバッファ用のメモリ回路を搭載し、送信後
のデータを一時的に保持しておく機能を付加し、受信側
でのエラー訂正符号では復帰不可能な信号誤りが発生し
て送信側に信号の再送を要求する際、信号処理用の同期
回路にまで信号再送を要求せず、まずスキュー補正用の
送信回路内部に搭載したバッファメモリの送信データを
再送する手続きを実施し、さらに誤頻度が高く、かつバ
ッファメモリサイズより大きなデータの再送が必要な場
合にのみ信号処理用の同期回路にまで再送要求を行うデ
ータ再送機能を持たせることにより、誤り発生時のデー
タ復旧の時間短縮を可能にすることができる。

【００１９】一つもしくは複数個を回路内に搭載する搬
送波出力クロックを生成するクロック生成回路に近接し
て、出力クロックに同期して動作するデータ信号出力回
路を配置することにより、高速クロック配線の回路内で
の配線の短距離接続を実現することができる。

【００２０】送信器の出力端にレーザ送信器を接続し、
信号を光化して送信すると共に、受信器の入力端にレー
ザ受光器を接続して、信号を光から電気信号に再変換す
る機能を持たせることにより、信号の高速・長距離デー
タ伝送が可能となる。レーザ送信器にはアレイ型レーザ
素子を搭載した並列光送信器を用いることができ、レー
ザ受信器にはアレイ型ホトダイオードを搭載した光並列
受信器を用いることができ、レーザ送信器とレーザ受信
器の接続には並列リボンファイバを用いることができ
る。また、レーザ送信器に各々発振波長の異なるアレイ
型レーザ素子と波長合波器を搭載した並列光送信器を使
用し、レーザ受信器に波長分光器と各々受信波長の異な
るアレイ型ホトダイオードとを搭載した光並列受信器を
使用し、レーザ送信器とレーザ受信器との接続にファイ
バを使用してもよい。

【００２１】本発明によると、並列光リンク装置におい
て、信号を伝送する並列信号路間のスキューを受信端で
補正する装置が得られる。データの交信に先立って専用
のデータパターンを通信することにより、長距離通信に
必要な大きなスキュー補正能力を実現する。本回路にお
いては、従来回路に用いられていたクロックデータリカ
バリー回路を使用せずに、遅延線回路によるクロック信
号とデータ信号間の位相調整回路を搭載することによ
り、小型装置規模で広範囲なスキューの処理を低遅延で
実現している。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。以下の例では、理解を容易にする
ために具体的数値を用いて説明するが、これらの数値は
あくまでも例示であり、本発明がこれらの数値に限定さ
れることを意味するものではない。

【００２３】本発明の光インタコネクション用スキュー
補正装置は、受信側スキュー補正回路（ＤＳ／ＲＸ）と
送信側スキュー補正回路（ＤＳ／ＴＸ）の二つの回路ブ
ロックから成る。スキュー補正は、送信側ＤＳ／ＴＸと
受信側ＤＳ／ＲＸの間を接続する１０チャネルの並列信
号間で実施する。スキュー補正回路を搭載するスイッチ
装置全体のブロック構成図を図１に示す。本スイッチに
おいては光受信器、受信側スキュー補正回路（ＤＳ／Ｒ
Ｘ）、クロスバースイッチ（ＳＷ）、送信側スキュー補
正回路（ＤＳ／ＴＸ）、光送信器とクロック発振器（Cl
ock）の６つの回路ブロックを組み合せて８ポート入力
（Optical RX）８ポート出力（OpticalRX）の光信号入
力スイッチシステムを構成した。本システムの部品実装
構成は、光送信器と光受信器を、１ポート毎に独立に合
計８つ使用し、ＤＳ／ＴＸとＤＳ／ＲＸブロックは一つ
のスキュー補正ＬＳＩに２ブロックづつ搭載した。クロ
スバースイッチ回路はスイッチＬＳＩに搭載した。図１
のシステムにおいては、１２チャネルの並列光信号（デ
ータ１０チャネル、クロック１チャネル、フレーム同期
信号１チャネルの合計１２チャネル）の形態で送受信を
行い、システムの送受信端で光電気信号変換し、スイッ
チ回路内部では電気信号の形態で信号処理を行う。

【００２４】本装置においてＤＳ／ＴＸ及びＤＳ／ＲＸ
のスキュー補正機能を一つのＬＳＩに搭載する際、受信
側の入力端の入力ピンと送信側の出力端の出力ピン、及
び受信側の出力ピンと送信側の入力ピンを各々、ピン配
置上隣あって配置し、同様にＬＳＩチップ内のフロアプ
ランにおいても受信側の入力端と送信側の出力端、及び
受信側の出力端と送信側の入力端を各々、ブロック配置
上隣あって配置することにより、ＬＳＩチップ内外との
スムーズな配線接続を実現した。

【００２５】信号のデータレートは１信号当たり１．２
５ギガビット毎秒である。本装置のように、並列光信号
にて長距離伝送の実現を図る場合、伝送媒体に用いるフ
ァイバリボンにおける伝送遅延のばらつき（マルチモー
ドファイバで５０ｐｓ／ｍ）が大きく、ファイバ長約１
６メートルより長い距離の伝送では信号チャネル間のス
キューが１クロック（８００ｐｓ）以上となり、１クロ
ック以内のスキューしか補正できないゲートラッチ方式
のリタイミング処理は適用できない。そこで本発明にお
いては、スキュー補正用データパターン（図６）を送信
側から送出し、受信側で該データパターンのタイミング
を解析することにより、最大６４クロック（１．２５ギ
ガビット毎秒）までのリタイミングを可能とする方式を
採用した。

【００２６】図１に記載のスキュー補正装置において
は、送信側符号器の出力端にレーザ送信器を接続し、信
号を光化して送信すると共に、受信側復号器の入力端に
レーザ受光器を接続して信号を光から電気信号に再変換
する機能を搭載することにより、信号の高速・長距離デ
ータ伝送を可能とした。

【００２７】本スキュー補正装置において、装置に使用
したレーザ送信器にアレイ型レーザ素子を搭載した並列
光送信器を使用し、さらに装置に使用したレーザ受信器
にアレイ型ホトダイオードを搭載した光並列受信器を使
用し、さらにレーザ送信器とレーザ受信器の接続に、並
列リボンファイバを使用することにより、大容量の光デ
ータ通信を実現している。さらに、装置に使用したレー
ザ送信器に各々発振波長の異なるアレイ型レーザ素子と
波長合波器を搭載した並列光送信器を使用し、さらに装
置に使用したレーザ受信器に波長分光器と各々受信波長
の異なるアレイ型ホトダイオードとを搭載した光並列受
信器を使用し、さらにレーザ送信器とレーザ受信器の接
続に、シリアルファイバを使用することで、波長多重方
式を用いた長距離通信も可能になる。スイッチシステム
内の１ポート分の信号の流れについて、以下に記述す
る。

【００２８】図２に示すように、まずデータ信号１０チ
ャネル×１．２５ギガビット毎秒の並列光信号を光受信
器（Optical RX）にて１０チャネル×１．２５ギガビッ
ト毎秒の並列電気信号に変換する。ＤＳ／ＲＸブロック
にて、この１０チャネルの電気信号とベースクロックの
間の遅延時間差（スキュー）を補正し、8B10B復号した
後、８チャネル×１．２５ギガビット毎秒の並列同期信
号としてクロック信号・フレーム同期信号と一緒に出力
する。８チャネルのデータ信号はスイッチＬＳＩ（Ｓ
Ｗ）にて行路切換の後、出力側の８ポートいずれかに、
８チャネル×１．２５ギガビット毎秒のデータ信号とし
て、クロック・フレーム同期の２信号と共に出力する。
スイッチＬＳＩからの信号はＤＳ／ＴＸブロックにて8B
10B符号化処理し、１０チャネル×１．２５ギガビット
毎秒の形態で出力する。そしてこの１０チャネルの電気
信号を１０チャネルの並列光送信器（Optical RX）にて
光信号に変換し、マルチモードファイバリボンにて最長
１ｋｍまでの長距離データ伝送を実現する。１．２５ギ
ガビット毎秒の変調速度の信号を電気ケーブルにて送信
した場合、伝搬損失に起因して２０ｍ程度が距離の限界
であり、本スイッチは光データ伝送の利点を生かした構
成となっている。

【００２９】本スキュー補正装置において、受信側の復
号器の出力側にさらにマルチプレクサを接続搭載し、加
えて、送信側の符号器の入力側にデマルチプレクサを搭
載することにより、受信側復号器と送信側符号器の入出
力データの信号ピン数を削減し、さらに、復号器と符号
器を信号処理回路と別のチップパッケージに分離実装す
ることにより、スキュー補正回路として独立使用を可能
にする共に、分離実装時の外部入出力信号ピン数の削減
が実現できている。

【００３０】さらに図１に示すように、スイッチ回路の
外周部の同心円上にＤＳ／ＴＸ及びＤＳ／ＲＸの回路を
配置し、光信号入出力回路はスキュー補正装置と同一も
しくはその更に外周に配置することにより、各装置間を
接続する配線長の等距離接続と、信号線の輻輳のないス
ムーズな配線を実現し、装置の小型化と配線間クロスト
ークの低減を実現できる。

【００３１】ＤＳ／ＲＸ側の内部ブロック構成を図３に
示す。光受信器から出力された１０チャネルの電気信号
は、ＤＳ／ＲＸの１０チャネルの入力ポートINRXD[p]-0
P/N,…, INRXD[p]-9P/N（ここで[p]はスキュー調整ＬＳ
Ｉのポート０もしくはポート１のいずれか、ＰとＮは差
動信号の正相と逆相信号を夫々表す）に夫々入力され
る。ＤＳ／ＲＸの入力端では、第０チャネルから第９チ
ャネルまでの合計１０チャネルのデータ信号のうち、第
９チャネルの信号INRXD[p]-9を入力段で分岐してクロッ
クデータリカバリー回路（CG1[P]）に入力し、この第９
チャネルのデータ信号INRXD[p]-9よりクロック信号を再
生し、ＤＳ／ＲＸ内の各ブロックにクロック信号RXC[p]
として分配する。

【００３２】ＤＳ／ＲＸ回路への入力信号INRXD[p]-
[0..9]は、RXD[p]-9から再生した高速クロック信号RXDC
[p]と位相が異なっており、１ｋｍファイバの使用時に
は最大±８０クロック（クロック速度１．２５ギガビッ
ト毎秒）のスキューを有する。１０チャネルの入力デー
タ信号は入力段のデスキュー回路（Deskew）にてまず、
クロック信号RXDC[p]と各データビットINRXD[p]-[0..9]
間の位相差を遅延線にて補正し、チャネル毎に独立にク
ロックとデータ信号間で再同期し、一つのクロック信号
に同期した１０チャネルのデータ信号RXS[p]-[0..9]に
変換する（この段階では、データ信号はクロックに同期
はとれているが、データ間のスキューは１クロックを単
位としてずれている）。

【００３３】次段でデータチャネル毎に１０：１のデマ
ルチプレクサ処理し、チャネル毎に１０ビット（合計１
００ビット）RM[p]-[0..9]-[0..9]に展開する（１．２
５ギガビット毎秒×１ビットの信号を１．２５メガビッ
ト毎秒×１０ビットに変換する）。この際、デマルチプ
レクサ内において、8B10B符号化信号の先頭ビットをＬ
ＳＢに配置する形で、１０ビットのキャラクタ単位で出
力信号を整列する（キャラクタ同期）。デマルチプレク
サから出力された各チャネルの１０ビット信号は各々8B
10Bデコーダにて復号処理し、８ビット信号RS[p]-[0..
9]-[0..7]に変換する。そして、次段のワード同期回路
（Wsync Buffer）にてワード間の同期処理を行って、１
つのクロック信号に同期した８０ビットのデータ信号RE
[p]-[0..79]に変換する。

【００３４】この８０ビットのデータ信号は、エラステ
ィックバッファにて内部クロック信号に再同期しR[p]-
[0..79]として、再度１０：１のマルチプレクサ処理を
経て、１．２５ギガビット毎秒×８チャネルの高速信号
としてＤＳ／ＲＸブロックからOUTRXD[p]-[9..0]-P/Nと
して出力する。この際、１０：１のマルチプレクサ処理
の先頭ビットを示すフレーム同期信号OUTRXF[p]-P/Nと
クロック信号OUTRXC[p]-P/Nを、８チャネルのデータ信
号に並走する形で出力する。エラスティックバッファに
よる再同期は、データの送受信間で異なるクロックソー
スに同期した信号を取り扱うために必須な処理である。
OUTRXF[p]-P/Nとクロック信号OUTRXC[p]-P/Nの前段に各
々付いたDELAY回路は、データOUTRXD[p]-[9..0]-P/Nと
の間の位相差を調整し、同期信号として出力するための
回路である。また、出力同期信号はフェーズロックドル
ープ回路PLL1にて、BASECLKから生成し、各回路ブロッ
クにCRCLK（１２５ＭＨｚ）及びCLK1250（１２５０ＭＨ
ｚ）として分配する。

【００３５】ＤＳ／ＴＸ側の内部ブロック構造を図４に
示す。ＤＳ／ＴＸブロックにてはクロスバースイッチ回
路からの８チャネル×１．２５ギガビット毎秒の並列同
期電気信号INTXD[p]-[0..7]P/Nを１０：１のデマルチプ
レクサにて８０ビット×１．２５メガビット毎秒の信号
TR[p]-[0..79]に変換する。デマルチプレクサの動作は
ポート毎にデータ信号に同期したクロック信号INTXC[p]
-P/Nとフレーム同期信号INTXF[p]-P/Nを基準に実行す
る。８０ビット×１．２５メガビット毎秒の電気信号TR
[p]-[0..79]は、８ビット毎に8B10Bエンコーダにて符号
化処理を行う。そして8B10B符号化処理を経た合計１０
０ビットの電気信号TE[p]-[0..9]-[0..9]は、エラステ
ィックバッファにて搬送波クロックCLK1250に再同期し
た後、１０ビット毎に１０：１のマルチプレクサにて多
重化処理し、合計１０チャネル×１．２５ギガビット毎
秒の電気信号OUTTXD[p]-[0..7]P/Nに変換し、光送信モ
ジュールに出力する。スイッチからの入力信号INTXC[p]
-P/Nは、クロック再生回路CD2[p]にて１２５ＭＨｚのク
ロック信号TXDC[p]とTXC[p]に変換され出力される。ま
た、出力同期信号はフェーズロックドループ回路PLL1に
て、BASECLKから生成し、各回路ブロックにCRCLK（１２
５ＭＨｚ）及びCLK1250（１２５０ＭＨｚ）として分配
する。

【００３６】図５に、本スイッチシステム全体で使用す
るスキュー補正のためのハンドシェークを状態遷移図に
て示す。本システムでは、二つのＤＳ／ＲＸ，ＤＳ／Ｔ
Ｘペアを対向接続し、両者間でハンドシェークすること
により、クロックと全データチャネルのスキューを完全
に補正した全二重系データ通信系を確立する構造となっ
ている。状態遷移は４つの状態から構成する。DSREADY
[p], PNGRDY[p], PIGPOG[p]の三つの状態変数をもっ
て、４つの状態を定義する。初期状態はINITと定義す
る。INITにてデータ信号よりクロック信号の抽出を開始
し、クロック信号の安定を待って、二つの状態変数RDY
信号とPIGPOG信号をＬからＨに変化させ、PING状態に遷
移する。PING状態では図６に記載するPING用シークエン
スデータをＤＳ／ＴＸ，ＤＳ／ＲＸ間で交信してスキュ
ー補正動作を実行する。

【００３７】ＤＳ／ＴＸ側は状態変数PNGRDY信号がＬの
間はPINGシークエンスデータ（図６のPING側）を、PNGR
DY信号がＨの場合はPONGシークエンスデータを送信する
構造を有する。ＤＳ／ＲＸ側はPING状態でＤＳ／ＴＸ側
からPINGシークエンス信号を受信し、PINGシークエンス
によるスキュー補正動作が完了した場合、PNGRDY信号を
ＬからＨに遷移してPONG状態に移行する。一方、ＤＳ／
ＲＸ側がPING状態の時に、ＤＳ／ＴＸからPONGシークエ
ンスデータ（図６のPONG側）を受信し、その後PONGシー
クエンスでのスキュー補正動作が完了した場合は、状態
変数PNGRDY信号とDSREADY信号を同時にＬからＨに遷移
してOPERATIONモードに遷移する。さらにＤＳ／ＲＸ側
がPONG状態でＤＳ／ＴＸからPONGシークエンスデータ
（PONG）もしくはデータ信号Dx.xを受信し、PONGシーク
エンスでのスキュー補正動作が完了した場合は、DSREAD
Y信号をＬからＨに遷移してOPERATIONモードに遷移す
る。

【００３８】OPERATIONモードでは、PING／PONG同期用
シークエンスは完了し、全二重系の間でのデータ通信が
可能になる。ハンドシェーク動作にPING／PONGの二状態
を設けることにより、全二重系の２ノードは互いのスキ
ュー補正動作状態を監視でき、双方のスキュー補正動作
の完了をまってノード間データ交信を開始するハンドシ
ェーク機能を実現している。

【００３９】図６には、スキュー調整に使用する専用の
ビットパターンを記載する。8B10Bコードにおいて規定
されるスペシャルキャラクタK28.5、K28.7、K28.1（各1
0ビット）の3つを使用して、88キャラクタのデータパタ
ーンを構成する。Ping同期時には、K28.5(KK)とK28.1(K
C)からデータパターンを構成し、Pong同期時にはK28.5
(KK)とK28.7(KC)からデータパターンを構成する。

【００４０】図７には、図５で示したハンドシェークル
ーチンのうちのPONGルーチンとPINGルーチンで使用する
スキュー補正機能の詳細動作を示す。スキュー補正動作
はビット同期、キャラクタ同期、ワード同期の３つの同
期段階をへてスキュー補正動作を完了する。ビット同期
動作が各チャネル毎に正常終了した場合に、各ポート各
チャネルのBSYNC[p][ch]（[ch]は０から９チャネルの１
０チャネルのいずれか一つを示す。）が１となり、キャ
ラクタ同期動作が各チャネル毎に正常終了した場合に、
各ポート各チャネルのCSYNC[p][ch]（[ch]は０から９チ
ャネルの１０チャネルのいずれか一つを示す。）が１と
なり、ワード同期動作が正常終了した場合に、WSYNC[p]
[ch]が１となる。スキュー調整が全て終了するとWSYNC
[p]が１となって、PINGもしくはPONGのスキュー調整ル
ーチンは完了する。

【００４１】ビット同期段階では、送信側より出力する
専用ビットパターン（図６）を受信側で受信解析し、ポ
ート内の１０ビットのデータチャネル毎に独立に、クロ
ック信号の遅延時間を１００ｐｓ単位で補正し、クロッ
ク信号とデータ信号間のタイミングの最適値を探索する
（図８）。

【００４２】図８にはデータ信号のアイパターンとクロ
ック読み出しタイミングの関係を示す。DVALUECHの値を
０から７まで８段階変化させ、データ信号に対するクロ
ックのトリガポイントが１００ｐｓづつ遅れると設定を
すると、図８の位相関係においては、DVALUECHが０，
１，６，７の４つの値の時には、トリガポイントでデー
タ信号のＨ／Ｌが安定していないため、データの判別で
はコンマパターンは非検出であり、逆にDVALUECHが２，
３，４，５の４つの値の時には、トリガポイントでデー
タ信号のＨ／Ｌが安定してるため、データの判別ではコ
ンマパターンは正しく検出できる。この場合、DVALUECH
が３もしくは４が８つ遅延量の中では最適点となる。

【００４３】本発明では遅延線を精度良く作製できる最
小値を１００ｐｓと考え、１．２５ギガビット毎秒信号
のクロック周期８００ｐｓで８回データ観測できるよう
に１００ｐｓ毎に８回の観測を常に実施して、最適点を
探索する方法を採用した。また、遅延量の変化は搬送波
クロック（１．２５ギガビット毎秒）のタイミングでは
実施せず、内部クロック（１．２５メガビット毎秒）の
タイミングに同期して行うため、実現が容易である。ま
た、遅延量変化直後は、遅延時間が不安定になるため、
コンマパターンの観測は１．２５メガビット毎秒のタイ
ミングで３クロック実施し、変化直後の１クロックは観
測せず、その後の２，３クロックでのコンマパターン検
出の真偽を判定する構造となっている。ディレイパター
ンテーブルは、８回の測定において、１クロック分の時
間幅をなるべく等間隔に網羅するように決定した。判定
テーブルは、アイ開口径のなるべく中心近くに遅延値が
設定できるように、決定した。

【００４４】データ信号に対するクロック信号の遅延量
をDVALUECH[p]-[CH]を制御することで、一回の同期動作
中で８値変動し、１０：１デマルチプレクサの入力端RX
-DEMUX入力で図９に示した様にコンマと呼ばれる8B10B
コード上で定義される１０ビットのデータパターンが観
測できるか否かで、ディレイ値の最適点を探索する（図
中では正しくコンマが受信できた場合を○、トリガポイ
ント位置が適切でなくコンマが正しく受信できないクロ
ックデータ間のパターンで合った場合を×と表現してい
る）。８回の遷移で使用する遅延量は、動作周波数に応
じて図１０のディレイパターンテーブルにより決定す
る。

【００４５】また、図１１の判定テーブルを用いて、８
回の遷移の結果得られる正誤の判定結果からチャネル毎
に独立に遅延値の適値を決定する。判定テーブルは、８
回のDLYPTRN[p][ch]信号に対応して得られた判定結果に
対応して、どのディレイ値をもってビット同期用のディ
レイ値を決定するかを定義したデータパターンである。

【００４６】図１０には、ディレイパターンテーブルの
構造を示す。ディレイパターンテーブルはビット同期機
能に周波数可変動作機能を付与するためのテーブルを用
意したものである。本発明においては、ビット同期にお
けるコンマパターンの判定はデータの遅延量を常に８回
変化して最適遅延値を探索する方法を用いている。例え
ば遅延量の最小単位が１００ｐｓと設計通りで、８００
ｐｓ周期の信号（１．２５メガビット毎秒）のビット同
期を実施する場合は、８回の測定で丁度１周期分の観測
領域をカバーできる。しかし、半導体プロセスのばらつ
きや、システムが可変クロック機能のサポートを要求さ
れる場合は、固定値で０から７００ｐｓまでの１００ｐ
ｓ刻みの遅延線のみ用意すると、遅延量がデータ信号１
周期分をカバーしきれなかったり、逆に１周期をオーバ
ーすることが考えられる。この場合、後述の様に、最適
遅延量の判定が非常に複雑になる。このため、本発明に
おいては、可変遅延線のプロセス誤差と周波数可変機能
をサポートするため、８回の遅延量変動で０−４００ｐ
ｓカバーするパターンから０−２８００ｐｓをカバーす
るパターンまでの様々なディレイ値のパターンを用意し
た。図１０の例では、DLYTBLEが３の場合は８回の測定
で０ｐｓから７００ｐｓまでを１００ｐｓ刻みで測定す
るが、DLYTBLEが２７の場合は８回の測定で０ｐｓから
２８００ｐｓまでを４００ｐｓ刻みで測定する。これに
より、１００ｐｓ刻みで設定した遅延線が設定通りに１
００ｐｓで作成できた場合はデータレート３１２メガビ
ット毎秒までの帯域をカバーできる。また、遅延線は１
００ｐｓ±４０ｐｓ程度のプロセス誤差を想定しても、
６２５メガビット毎秒までの低域をカバーするビット同
期が可能になる。ディレイパターンテーブルの選択は、
測定範囲がクロック１周期以下でなるべく広い時間領域
をカバーできる様に選択する論理構成を組む。

【００４７】図１２にはディレイ補正部の自動判定機構
のブロック構成を示す。本機構は、遅延線の遅延時間を
実測することで、ディレイパターンテーブルの最適値を
選択するための回路である。多段の遅延回路から構成す
るビット同期回路内部の遅延回路は、１００ｐｓ毎の遅
延変動を実現する設計を実施した場合でも、プロセスば
らつき、電圧、環境温度などによる変動に応じて、２０
％程度の変動が予想される。このため、ＬＳＩ作成後に
実際の遅延量を測定することにより補正することが、適
切なビット同期の実現に重要な要素技術となる。

【００４８】図１２に示した回路においては、データ信
号の遅延時間を変化させつつ一定回数の受信信号の正誤
判定を実施する際、変化させる遅延時間の大きさを可変
動作周波数に応じて変動させ、その変動させる際の遅延
時間の最小値をｘ、最大値をｙ、前記可変遅延回路にお
ける遅延時間制御の最小値をｚ、スキュー補正回路の搬
送クロックの動作周期をＡとした場合、ｙ−ｘ＜Ａ＜ｙ
−ｘ＋ｚを満たす最大の大きさになる様に遅延制御を実
施する時間幅（ｙ−ｘの）値を設定した。

【００４９】図１２に示した回路では、クロック信号を
ビット同期回路に使用したものと同一の遅延線回路DELS
EL[p][4..0]を通した後、同一クロックのフリップフロ
ップ回路（HIGH Speed FF）でリタイミングする。そし
て、遅延線回路の値を小さい値から大きい値に順次変化
していくことにより、フリップフロップの値は、Ｈから
ＬそしてＨ、もしくはＬからＨそしてＬと変化する。ク
ロック信号の周波数は±１００ｐｐｍ前後と高精度が実
現可能なことを考えると、この２回の変化の際の遅延量
の時間差は、クロックの１／２周期とほぼ等しいと言え
る。故に、本回路によりディレイ補正回路の単位遅延時
間の絶対値の測定が可能となる。Delay値測定回路にて
このＨ／Ｌ関係を測定して、遅延時間を時実測したの
ち、その結果をディレイパターンテーブル回路（delay
値決定）にて、図１０のテーブルを参照することで決定
する。

【００５０】図１１にはビット同期の判定テーブルの構
造を示す。ビット同期の判定テーブルは、ＭＵＸ回路入
力端においてクロック信号に対するデータ信号の入力タ
イミングを、遅延回路により８回に渡り漸次変化し、Ｍ
ＵＸ回路の後段の8B10Bエンコーダでのコンマ検出の合
否を観測し、その結果を元に、クロック信号に対するデ
ータ入力の最適タイミングを決定するテーブルである。
判定テーブルにおいては、ジッタ量の大小に依存して変
動するアイ開口の変動に追従して、アイ開口部の中心に
遅延量を設定する様に遅延量の判定を実施する。例え
ば、判定テーブルの先頭では、８回のディレイ値変動の
際、DLYPTRN=0の時のみコンマ検出、つまり正規の値が
検出できたことを示しており、この場合の最適な遅延値
はＤＬＹＰＴＲＮ＝０の遅延値に相当する。（DLYPTRN=
0のケースの実際の遅延時間は、ディレイパターンテー
ブルにより決定され、周波数及び遅延線の実測値により
異なる）。

【００５１】ビット同期の次にキャラクタ同期に移る。
キャラクタ同期においては、１０ビットからなる8B10B
符号化信号の先頭ビットを、１０：１デマルチプレクサ
のＬＳＢに設定するように、デマルチプレクサ内のレジ
スタの読み出し順序を調整する。これは、8B10B符号を
用いたイーサネット（登録商標）回路等で一般的に用い
られているコンマ整列と同じ手法である。

【００５２】図９にはキャラクタ同期の構造を示す。キ
ャラクタ同期機構とは、１：１０のデマルチプレクサの
入力端で１０ビットデータの先頭ビットと低速クロック
が同期しておらず、１０ビットキャラクタがデマルチプ
レクサから正しく出力できない場合に、デマルチプレク
サ内の読み出しタイミングを補正して、デマルチプレク
サの出力側では１０ビットキャラクタとクロックが正し
く同期している状態に補正する動作をいう。例えば図９
においては、デマルチプレクサの入力信号ＲＸＳと内部
クロック信号（１．２５メガヘルツ）とは、１０ビット
キャラクタの７ビット目と同期しており、出力側のＲＭ
では正しく０ビットから９ビットが整列した１．２５メ
ガビット毎秒の１０ビットキャラクタとして読み出して
いる（図９の上図）。

【００５３】ビット同期とキャラクタ同期を一つに図に
まとめて動きを表したのが図９の下側の図である。ディ
レイ値をDVALUE[p][CH]に従って８回変動した結果は、
随時キャラクタ同期をへて、8B10Bコードにて定義する
コンマパターンと等しい場合に、RX-DEMUX出力に正しく
コンマパターン（Ｋ＋／−）として出力される。キャラ
クタ同期動作はギガビットイーサネットの回路で用いら
れている基本動作であり、１．２５メガビット毎秒書き
込みの１．２５メガビット毎秒読み出しの縦列バッファ
を用意して、実現する。

【００５４】次に信号は、ビット同期とキャラクタ同期
の後、8B10Bデコーダをへて、１０チャネル毎に８ビッ
トのデータパターンに変換される。次にチャネル毎に１
０ビットのキャラクタ単位で位相がそろった信号を、キ
ャラクタ単位で位相調整して、１ワード（８０ビット）
の信号として出力するようにワード同期動作を実施す
る。ワード同期段階では、キャラクタ同期済の１０チャ
ネルの各データ信号間のスキューをデータパターン中に
組込パターンのズレから判定し、リードライトバッファ
の読み書きタイミングを１０チャネル間で調整すること
によりスキュー補正する。以上の動作により、各ポート
内の１０チャネルの最大±６４ビットまでのスキューの
補正は完了する。

【００５５】図１３と図１４に、ワード同期ルーチンの
説明を示す。ビット同期とキャラクタ同期が終了した
後、８ビットのワード単位でのスキュー値を、データ信
号線１０チャネル全体の間で補正し、１０チャネルの並
列同期信号のロジックで出力する回路を構成する。ビッ
ト同期とキャラクタ同期が完了した各チャネルは全てコ
ンマパターンの列として認識可能であるが、スキュー値
が１０ビットのキャラクタ単位でずれて出力されてい
る。図１３にはチャネル毎にスキューが異なる場合、図
１４には全１０チャネルのスキューが等しい場合のワー
ド同期回路の動きを示す。デスキュー用のデータパター
ンのワード同期用パターンを図１３の様に、１０チャネ
ル中で最後にキャラクタ同期が終了したチャネル（チャ
ネルＡ）をトリガに観測すると、スキュー値に依存して
異なるデータパターンが観測できる。この観測データパ
ターンを観察することにより、チャネルＡを基準とした
スキュー量を一意に特定でき、その値を逆算してレジス
タバッファの深さを変化させることにより、同期した１
０チャネルのデータパターンの出力が可能になる。図１
３では、判定用ウィンドウ内に観測されるデータパター
ンは、各チャネルのスキュー値が異なるために、それぞ
れ異なる信号列として観測される。そのため、逆に観測
された信号列を参照することにより、各信号チャネル間
のスキュー値を図１３に表した様に特定し、その遅延値
をバッファにて補正することで、出力側はスキューの無
い同期信号としての出力が可能になる。図１４はスキュ
ーの無い場合を示しており、この場合は判定用ウィンド
ウでの観測パターンは同一である。

【００５６】図１５にはスキュー補正用ＬＳＩ内部のフ
ロアプランを示す。本ＬＳＩではＴＸ／ＲＸブロックを
各２個づつ搭載し、ＬＳＩ回路の周辺にＴＸブロックの
入力、ＲＸの出力、ＲＸの入力、ＴＸの出力との順番に
配置することにより、対向接続するスイッチＬＳＩ及び
光送受信モジュールと配線の交差なく、各々対向接続で
きるピン配置を実現している。また、ＰＬＬ回路をＲＸ
／ＴＸの両出力回路の近傍に配置することにより、高周
波信号線のチップ内での短距離配線を実現している。Ｄ
Ｓ／ＲＸ，ＴＸブロックをいくつチップ内に実装できる
かは、使用するダイの搭載可能ゲート数と、ＰＬＬの増
設に伴うノイズ耐性の劣化を勘案して決定する。

【００５７】さらに、搬送波出力クロックを生成するク
ロック生成回路に近接して、該出力クロックに同期して
動作するデータ信号出力回路を配置することにより、高
速クロック配線の回路内での配線の短距離接続を実現
し、回路の安定した動作が実現できる。

【００５８】さらに、ＤＳ／ＴＸ，ＤＳ／ＲＸの受信端
においても、受信側の出力データ信号及び送信側の出力
データ信号に同期したクロック信号を生成するためのフ
ェーズロックドループ回路を、受信側の出力端と送信側
の出力端の双方に隣り合う形で配置することにより、両
者に接続するクロック配線の短距離接続を実現できる。

【００５９】〔実施例２〕実施例１のスキュー補正装置
において、送信側よりデータ信号に同期した搬送波クロ
ック信号を送信せず、それに換えて通信する並列データ
信号のうちの一信号を受信側で分岐し、クロックデータ
リカバリー回路によりクロック信号を再生し、並列デー
タ信号の動作クロックとして分配使用することにより、
搬送波クロックをデータ信号に並走する必要がなくな
り、並列信号チャネルを削減した構成が可能になる。

【００６０】さらにその際、スキュー補正装置におい
て、受信側にてデータ信号よりクロック信号を再生する
クロックデータリカバリー回路を、受信入力端の可変遅
延回路とデマルチプレクサ回路に隣接配置することによ
り、高速動作時の安定動作が確保できる。

【００６１】〔実施例３〕実施例１もしくは２のスキュ
ー補正装置において、信号処理用の同期回路と別パッケ
ージに搭載したスキュー補正用回路の送信側において、
内部にパケットバッファ用のメモリ回路を搭載し送信後
のデータを一時的に保持しておく機能を搭載し、受信側
でのエラー訂正符号では復帰不可能な信号誤りが発生し
て送信側に信号の再送を要求する際、信号処理用の同期
回路にまで信号再送を要求せず、まずスキュー補正用の
送信回路内部に搭載したバッファメモリの送信データを
再送する手続きを実施し、さらに誤頻度が高く、かつ該
バッファメモリサイズより大きなデータの再送が必要な
場合にのみ信号処理用の同期回路にまで再送要求を行う
データ再送機能を搭載することにより、誤り発生時のデ
ータ復旧の時間短縮を可能にできる。

【００６２】

【発明の効果】本発明によると、複数の並列データ信号
に対し一つのクロックデータリカバリー回路しか搭載し
ないため集積回路の回路規模を小さくでき、ワンチップ
上に多数の並列データ処理系を搭載することが出来る。
また、エラスティックバッファを内部に搭載することに
より、送信側と受信側の非同期動作が実現できる。ま
た、再送バッファを搭載することにより、発生頻度の低
いエラーに対して低遅延なデータ再送処理が実現でき
る。さらに、ゲートラッチを用いずフレーム同期データ
パターンを用いた論理回路処理によるリタイミング機能
を搭載したことにより、広い範囲（実施例では±６４ク
ロックまで）のスキュー補正処理を可能にした。また、
リタイミングに使用する判定テーブルを可変周波数対応
とすることにより、リタイミング処理機構の周波数に対
する柔軟性を高めることができた。さらに、内部遅延回
路の遅延時間の絶対値を自動測定する回路を搭載するこ
とにより、プロセスばらつきに対する許容度が小さくな
りがちな高速動作ＬＳＩのプロセスばらつきに対する許
容度の拡大とオーバヘッドの小さいリタイミング処理を
実現している。そして、フォワード処理によりリタイミ
ング機能の実現により、フィードバック処理を用いるリ
タイミング処理と比較して送受信間のハンドシェークの
時間的オーバヘッドを削減することに成功した。

【図面の簡単な説明】

【図１】本発明による光リンク用スキュー補正装置を搭
載したスイッチシステム全体の概念図。

【図２】本発明による光リンク用スキュー補正装置を搭
載したスイッチシステムの１ポート分の信号接続図。

【図３】本発明による光リンク用スキュー補正装置のＤ
Ｓ／ＲＸ側の内部ブロック図。

【図４】本発明による光リンク用スキュー補正装置のＤ
Ｓ／ＴＸ側の内部ブロック図。

【図５】ハンドシェークの状態遷移図。

【図６】スキュー補正専用データパターンを示す図。

【図７】PING／PONGのスキュー補正ルーチンの内部状態
遷移の説明図。

【図８】ビット内同期の機構の説明図。

【図９】キャラクタ同期の機構の説明図。

【図１０】ビット同期用、遅延時間設定用テーブルを示
す図。

【図１１】ビット同期用判定テーブルを示す図。

【図１２】遅延回路の遅延時間量の自動測定回路を示す
図。

【図１３】ワード同期機構の説明図（チャネル間スキュ
ーがずれて入力した場合）。

【図１４】ワード同期機構の説明図（チャネル間スキュ
ーが揃って入力した場合）。

【図１５】光リンク用スキュー補正回路を搭載したＬＳ
Ｉのフロアプランを示す図。

【符号の説明】

ＤＳ／ＲＸ…受信側スキュー補正回路、ＤＳ／ＴＸ…送
信側スキュー補正回路、ＳＷ…クロスバースイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大杉 浩三 神奈川県足柄上郡中井町境456番地 株式 会社日立インフォメーションテクノロジー 内 (72)発明者 工藤 知宏 東京都千代田区東神田二丁目５番12号 技 術研究組合 新情報処理開発機構内 (72)発明者 西 宏章 東京都千代田区東神田二丁目５番12号 技 術研究組合 新情報処理開発機構内 (72)発明者 山本 淳二 東京都千代田区東神田二丁目５番12号 技 術研究組合 新情報処理開発機構内 Ｆターム(参考） 5K028 AA03 AA07 BB08 KK01 NN31 SS24 5K029 AA18 AA20 CC04 EE11 5K047 AA08 BB02 BB04 FF17 MM03 MM12

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データ転送開始に先立ってスキュー補正
   用データパターンを並列信号線路毎に送受信し、Ａ（Ａ
   は２以上の正の整数）チャネル並列光信号線路間の伝送
   遅延時間差を補正して前記並列光信号線路の受信端での
   並列信号同士を同期化する光リンク用スキュー補正装置
   において、 前記並列光信号線路の送信端に位置する送信側スキュー
   補正回路と前記並列光信号線路の受信端に位置する受信
   側スキュー補正回路とを有し、 前記送信側スキュー補正回路は、ＸビットデータをＹビ
   ットデータに符号化するＡ個の符号エンコーダとＡ個の
   Ｙ対１マルチプレクサとで構成される符号器を有し、Ｘ
   ×Ａビットのデータを前記Ａ個の符号エンコーダにてＹ
   ×Ａビットに変換し、前記Ａ個のマルチプレクサにて出
   力チャネル数Ａのデータ信号に時間多重して出力し、 前記受信側スキュー補正回路は、Ａ個の遅延データ線
   と、Ａ個のＹ対１デマルチプレクサと、Ａ個の符号化デ
   コーダと、一つのワード同期用レジスタバッファ回路と
   を搭載する復号器とを有し、Ａ個の並列データ毎に独立
   に前記遅延データ線を用いて該データ信号の同期クロッ
   ク信号に対する遅延時間を調整し該クロック信号で同期
   動作するゲート回路で誤りなく読み込むことが可能な状
   態に該クロックと該データ信号の位相関係を調整するビ
   ット同期処理を行い、次段のＡ個のＹ対１デマルチプレ
   クサにおいて、１対Ｙの時間分離処理と、分離処理する
   Ｙビットの先頭ビット（ＭＳＢもしくはＬＳＢ）を識別
   して該先頭ビットを基準に再配列して出力するキャラク
   タ同期処理を行い、後段の前記符号化デコーダにおい
   て、ＹビットデータをＸビットデータに変換する復号処
   理を行い、その後、Ａチャネル×Ｘビットの各チャネル
   間の位相差を受信データパターン順列から解析して、前
   記ワード同期用レジスタバッファ回路を用いてＡ個のチ
   ャネル間のデータを１つのクロック信号にスキュー調整
   して同期化出力するワード同期処理を行うことを特徴と
   する光リンク用スキュー補正装置。
2. 【請求項２】 請求項１記載のスキュー補正装置におい
   て、前記送信側スキュー補正回路は並列データ信号とは
   別にデータ信号に同期した搬送クロック信号を並走し、
   前記受信側スキュー補正回路は、該搬送クロック信号を
   同期クロック信号源として前記ビット同期処理、前記キ
   ャラクタ同期処理及び前記ワード同期処理を行い、一つ
   の搬送クロック信号に同期した並列データ信号として復
   号した後、エラスティックバッファにて受信側信号処理
   回路のクロック信号に乗せ換えを行う機能を有し、 さらに、データ信号とクロック信号を１クロック周期の
   範囲内で位相補正することにより両者を同期する前記ビ
   ット同期処理において、ビット同期のためにクロック信
   号に対してデータ信号の遅延時間を補正するための可変
   遅延線の制御開始時から遅延時間安定までの最大時間を
   ｘとし、スキュー補正用データパターン中のビット同期
   時に使用するＹビットの専用ビットパターンの送信に要
   する時間をｙとするとき、１回の遅延時間補正と受信値
   判定の工程に対して、ｘ／ｙ＋２を上回る最小の整数個
   のＹビットの専用ビットパターンを用い、受信信号判定
   を最後の２回で行うことことを特徴とする光リンク用ス
   キュー補正装置。
3. 【請求項３】 請求項１又は２記載の光リンク用スキュ
   ー補正装置において、当該スキュー補正装置を搭載した
   ２つの伝送ノードが双方向通信を行うに先立ち、該伝送
   ノード間を接続する二つの並列信号伝送路各々における
   伝送路内のスキューを補正し、両伝送路のスキュー補正
   動作が共に終了したことを確認し、その後パケット信号
   伝送を開始するためのハンドシェーク機能を有し、 両伝送ノードがリセット信号にて初期状態（INIT状態）
   に回帰した場合、両伝送ノードは共クロック信号系の動
   作安定を確保するための一定時間を置いた後、別個の一
   状態（PING状態）に移行し、該状態においてデスキュー
   動作にて使用するパケットシークエンスの一つ（PINGデ
   ータ）を送信側より他の伝送ノードの受信端に向けて送
   信開始し、 PING状態にある各々の受信端では、PINGデータを元にス
   キュー補正シークエンスを起動し、スキュー補正動作が
   完了した場合は、別個の状態（PONG状態）に移行し、PI
   NGデータとは別個でなおかつデスキュー動作の成立可能
   なデータシークエンス（PONGシークエンス）を送信側よ
   り他の受信側に送信し、 PING状態にあり、スキュー補正シークエンスが終了する
   前に対向する通信ノードよりPONGシークエンスを受信し
   た場合には、該受信ノードはPINGシークエンスによるス
   キュー補正動作を中止してPONGシークエンスによるスキ
   ュー補正動作に移行し、 PONGシークエンスに移行した両ノードがお互いにPONGシ
   ークエンスもしくは8B10Bルールに適合した任意のデー
   タ信号を受信した場合、データ信号を8B10Bエンコード
   ／デコードしスキュー補正をしつつ任意データ列を伝送
   する状態（OPERATIONモード）に移行することを特徴と
   する光リンク用スキュー補正装置。
4. 【請求項４】 請求項１，２又は３記載の光リンク用ス
   キュー補正装置において、前記ビット同期処理において
   データ信号の遅延時間を変化させつつ一定回数の受信信
   号の正誤判定を実施する際、変化させる遅延時間の大き
   さを可変動作周波数に応じて変動させ、その変動させる
   際の遅延時間の最小値をｘ、最大値をｙ、前記可変遅延
   回路における遅延時間制御の最小値をｚ、スキュー補正
   回路の搬送クロックの動作周期をＡとした場合、ｙ−ｘ
   ＜Ａ＜ｙ−ｘ＋ｚを満たす最大の大きさになる様にｙ−
   ｘの値を設定することを特徴とする光リンク用スキュー
   補正装置。
5. 【請求項５】 請求項１〜４のいずれか１項記載の光リ
   ンク用スキュー補正装置において、前記送信側スキュー
   補正回路よりデータ信号に同期した搬送波クロック信号
   を送信せず、それに換えて通信する並列データ信号のう
   ちの一信号を前記受信側スキュー補正回路で分岐し、ク
   ロックデータリカバリー回路によりクロック信号を再生
   し、再生されたクロック信号を前記全ての並列データ信
   号の動作クロックとして分配使用することを特徴とする
   光リンク用スキュー補正装置。
6. 【請求項６】 請求項５記載の光リンク用スキュー補正
   装置において、前記クロックデータリカバリー回路を受
   信入力端の可変遅延回路とデマルチプレクサ回路に隣接
   配置し、前記送信側スキュー補正回路と前記受信側スキ
   ュー補正回路とを一つのＬＳＩに搭載する際、受信側の
   入力端の入力ピンと送信側の出力端の出力ピン、及び受
   信側の出力ピンと送信側の入力ピンを各々ピン配置上隣
   あって配置し、ＬＳＩチップ内のフロアプランにおいて
   受信側の入力端と送信側の出力端、及び受信側の出力端
   と送信側の入力端を各々ブロック配置上隣あって配置
   し、受信側の出力データ信号及び送信側の出力データ信
   号に同期したクロック信号を生成するためのフェーズロ
   ックドループ回路を受信側の出力端と送信側の出力端の
   双方に隣り合う形で配置したことを特徴とする光リンク
   用スキュー補正装置。