TWI824233B - 具有漏電流中的統計變化之動態隨機存取記憶體通路電晶體的設計 - Google Patents

具有漏電流中的統計變化之動態隨機存取記憶體通路電晶體的設計 Download PDF

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羅德里格斯 曼努爾 阿爾德貢德
程彬杰
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Abstract

動態隨機存取記憶體(DRAM)的通路電晶體的設計是經由以下所提供的，藉由模擬在一電晶體中的不同的摻雜物配置來產生第一複數個電晶體漏電流；對於所述不同的摻雜物配置的每一個摻雜物配置，藉由模擬在所述電晶體中的單一缺陷插入來產生第二複數個電晶體漏電流；將所述第一複數個電晶體漏電流及所述第二複數個電晶體漏電流擬合到第一漏電流分布及第二漏電流分布；組合所述第一漏電流分布及所述第二漏電流分布以產生第三漏電流分布；針對用於所述電晶體的一指明的缺陷密度，根據所述第一漏電流分布、所述第二漏電流分布、以及一指明的缺陷密度來產生第三複數個統計上產生的漏電流；以及根據所述第三複數個統計上產生的漏電流來模型化及評估包含所述電晶體的一DRAM單元。

Description

具有漏電流中的統計變化之動態隨機存取記憶體通路電晶體的設計
本揭露內容大致是有關於一種電子設計自動化(EDA)系統。尤其，本揭露內容是有關於具有利用電腦模擬的漏電流中的統計變化的動態隨機存取記憶體(DRAM)通路電晶體的設計。
一通路電晶體/一電容器儲存節點(1T1C)DRAM單元設計是一種針對內含於其中的通路電晶體以及電容性儲存節點，已經從平面的技術演進朝向複雜的非平面結構的設計。此演進已致能在所述DRAM單元的尺寸上的持續縮減、增加每晶片的記憶體密度、同時維持單一記憶單元所佔用的面積的良好縮放效率接近每單元6F2，其中F是在所述單元中的最小特徵尺寸(通常是閘極間距)。垂直的環繞式閘極解決方案已經被提出，其可以強化所述縮放效率至4F2。為了致能這些縮放趨勢，用於所述DRAM單元的儲存電容器以及通路電晶體兩者是被設計以提供非常低的漏電流，以具有比位元更新時間更長的一位元保持時間。所述更新頻率越高，功率消耗將會越高。
在一實施例中，本揭露內容提出一種系統，其包括：一處理器；以及一包含指令的記憶體，當所述指令由所述處理器執行時，其執行一操作，所述操作包含：藉由模擬在一電晶體中的不同的摻雜物配置來產生第一複數個電晶體漏電流；對於所述不同的摻雜物配置的每一個摻雜物配置，藉由模擬在所述電晶體中的單一缺陷(trap)插入來產生第二複數個電晶體漏電流；將所述第一複數個電晶體漏電流擬合至第一漏電流分布；將所述第二複數個電晶體漏電流擬合至第二漏電流分布；針對用於所述電晶體的一指明的缺陷密度，根據所述第一漏電流分布及所述第二漏電流分布來產生第三複數個漏電流；轉換所述第三複數個漏電流至用於包含所述電晶體的一DRAM單元的一模型參數；以及根據所述模型參數來評估包含所述電晶體的所述DRAM單元。
在一實施例中，本揭露內容提出一種方法，其包括：藉由模擬在一電晶體中的不同的摻雜物配置來產生第一複數個電晶體漏電流；對於所述不同的摻雜物配置的每一個摻雜物配置，藉由模擬在所述電晶體中的單一缺陷插入來產生第二複數個電晶體漏電流；將所述第一複數個電晶體漏電流擬合至第一漏電流分布；將所述第二複數個電晶體漏電流擬合至第二漏電流分布；組合所述第一漏電流分布以及所述第二漏電流分布以產生第三漏電流分布；針對用於所述電晶體的一指明的缺陷密度，根據所述第一漏電流分布及所述第二漏電流分布以及所述指明的缺陷密度來產生第三複數個統計上產生的漏電流；將所述第三複數個統計上產生的漏電流對映至用於包含所述電晶體的一DRAM單元的電路模擬的模型參數的值；以及根據所述模型參數來評估包含所述電晶體的所述DRAM單元。
在一實施例中，本揭露內容提出一種包含指令的非暫態的電腦可讀取的儲存媒體，當所述指令由一處理器執行時，其執行一操作，所述操作包括：評估具有一第一缺陷密度的一DRAM單元的一統計緊湊(compact)模型，以判斷 對於內含在所述DRAM單元中的一通路電晶體所仿真(emulate)的一響應更新時間是否滿足一臨界值；響應於判斷所述響應更新時間並不滿足所述臨界值：選擇用於所述DRAM單元的一不同的第二缺陷密度；重新評估一具有所述第二缺陷密度的DRAM單元的所述統計緊湊模型，以判斷對於內含在所述DRAM單元中的所述通路電晶體所仿真的所述響應更新時間是否滿足所述臨界值；響應於所述響應更新時間滿足所述臨界值，指出所述DRAM單元是可接受的；其中：所述統計緊湊模型是經由所述DRAM單元的第一複數個統計模擬和所述DRAM單元的第二複數個統計模擬而被產生，所述第一複數個統計模擬產生代表一基線漏電流的第一漏電流分布，所述第二複數個統計模擬產生代表一額外的漏電流分布的第二漏電流分布，其中所述第一漏電流分布及所述第二漏電流分布被組合以產生代表在所述DRAM單元中的一引發的汲極漏電流的第三漏電流分布；並且所述第三漏電流分布是根據一指明的缺陷密度而被外推，以針對在所述指明的缺陷密度下的所述DRAM單元來描述一統計漏電流。
100:電晶體結構
110a:第一通路電晶體
110b:第二通路電晶體
120a:第一儲存節點接點
120b:第二儲存節點接點
130:位元線接點
140:位元線柱
150a:第一儲存柱
150b:第二儲存柱
160a、160b:閘極接點
165:閘極氧化物
170:摻雜物
180:方框區域
190、190a-c:缺陷
200:積體電路模型
205:位元線電壓供應
210:位元線電阻
215:位元線電容
220:位元線接點電阻
225:中間節點
230:第一節點
235:通路電晶體
240:閘極電壓供應
245:源極/汲極接觸電阻
250:第二節點
255:儲存電容器
260:電容源
270:接地
300:方法
310-370:步驟
410:第一資料點
415:第一曲線/分布
420:第二資料點
425:第二曲線/分布
430:基體區域
440:尾端區域
450:臨界值
510:閘極電壓
520:位元線電壓
530:輸入電壓
540:儲存的電壓
610a-c:曲線
700:方法
710-750:步驟
810a-e:漏電流分布曲線
900:製程
910-940:步驟
1000:電腦系統
1002:處理裝置
1004:主要記憶體
1006:靜態記憶體
1008:網路介面裝置
1010:視訊顯示器單元
1012:字母與數字的輸入裝置
1014:游標控制裝置
1016:信號產生裝置
1018:資料儲存裝置
1020:網路
1022:圖形處理單元
1024:機器可讀取的儲存媒體
1026:指令
1028:視訊處理單元
1030:匯流排
1032:音訊處理單元
本揭露內容從以下給出的詳細說明以及從本揭露內容的實施例的所附的圖式將會更完整地理解。所述圖式是用來提供本揭露內容的實施例的知識及理解，因而並不限制本揭露內容的範疇至這些特定實施例。再者，所述圖式並不一定按照比例繪製。
[圖1]是描繪根據本揭露內容的各種實施例的藉由製程仿真及製程模擬所獲得以用於TCAD模擬的一DRAM單元的概要的結構。
[圖2]是描繪根據本揭露內容的各種實施例的DRAM單元的一電路模型的電路圖。
[圖3]是根據本揭露內容的各種實施例的一種用於最佳化通路電 晶體設計之方法的流程圖。
[圖4]是描繪根據本揭露內容的各種實施例的對於所述DRAM單元中的由於隨機離散的摻雜物、以及亦由於隨機離散的摻雜物的存在下的單一隨機缺陷所造成的漏電流的TCAD結果的圖。
[圖5]A及5B是描繪根據本揭露內容的各種實施例的在各種的操作階段期間施加至所述DRAM單元電路的波形刺激(電壓)的波形圖。
[圖6]是根據本揭露內容的各種實施例的統計的電路模擬結果的圖，其展示在三個不同的缺陷密度情節中，對於一給定的更新時間的儲存節點電壓分布。
[圖7]是根據本揭露內容的各種實施例的一種用於執行一模擬格式轉換之方法的流程圖。
[圖8]是描繪根據本揭露內容的實施例的對於數個缺陷密度分布，從緊湊模型統計產生所獲得的漏電流以及從TCAD模擬所獲得的漏電流的比較的圖。
[圖9]是描繪根據本揭露內容的某些實施例的在一積體電路的設計及製造期間所用的各種製程的流程圖。
[圖10]描繪本揭露內容的實施例可以運作在其中的一範例電腦系統的圖。
本揭露內容的實施例提出一種新穎的模擬流程，其從計算機輔助設計技術(TCAD)資料進展到利用例如SPICE(積體電路用模擬程式)的電路仿真器的電路模擬，以預測限制DRAM的更新時間的通路電晶體漏電流的統計離散程度。
由於每單元的高的寬高比以及小的面積，增加所述儲存電容器的電容是存在有物理限制。因此，所期望的是聚焦在所述通路電晶體的設計以增加保持力(其通常依賴一非零基板偏壓的施加)，並且聚焦在摻雜輪廓與閘極至汲極的重疊的最佳化。以此種方式設計所述通路電晶體是一種多維且困難的工作，其可能需要在矽晶圓上數次非常昂貴的嘗試。再者，因為這些漏電流是阿托安培(attoampere)大小的數量級，因此在實驗上量測來自單一單元的漏電流是實際不可行的。因此，漏電流量測只能夠在大陣列的單元上執行，因此並不容許有物理的理解判斷所述單一有缺陷的單元的所述隨機的保持力的機制。
由於在一裝置的半導體區域中的缺陷所造成的漏電流的模擬可以藉由三維的計算機輔助設計技術(TCAD)漂移-擴散模擬來加以實行，其包含載子的產生/再結合。所述載子的再結合/產生通常是藉由按照公式[1]的Shockley-Read-Hall方程式來描述，其中生命期是根據按照公式[2]及公式[3]的輔助的Hurkx方程式來修改，以描述缺陷輔助的穿隧的影響。
Figure 110104946-A0305-02-0007-1
σ=σ0(1+γTAT) [2]
Figure 110104946-A0305-02-0007-2
儘管此種TCAD模擬判斷電晶體漏電流，但所述額外的再結合方程式(亦即，公式[1-3])的求解是由於所述疊代的求解器方案的非收斂而顯著地增加TCAD模擬時間並且減低所述TCAD模擬產出。
由此種方法所提供的技術益處以及改善/擴充的功能是包含：致能物理的理解所述個別的有缺陷的單元的漏電流機制；容許在基於晶圓的最佳化成本的一可忽略的部分下的單元最佳化；改善在任何先前存在的特點是TCAD模擬器、電路模型萃取器及電路模擬器的平台中的實施的使用便利性。由於所述 流程是根據實際TCAD模擬工具輸出來實施的，因此所述流程亦可擴展至相關更新時間的其它可模擬的變化機制，其包含但不限於：寫入電流變化、電容變化、電容器漏電流變化、感測放大器變化、以及供應電壓變動。
所述分析系統是在TCAD模擬上使用一種後製程的方法，以致能在DRAM通路電晶體中的單一隨機設置的缺陷的存在下的漏電流快速但正確的模擬。所述分析系統藉由多函數的機率密度來擬合從TCAD模擬(從後製程)獲得的單一缺陷引發的漏電流資料，以適當地捕捉相關隨機離散的摻雜物的統計變異、以及相關隨機設置的離散的缺陷的統計分布的尾端。所述分析系統是根據目標TCAD資料並且根據對於任意的缺陷密度值的統計緊湊模型的快速但正確的產生來萃取出緊湊模型參數。所述分析系統是利用所述統計緊湊模型來執行統計電路模擬(例如，利用SPICE模擬器)。在此論述的實施例是致能在單一DRAM單元中的漏電流機制的理解、以及在DRAM單元中的漏電流的統計分布的預測。當在實驗設計(DOE)的架構中、或是在設計最佳化迴圈內被採用時，此揭露內容是致能通路電晶體設計的改良，以在相較於根據矽晶圓製造的最佳化的可忽略的成本及持續期間下最小化漏電流以及最大化更新時間。
一般而言，本揭露內容是包含一種實施一基於模擬的流程以預測限制先進的DRAM的更新時間的通路電晶體漏電流的統計變異之方法，並且致能所述通路電晶體設計在統計變異的存在下的最佳化。如同在此項技術中所用的，並且如同具有在此項技術中的普通技能者所理解的，“最佳化”、“最佳化的”以及其之變化型是指選擇某種所識別的特徵或限制的某種改善(若一改善是可供利用的話)的問題的一數學的公式化，而且並不意指所述特徵或限制的一絕對或全域的最佳改善(因為所述術語可能是較口語化被使用)。於是，在某些情況中，最佳化可能是決定一最小值，其中所述最小值可以是一局部的最小值，而不是全域的最小值。例如，為了縮減的覆蓋區而被最佳化的第一設計可能消耗比為了低 功率消耗而被最佳化的第二設計更大的功率。在另一例子中，為了縮短的線長度而被最佳化的第一設計可能在全體的電路上具有比第二設計小的總線長度(例如，所述第一設計針對線長度展現一全域的最小值)，但是在第一元件及第二元件之間亦可能具有比在所述第二設計中長的個別的線長度(例如，所述第二設計展現一局部的最小值)。於是，一“最佳化的”設計加以產生或更新，以針對一或多個主動指明的限制及/或目標來改善整體度量，並且可能代表數個在各種優先的最佳化中的分層的設計考慮。
圖1是描繪根據本揭露內容的各種實施例的一DRAM單元的概要的結構100，其是藉由製程仿真及製程模擬所獲得以用於TCAD模擬。圖1是展示一典型的6F2 DRAM單元電晶體結構100，其代表奈米尺度的世代，其可以藉由製程仿真或製程模擬來加以獲得。圖1的TCAD設計可被利用作為用於一統計漂移-擴散模擬器的輸入，其中連續的摻雜是被隨機地離散化成為個別的摻雜物原子(被展示為圓形的夾雜物以作為摻雜物170)，並且數百個統計實例的標稱裝置被模擬以獲得所述電晶體效能的統計離散程度。
如圖所示，所述TCAD結構100是一種共用的設計，其在兩個連接至個別的儲存電容器(未繪出)的儲存節點接點120a、120b之間連接一共用的位元線接點130。兩個通路電晶體110a、110b是經由一共用的位元線柱140來連接至一位元線接點130，其中所述第一通路電晶體110a是經由第一儲存柱150a來連接至所述第一儲存節點接點120a，並且所述第二通路電晶體110b是經由第二儲存柱150b來連接至所述第二儲存節點接點120b。此外，閘極接點160a、160b是被展示在所述個別的通路電晶體110a、110b的閘極區域，其中閘極氧化物165是在所述閘極接點160a、160b以及所述通路電晶體110a、110b之間。儘管被描繪為一共用的設計，但本揭露內容可被應用在具有各種配置及幾何的所述個別的構件的單一電容器/電晶體設計中(例如，具有一儲存電容器、儲存柱、以及閘極接點)。
在這些柱140、150a、150b的每一個中，數個摻雜物170被描繪，並且一較低濃度的摻雜物170被描繪在所述通路電晶體110a、110b的主體中。當模擬所述結構100時，所述分析系統是在一所關注的區域中的隨機位置處產生缺陷190a-c(大致或整體來說為缺陷190)，例如是在所述第一儲存柱150a中的方框區域180中。一缺陷190是代表在相關的基底材料中的一非所要的缺陷或瑕疵，其容許電流從一儲存電容器洩漏。其它所關注的區域(例如，在所述第二儲存柱150b中、在所述位元線柱140中、或是在所述通路電晶體110a、110b的主體中)也可能產生缺陷。用於所述缺陷190的定義指明在一體積的矽之內的缺陷密度(在本例子中是缺陷/cm3或缺陷．cm-3)，並且對於一給定的體積而言，一平均的缺陷數量可以根據有關缺陷的一已知或所選的密度值而被決定。在一實施例中，缺陷190的數量的分布是符合一帕松(Poisson)分布，因而缺陷190的平均數量是代表所述帕松分布的平均值。
被設置在所關注的區域中的缺陷190的數量影響所述通路電晶體110a(或110b)的更新時間，因而這些缺陷190的影響的設置及計算一般是需要相當大的計算資源來計算、或是需要使用在用於所述設計的矽原型上的物理實驗以根據實驗來判斷。本揭露內容是對於此模擬的計算效率及速度提供改善，並且提供功能以避免所述在物理原型上實驗的需要，因此容許使用者能夠快速且正確地探索在所述TCAD結構100的設計上的選項，其是藉由計算一漏電流分布，所述漏電流分布可以從單一缺陷而被外推至一所關注的區域中的各種使用者可定義的缺陷密度。
圖2是描繪根據本揭露內容的實施例的DRAM單元的一積體電路模型200(例如，一SPICE模型)的電路圖。在所述積體電路模型200中，在所述儲存柱150a以及所述位元線柱140之間的構件及連線是包含一位元線電壓供應205，其代表所施加的位元線電壓(VBL)、一位元線電阻210，其代表在所述位元 線中的電阻(RBL)、一位元線電容215，其代表在所述位元線(CBL)之間的電容、以及一位元線接點電阻220，其代表在所述位元線柱140中的接點130至用於所述儲存電容器的接點的電阻(RBL_Contact)。所述位元線電容215被模型化為連接在一中間節點225(位在所述位元線電阻210以及所述位元線接點電阻220之間)以及接地270之間。所述位元線電壓供應205被模型化為連接在接地270以及所述位元線電阻210之間。
第一節點230在是所述模型200中用來代表量測/模擬所述通路電晶體235(例如，在圖1中的通路電晶體110a、110b中之一)的一輸入電壓(VN1)，其被模型化為具有一可控制的閘極電壓供應240是被配置以施加一閘極電壓(VGate)至所述通路電晶體235的閘極。一代表在所述源極/汲極或是儲存柱150a中的電阻的源極/汲極接觸電阻245(Rsc_Contact)是被模型化在所述通路電晶體235的源極以及第二節點250之間。所述第二節點250在是所述模型200中用來代表經由電容源260(VCAP)來施加一漏電流至用於所述DRAM單元的儲存電容器255。當利用一統計緊湊模型時，所述漏電流的值(作為一接面漏電流參數)是從根據相關圖3所述的方法300在統計上判斷的可能的漏電流的集合中的任一者被隨機地選出。每一個被分析的模型200都具有根據所述統計集合被指定的唯一參數，其表示每一個電晶體是在不同的漏電流特徵下被分析的。如同相關圖7及8更加詳細描述的，所述漏電流特徵是和一不同的缺陷密度相關的，因而用於一漏電流的數個值可以在模擬期間被分析，並且一給定的值被選擇的機率是符合根據相關圖3所述的方法300所判斷的機率分布。
圖3是根據本揭露內容的各種實施例的一種用於最佳化通路電晶體設計之方法300的流程圖。方法300可以經由一實驗設計(DoE)方法、經由一疊代的迴圈方法來加以執行。當方法300利用一DoE方法時，方法300是開始在310，其中所述分析系統在執行320-370的N個疊代之前執行複數N個製程拆分(每一個 製程拆分有一疊代)並且選擇最佳的拆分的結果，其直接或是透過基於反應曲面的內插法以作為方法300的最終輸出。當方法300利用一疊代的迴圈方法時，每一個疊代開始在320，並且一給定的疊代的結果是被用來開始一新的疊代，從320重新開始直到一最佳化標準或執行階段臨界值到達為止，以提供方法300的最終輸出。
在320，所述系統執行在一標稱裝置中的漏電流的基於TCAD的後製程模擬/仿真。在基於TCAD的後製程模擬期間，所述系統產生所述DRAM單元(例如是在圖1中所示)的一TCAD設計，以被分析來判斷(在330及340中)用於該設計的漏電流分布。
在330，所述系統模擬X個TCAD設計(例如，例如是在圖1中展示者)，並且在這些統計設計上執行X個統計模擬，其中所述X個模擬的每一個特點是在所述通路電晶體的源極/汲極區域中的一對應組的離散的隨機摻雜物。在各種的實施例中，X的值是使用者可配置的參數，其一般可以是在數百個模擬的數量級(例如，X=95、100、200、107、等等)，但是各種的模擬可以使用各種不同數量的模擬。在一實施例中，所述分析系統是利用所述主要的漂移-擴散方程式來執行這些模擬，但並未利用上述的再結合公式[1-3]。這X個模擬的每一個是提供一對應的通路電晶體漏電流。注意到的是，在所述DRAM通路電晶體中的漏電流是足夠小的，使得在最初X個模擬期間省略所述再結合公式[1-3]並不顯著地干擾到所述主要的漂移-擴散方程式的求解。
在340，所述系統模擬所述TCAD設計，以在330中所確認的所述X個最初的統計模擬上執行Y個後製程的模擬。在各種的實施例中，Y的值是使用者可配置的參數，其一般可以是在數千個模擬的數量級(例如，Y=950、1000、2000、1007、等等)，但是各種的模擬可以使用各種不同數量的模擬。例如，當所述系統在330中執行一百個模擬(例如，X=100)，並且使用者選擇於其上執行一 千個後製程的模擬(例如，Y=1000)時，所述系統是在340中執行十萬個後製程的模擬(例如，X*Y=100000)。這Y個後製程的模擬的每一個是將單一離散的缺陷帶入接近所述通路電晶體的汲極的一隨機位置(其中所述通路電晶體的汲極是耦接至所述電容性儲存節點)。所述分析系統是利用再結合公式[1-3]，以對於這些後製程的模擬的每一個判斷對應的通路電晶體漏電流。
340是利用在所述組的X中的每一個統計模擬的輸出，以根據公式[1-3]來計算所述漏電流Y次(藉由一非耦合的後製程)。因為隨機缺陷以及隨機摻雜物在此被視為統計上獨立的實體，因此所述系統能夠對於每一個統計隨機摻雜配置模擬Y個隨機缺陷配置，其中所述變化是僅由用於所述X個摻雜物位準的每一個的缺陷位置所提供的。在各種的實施例中，為了聚焦注意在漏電流分布的統計尾端(例如，所述漏電流分布的距離平均超過5σ的部分)，如同在圖1中概要展示的，所述隨機缺陷是被產生在所述儲存節點接點周圍的一有限的所關注的區域中，其中所述方塊是指出一隨機離散的缺陷190可被置放所在的區域180。此過程的結果是被呈現在圖4中，其展示在隨機離散的摻雜物的存在下(其中X=100個配置)，用於單一隨機缺陷(其中Y=50,000個配置)的5,000,000個統計配置的漏電流的互補累積分布。
330及340具有兩重的益處，其在於相較先前的方法既不劣化收斂及模擬產出，而且所述330及340可以在一類似先前的方法的時間量被執行，因為所述Y個再結合項的後製程的評估時間相對所述DRAM裝置的主要的X個模擬是可忽略的。所述相對短的評估時間是容許藉由一漂移-擴散模擬器的數百個特點為離散的隨機摻雜物的統計TCAD模擬的執行(按照330)，並且進一步容許增加多幾個數量級的特點為離散的缺陷的後製程的模擬(按照340)。以此種方式，方法300可被利用以輕易地獲得用於所述漏電流的大的資料統計總體，此致能所述統計分布尾端的研究，其最終對於在統計變異的存在下的DRAM裝置的最佳設 計而言是重要的。
在360，所述系統產生用於電路模擬的統計緊湊模型。相對於在一模擬工具中針對一電路元件的一標準的緊湊模型是對於所述被模型化的元件提供一平均、標稱、或是理想化的響應特徵集合，一統計緊湊模型是容許在所述響應特徵集合中的變異。在代表所述電晶體的統計緊湊模型中的此變異是具有響應特徵(包含漏電流)，其是與所述平均/標稱/理想化的響應特徵集合變異，並且匹配在330及340中所發展出的被模擬的特性輪廓。
根據本揭露內容的各種實施例，方法300是論述只針對單一隨機缺陷的情形的TCAD模擬。TCAD模擬是致能結果的物理的深入理解及正確性，但是TCAD模擬是比積體電路模擬慢幾個數量級。因此，目標是經由TCAD模擬來獲得基本的統計成分，並且接著是經由緊湊模型化以及積體電路模擬來執行所述程序的其餘部分。在如此做之中，所述系統首先獲得由於任意數量的缺陷所造成的漏電流的統計分布。所述統計分布可以經由TCAD模擬來獲得，但是根據本揭露內容，所述統計分布是用一種經由統計方法快速且正確的方式來完成，其是藉由獲得所述單一缺陷的漏電流分布的一精確的分析描述。
為了獲得用於所述統計分布的最佳的擬合結果，在強調所述稀有漏電流事件尾端下，所述系統是利用一自動的演算法來擬合在330中計算出的通路電晶體漏電流至第一曲線/分布415，其選擇最佳的分布函數以及最佳的參數以提供最佳的擬合。根據各種實施例，一自動的過程被用來選擇該分布函數的最佳的分布函數以及最佳的參數以擬合所述資料。可能的分布函數的例子可以是(但並不限於)：貝他(Beta)、柯西(Cauchy)、指數、伽瑪(Gamma)、高斯、廣義帕累托(Generalized Pareto)、強森(Johnsons)、帕累托、帕松、萊斯(Rice)、威布爾(Weibull)、等等。
根據本揭露內容的各種實施例，所述曲線擬合可以參考圖4而更 佳的理解，其描繪針對在所述先進的DRAM單元中由於隨機離散的摻雜物、以及亦由於在隨機離散的摻雜物的存在下的單一隨機缺陷所造成的漏電流的TCAD結果的圖。在圖4中，在330中計算出的通路電晶體漏電流的第一資料點410(被描繪為菱形資料點)被分析以擬合第一曲線415。圖4是展示第一曲線415以擬合經由具有參數a=0.608、b=-17.642、以及c=0.162的一萊斯分布所獲得的第一資料點410。如同將會體認到的，其它實施例可以根據所述第一資料點410的本質以及值而使用不同的參數以及不同的分布函數。所述組的第一資料點420在1-CDF的值上單調地減小(被展示在Y軸上)，但是由於統計雜訊而可能在所量測的電流上變化(在X軸上)。
此外，所述系統是利用多個分布函數的一組合來擬合在340中計算出的通路電晶體漏電流至第二曲線/分布425。在各種的實施例中，因為寬的資料變異以及各式各樣的統計特性，多個分布被使用於更佳的擬合。根據各種實施例，所述系統首先在資料點的互補累積分布中識別出一臨界值450，其界定在所述分布的“基體”以及所述分布的“尾端”之間的邊界。
再次參考圖4，來自340的通路電晶體漏電流的第二資料點420(被描繪為圓形資料點)被分析以擬合第二曲線425。一臨界值450(其可以是使用者可選的、或是預先定義的)界定在所述第二曲線425上的第二資料點420的分布的一基體區域430以及一尾端區域440之間的一截止。所述基體區域430描述被分組在高於一臨界百分比的一集體數量的第二資料點420，所述資料的“基體”是存在於超過所述臨界百分比者(例如，99%的資料點)，而所述尾端區域440描述所述資料點的剩餘部分。類似於所述組的第一資料點410，所述組的第二資料點420在1-CDF的值上單調地減小(被展示在Y軸上)，但是由於統計雜訊而可能在所量測的電流上變化(在X軸上)。
在各種的實施例中，所述分析系統可以設定各種的臨界值以用於 區別所述互補累積機率的基體區域430與所述尾端區域440。根據所述臨界值450，位在一基體區域430之內的第二資料點420是內含在所述分布的“基體”中，而位在一尾端區域440之內的資料點420是內含在所述分布的“尾端”中。所述系統可以利用兩個不同的分布架構或統計模型來將所述第二資料點420擬合至所述基體區域430以及所述尾端區域440的每一個中的第二曲線425。
例如，在所述分布的“基體”中的第二資料點420是利用和以上相關所述第一資料點410所述的相同程序而被擬合至所述第二曲線425，而在所述分布的‘尾端’中的第二資料點420是利用和以上相關所述第一資料點410所述的相同程序而被擬合至一分布曲線，但是具有利用所述互補累積分布作為所述擬合的目標的修改。注意到的是，因為高漏電流的例子對於更精確地代表漏電流是重要的，因此在精確地擬合所述漏電流分布的右尾端中做出額外的努力(亦即，所述第二曲線425在所述尾端區域440中的部分)。為了達成此，所述系統是利用所述互補累積分布以用於所述擬合，因為所述分布的此表示是強調所述右尾端。
在所述舉例說明的例子中，所述找出最佳擬合的自動的過程是針對於所述第二資料點420的基體區域430，利用具有參數a=-7.1、b=1.59、c=-241.1、d=226.3的一強森分布而被達成，並且所述最佳的擬合是針對於所述第二資料點420的尾端區域440，利用具有參數a=0.91、b=-15.07、c=0.21的一威布爾分布而被達成。如同將會體認到的，其它實施例可以根據所述第二資料點420的本質以及值而使用不同的參數以及不同的分布函數。
在各種的實施例中，所述第一曲線415代表針對於受測設計的一基線漏電流分布，而所述第二曲線425代表針對由於多一個缺陷190存在於所述設計中所造成的額外漏電流的額外的漏電流分布。所述系統根據所述基線漏電流分布以及所述額外的漏電流分布來計算第三分布(例如，一第三分布)，以代表所述單一缺陷引發的汲極漏電流以用於一統計緊湊模型，以針對於所述通路電 晶體中的各種缺陷密度外推所述漏電流。
在360，所述系統產生一統計緊湊模型，以代表所述基線以及額外的漏電流分布的一組合。在各種的實施例中，所述系統將所述第一曲線415加到所述第二曲線425，以產生針對於單一缺陷引發的漏電流的一分布。所述系統識別或產生在所述單一缺陷引發的漏電流分布以及標稱代表一平均漏電流的一靜態緊湊模型的參數中之一參數之間的一關係，其是相關圖7的方法700以及圖8的圖而更加詳細地加以描述。本揭露內容是提出產生漏電流值，而不是模型參數。
在370，所述系統利用在360中產生的統計緊湊模型，例如是經由積體電路模擬來模擬一統計電路。工程師接著可以快速地評估所述DRAM單元電路的效能，並且施加修改至所述物理設計以探索用於所述DRAM單元電路的不同物理設計以用於一更大的設計佈局，而不須開發及測試矽原型。
圖5A是描繪根據本揭露內容的各種實施例的在一寫入操作期間施加至所述DRAM單元電路的波形刺激(電壓)的波形圖。在一段時間期間，一閘極電壓510(VGate)是被施加至所述通路電晶體235的閘極，並且一位元線電壓520(VBL)是被施加至所述位元線輸入以在所述DRAM單元中產生一輸入電壓530(VN1)以及一儲存的電壓540(VN2)。
圖5B是描繪根據本揭露內容的各種實施例的在保持期間，所述DRAM單元電路當留在一保持狀況時的電壓的波形圖。如同將會體認到的，在保持期間，所述閘極電壓510(VGate)被移除、或者是被設定成低於所述閘控臨界值，以將所述通路電晶體235轉換成關斷狀態。因為所述通路電晶體235在保持期間是關斷的，因此所述位元線電壓520(VBL)以及輸入電壓530(VN1)的精確值被固定至預充電的電壓，而不影響所述儲存的電壓540(VN2)，其亦被稱為針對於所述儲存電容器的電容器電壓。然而，由於電晶體漏電流，所述儲存的電壓540(VN2)在 保持期間是隨著時間過去而減小。積體電路模擬是針對於藉由320所判斷的漏電流的全部來執行，藉此判斷在所指明的缺陷密度下，所述儲存的電壓540(VN2)是如何由於所述漏電流而隨著時間過去減小。
圖6是根據本揭露內容的各種實施例的統計電路模擬結果的圖，其顯示針對於一給定的更新時間，在三個不同的缺陷密度情節中的儲存節點電壓分布。更明確地說，圖6是描繪曲線610a-c，其代表針對於不同的缺陷密度(例如分別是1x1016缺陷/cm3、1x1017缺陷/cm3、以及1x1018缺陷/cm3)，所述電容器節點電壓VCAP在20ms(毫秒)的保持時間之後的模擬的電壓降。
所述曲線610a-c展示更新時間對於漏電流的對數-常態的相依性，並且圖6的結果是被用來判斷所述TCAD電晶體設計是否足夠(例如，滿足一更新時間臨界值或是其它臨界值)、或是應該修改。操作者(例如，使用者或是系統)可以針對於何時修改一電晶體設計(或是標記所述設計為足夠的)、何時所述更新時間(亦即，一被儲存在記憶體中的位元在無回讀到記憶體下可以維持可讀取的時間)並不滿足一指定的臨界值，設定一更新時間臨界值的各種值。例如，操作者可以採取各種的動作來修改基本設計以改善所述更新時間，其包含改變：所用的摻雜物的濃度或類型、電晶體的大小、用於建構電晶體的閘極材料、電晶體的幾何、電晶體的偏壓、包含電晶體的電路元件的佈局、與類似者。
圖7是根據本揭露內容的各種實施例的一種用於例如是相關圖3所論述的在方法300的360中執行一TCAD至電路轉換之方法700的流程圖。在各種的實施例中，所述分析系統是響應於接收所述單一缺陷引發的漏電流分布(例如，如同從方法300的340輸出並且在圖4中被展示為曲線425)來執行方法700，以產生用於SPICE模擬的統計漏電流的緊湊SPICE模型，以計算統計漏電流(例如，作為用於方法300的370的輸入)。
在710，所述分析系統接收所述分析的分布擬合以及缺陷密度。 所述分析的分布擬合是按照方法300所產生的單一缺陷漏電流分布，其納入所述基線(415)以及引發的漏電流分布(425)兩者。在各種的實施例中，所述缺陷密度可以是為了分析所選的任意值、或是使用者定義的值。所述缺陷密度運作為一乘數，其被用來在先前執行的單一缺陷模擬中增加缺陷的平均數量，並且將所述單一缺陷引發的漏電流分布匹配至所指明的缺陷密度。
在720，所述分析系統根據所述單一缺陷引發的漏電流分布來產生所指明的缺陷密度的一統計漏電流。為了分析對於一給定的缺陷密度的通路電晶體，一統計模擬被執行。然而，可以有兩個層級的隨機化：缺陷190的一實際的數量(藉由缺陷密度*矽的體積=缺陷的平均數量而被計算出的，其仍然被所述處理系統處理為一分布，而非一離散的值)、以及來自單一缺陷的一漏電流(如同藉由所述單一缺陷引發的漏電流分布所述)。於是，所述單一缺陷引發的漏電流分布可被利用以針對於一指明的缺陷密度產生複數個不同的電流(例如，如同在圖8中所示)。對於每一個缺陷密度，並且對於每一個電路實例，所述分析系統產生缺陷的一實際的數量，並且針對於被描述於其中的每一個缺陷根據所述單一缺陷電流分布(所述第二曲線425)來產生一隨機漏電流。加總所述總缺陷電流與所述基線漏電流分布(所述第一曲線415)則給出所述單元的該實例的隨機漏電流。
圖8是描繪根據本揭露內容的各種實施例的針對於數個缺陷密度分布，從緊湊模型統計產生(亦即，圖7的720的輸出)獲得的漏電流分布曲線810a-e、以及從TCAD模擬獲得的漏電流的比較的圖。更明確地說，圖8是展示利用任意或是使用者界定的缺陷密度(例如，分別是1x1016缺陷/cm3、5x1016缺陷/cm3、1x1017缺陷/cm3、5x1017缺陷/cm3、以及1x1018缺陷/cm3)，從緊湊模型統計產生獲得的漏電流分布曲線810a-e。因此，圖8是展示所述緊湊模型模擬精確地再現從TCAD模擬產生的漏電流分布。
在各種的實施例中，所述系統在所述漏電流分布曲線(例如，810a-e)上，經由操縱兩個統計上所選的變數來影響被擬合至所述分布的統計上分布的電流，來獲得第三複數個漏電流。用於被用來影響在所述統計緊湊模型中觀察到的漏電流的第一變數的一值是根據所述基線漏電流分布(例如，曲線415)隨機被選出。用於被用來影響在所述統計緊湊模型中觀察到的漏電流的第二變數的一值是根據所述額外的漏電流分布(例如，曲線425)隨機被選出。在各種的實施例中，上一個操作被重複N次，其中N是在所述電晶體中的缺陷(190)的數量(例如，根據所述電晶體的一指明的缺陷密度以及一體積)。所述N個漏電流隨機值是被加總，以獲得一總漏電流。
回到圖7，在730，所述分析系統轉換所述統計漏電流分布(按照720產生的)成為一積體電路模型參數。例如，所述統計漏電流曲線是從一TCAD應用程式中所產生的第一描述語言被轉換成為用在一積體電路模擬器(例如，SPICE)的第二描述語言。所述漏電流分布的統計範圍是容許所述積體電路模型能夠作用為一統計緊湊模型，而不是每個參數只有一值的靜態緊湊模型。
在740，所述分析系統根據所述統計漏電流分布，利用一統計緊湊模型來執行一積體電路模擬，所述統計緊湊模型是利用所述積體電路模型參數。注意到的是，一旦一基線靜態緊湊模型(亦即，不包含基於缺陷的漏電流效應的所述DRAM單元的基礎特徵)被萃取出，可以針對於一任意數量的缺陷獲得一非常大數量的統計緊湊模型。於是，所述漏電流是根據所述缺陷漏電流分布擬合而被隨機化。每一個隨機漏電流樣本是被視為一更新的緊湊模型(其實際是一基線靜態緊湊模型以及一隨機化的漏電流值)。在所述統計緊湊模型中的參數是容許所述統計緊湊模型產生不同的漏電流，其具有對應於藉由所述統計漏電流分布敘述的漏電流範圍的相關的發生機率。
在750，所述分析系統是在所述SPICE電路模擬中產生一統計漏 電流。此統計漏電流被提供至使用者以用於評估所述DRAM單元的一目前的設計。在某些實施例中，所述統計漏電流是被用來評估所述更新時間，因而當所述更新時間低於一臨界值時(例如，當所述統計漏電流高於一臨界值時)，使用者被提示來選擇一新的參數或是參數組以用於所述DRAM單元的設計。利用所述統計緊湊模型，使用者可以選擇新的參數以用於重新評估，並且利用所述新的參數來快速地重新評估所述DRAM單元。
圖9是描繪一組範例的製程900，其是在一例如是積體電路的產品的設計、驗證及製造期間被使用，以轉換及驗證代表所述積體電路的設計資料及指令。這些製程的每一個都可被建構及致能為多個模組或操作。所述術語‘EDA’是表示所述術語‘電子設計自動化’。這些製程是開始於一產品想法910的產生，其具有由設計者供應的資訊，資訊是被轉換以產生利用一組EDA製程912的一產品。當所述設計被敲定時，所述設計被下線(taped-out)934，其是當用於所述積體電路的原圖(例如，幾何圖案)被傳送到一製造設施來製造光罩組時，其接著被用來製造所述積體電路。在下線之後，一半導體晶粒被製造936，並且封裝及組裝製程938被執行以產生成品的積體電路940。
用於一電路或電子結構的規格範圍可以從低階的電晶體材料佈局到高階的描述語言。一高階的表示可被用來設計電路及系統，其利用一硬體描述語言(‘HDL’)，例如是VHDL、Verilog、SystemVerilog、SystemC、MyHDL或是OpenVera。所述HDL描述可被轉換成一邏輯層的暫存器傳輸級(‘RTL’)描述、一閘層的描述、一佈局層的描述、或是一光罩層的描述。每一個是更詳細的描述的較低的表示層將更有用的細節加入所述設計描述中，例如是針對於包含所述描述的模組的更多細節。更有代表性描述的較高層的細節可以藉由一電腦產生、從一設計函式庫導出、或是藉由另一設計自動化製程所產生。在一較低階的表示語言的一用於指明更詳細的描述的規格語言的一個例子是SPICE，其被使用於具有許 多類比構件的電路的詳細的描述。在每一階的表示的描述是被致能供該層對應的工具(例如，一正式的驗證工具)使用。一設計製程可以使用在圖9中描繪的一序列。所述製程是藉由EDA產品(或工具)而被致能。
在系統設計914期間，待製造的一積體電路的功能被指明。所述設計可以針對於所要的特徵，例如是功率消耗、效能、面積(實體及/或程式碼行)、以及成本的降低、等等而被最佳化。所述設計分割成為不同類型的模組或構件可以發生在此階段。
在邏輯設計及功能驗證916期間，在所述電路中的模組或構件是用一或多種描述語言來指明，並且所述規格被檢查是否功能正確。例如，所述電路的構件可被驗證以產生符合正被設計的電路或系統的規格需求的輸出。功能驗證可以使用模擬器以及其它程式，例如是測試平台產生器、靜態HDL檢查器、以及形式驗證器。在某些實施例中，被稱為‘仿真器’或是‘原型系統’的構件的特殊系統是被用來加速所述功能驗證。
在用於測試的合成及設計918期間，HDL碼被轉換成一網表(netlist)。在某些實施例中，一網表可以是一圖形結構，其中所述圖形結構的邊緣是代表一電路的構件，並且其中所述圖形結構的節點是代表所述構件如何互連的。所述HDL碼以及所述網表兩者都是階層式的產品，其可被一EDA產品利用來驗證當所述積體電路被製造時，其根據所指明的設計來執行。所述網表可以針對於一目標半導體製造技術而被最佳化。此外，所述成品的積體電路可被測試以驗證所述積體電路滿足所述規格的需求。
在網表驗證920期間，所述網表被檢查是否符合時序限制、以及是否對應於所述HDL碼。在設計計畫922期間，用於所述積體電路的一整體平面圖被建構，並且針對於時序以及頂階的繞線而被分析。
在佈局或實體實施924期間，實體設置(例如是電晶體或電容器的 電路構件的定位)以及繞線(所述電路構件藉由多個導體的連接)發生，並且單元從一元件庫的選擇以致能特定的邏輯功能可被執行。如同在此所用的，所述術語‘單元’可以指明一組電晶體、其它構件、以及提供一布林邏輯函數(例如，AND、OR、NOT、XOR)或是一儲存功能(例如是一正反器或閂鎖)的互連線。如同在此所用的，一電路‘區塊’可以是指兩個或多個單元。一單元以及一電路區塊都可被稱為一模組或構件，並且被致能為實體結構以及在模擬中被致能。例如是尺寸的參數被指明用於所選的單元(根據‘標準的單元’)，並且在一資料庫中做成是可存取的，以供EDA產品使用。
在分析及萃取926期間，所述電路功能是在所述佈局層級被驗證，其允許所述佈局設計的改良。在實體驗證928期間，所述佈局設計被檢查以確保製造限制是正確的，例如是DRC限制、電性限制、微影限制，並且電路功能符合所述HDL設計規格。在解析度強化930期間，所述佈局的幾何被轉換以改善所述電路設計是如何被製造的。
在下線期間，資料被產生以被利用(若適合的話，則在微影強化被施加之後)於微影光罩的製造。在光罩資料準備932期間，所述‘下線’資料被用來產生微影光罩，其被用來產生成品的積體電路。
一電腦系統(例如是圖5的電腦系統500)的一儲存子系統可被用來儲存被在此所述的EDA產品的某些或全部所使用的程式以及資料結構，並且儲存用於所述元件庫的單元的開發以及用於使用所述元件庫的實體及邏輯設計的產品。
圖10是描繪一電腦系統1000的一範例機器，在其中一組用於使得所述機器執行在此論述的方法中的任一或多個的指令可被執行。在替代的實施方式中，所述機器可以連接(例如，連網)至一LAN、一內部網路、一商際網路、及/或網際網路中的其它機器。所述機器可以在主從式網路環境中以伺服器或是 客戶機器的身分運作、在一對等式(或是分散式)網路環境中運作為一對等機器、或是在一雲端計算基礎結構或環境中運作為伺服器或是客戶機器。
所述機器可以是一個人電腦(PC)、一平板電腦PC、一機上盒(STB)、一個人數位助理(PDA)、一行動電話、一網路設備、一伺服器、一網路路由器、一交換器或橋接器、或是任何能夠執行一組指令(順序或其它方式)的機器，所述指令指明將藉由該機器採取的動作。再者，儘管單一機器被描繪，但是所述術語"機器"亦應被視為包含任何選集的機器，其個別或共同地執行一組(或是多組)指令，以執行在此論述的方法中的任一或多個。
所述範例電腦系統1000包含一處理裝置1002、一主要記憶體1004(例如，唯讀記憶體(ROM)、快閃記憶體、例如是同步DRAM(SDRAM)的動態隨機存取記憶體(DRAM)、一靜態記憶體1006(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)、等等)、以及一資料儲存裝置1018，其經由一匯流排1030來和彼此通訊。
處理裝置1002代表一或多個處理器，例如是一微處理器、一中央處理單元、或類似者。更具體而言，所述處理裝置可以是複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字(VLIW)微處理器、或是一實施其它指令集的處理器、或是實施指令集的一組合的處理器。處理裝置1002亦可以是一或多個特殊用途的處理裝置，例如是一特殊應用積體電路(ASIC)、一現場可程式化的閘陣列(FPGA)、一數位信號處理器(DSP)、網路處理器、或類似者。所述處理裝置1002可被配置以執行指令1026，以用於執行在此所述的操作及步驟。
所述電腦系統1000可以進一步包含一網路介面裝置1008，以透過所述網路1020來通訊。所述電腦系統1000亦可包含一視訊顯示器單元1010(例如，一液晶顯示器(LCD)或是一陰極射線管(CRT))、一字母與數字的輸入裝置1012(例 如，一鍵盤)、一游標控制裝置1014(例如，一滑鼠)、一圖形處理單元1022、一信號產生裝置1016(例如，一揚聲器)、圖形處理單元1022、視訊處理單元1028、以及音訊處理單元1032。
所述資料儲存裝置1018可包含一機器可讀取的儲存媒體1024(亦以一非暫態的電腦可讀取的媒體著稱)，其上儲存體現在此所述的方法或功能中的任一或多個的一或多組指令1026或軟體。所述指令1026在其藉由所述電腦系統1000的執行期間亦可以完全或至少是部分地存在於所述主要記憶體1004之內及/或所述處理裝置1002之內，所述主要記憶體1004以及所述處理裝置1002亦構成機器可讀取的儲存媒體。
在某些實施方式中，所述指令1026包含用以實施對應於本揭露內容的功能的指令。儘管所述機器可讀取的儲存媒體1024在一範例的實施方式中被展示為單一媒體，但是所述術語"機器可讀取的儲存媒體"應該被視為包含單一媒體或是多個媒體(例如，一集中或分散式的資料庫、及/或相關的快取及伺服器)，其儲存所述一或多個指令集。所述術語"機器可讀取的儲存媒體"亦應被視為包含任何能夠儲存或編碼一組以藉由所述機器執行的指令的媒體，並且所述指令使得所述機器以及所述處理裝置1002執行本揭露內容的方法中的任一或多個。所述術語"機器可讀取的儲存媒體"於是應被視為包含但不限於固態記憶體、光學媒體、以及磁性媒體。
先前詳細的說明的某些部分已經就在一電腦記憶體之內的資料位元上的運算的演算法以及符號的表示的方面被提出。這些演算法說明及表示是那些熟習資料處理技術所用的方式，以最有效地傳達其工作的實質給熟習此項技術的其他人。一演算法可以是導致一所要的結果的一序列的操作。所述操作是那些需要物理量的物理處理的操作。此種量可以具有能夠被儲存、組合、比較、以及以其它方式操縱的電性或磁性信號的形式。此種信號可被稱為位元、值、元 件、符號、字元、術語、數字、或類似者。
然而，應該要記住的是這些術語以及類似術語的全部是欲和所述適當的物理量相關的，並且僅僅是適用到這些量的便利的標籤而已。除非如同從本揭露內容明顯有明確相反陳述，否則所體認到的是在整個所述說明中，某些術語是指一電腦系統或類似的電子計算裝置的動作及程序，其操縱並且轉換在所述電腦系統的暫存器及記憶體之內被表示為物理(電子)量的資料，成為在所述電腦系統記憶體或是暫存器或是其它此種資訊儲存裝置之內被類似表示為物理量的其它資料。
本揭露內容亦有關於一用於執行在此的操作的設備。此設備可以為了所欲目的而特別被建構、或是其可包含一電腦，所述電腦是藉由被儲存在所述電腦中的一電腦程式而被選擇性地啟動或是重新配置。此種電腦程式可被儲存在一電腦可讀取的儲存媒體中，例如但不限於任意類型的碟片，其包含軟碟、光碟、CD-ROM、以及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、EPROM、EEPROM、磁卡或光學卡、或是適合用於儲存電子指令的任意類型的媒體，其分別耦接至一電腦系統匯流排。
在此呈現的演算法及顯示畫面並非固有地相關於任何特定的電腦或是其它設備。各種其它的系統都可以利用根據在此的教示的程式而被使用、或是其可以證明建構一更專用的設備以執行所述方法是便利的。此外，本揭露內容並未參考任何特定的程式化語言來敘述的。將會體認到的是，各種程式化語言都可被用來實施如同在此所述的本揭露內容的教示。
本揭露內容可被提供為一種電腦程式產品或是軟體，其可包含一種具有被儲存於其上的指令的機器可讀取的媒體，其可被用來程式化一電腦系統(或是其它電子裝置)以執行根據本揭露內容的一製程。一種機器可讀取的媒體是包含任何用於以可藉由一機器(例如，一電腦)讀取的一形式來儲存資訊的機 構。例如，一種機器可讀取的(例如，電腦可讀取的)媒體是包含一種機器(例如，一電腦)可讀取的儲存媒體，例如是一唯讀記憶體("ROM")、隨機存取記憶體("RAM")、磁碟片儲存媒體、光學儲存媒體、快閃記憶體裝置、等等。
在先前的揭露內容中，本揭露內容的實施已經參考其之特定的範例實施方式來敘述。將會明顯的是可以對其做成各種的修改，而不脫離如同在以下的請求項中闡述的本揭露內容的實施方式的較廣的精神及範疇。在其中本揭露內容以單數時態參照某些元件的情形中，超過一元件可被描繪在圖式中，並且相似的元件是標示相同的元件符號。於是，本揭露內容及圖式將被視為舉例說明的意思，而不是限制性的意思。
300:方法
310-370:步驟

Claims (20)

  1. 一種用於評估記憶體單元之系統，其包括：處理器；以及包含指令的記憶體，當所述指令由所述處理器執行時，其執行操作，所述操作包含：藉由模擬在電晶體中的不同的摻雜物配置來產生第一複數個電晶體漏電流；對於所述不同的摻雜物配置的每一個摻雜物配置，藉由模擬在所述電晶體中的單一缺陷(trap)插入來產生第二複數個電晶體漏電流；將所述第一複數個電晶體漏電流擬合至第一漏電流分布；將所述第二複數個電晶體漏電流擬合至第二漏電流分布；針對用於所述電晶體的一指明的缺陷密度，根據所述第一漏電流分布及所述第二漏電流分布來產生第三複數個漏電流；轉換所述第三複數個漏電流至用於包含所述電晶體的一DRAM單元的一模型參數；以及根據所述模型參數來評估包含所述電晶體的所述DRAM單元。
  2. 如請求項1之系統，其中所述DRAM單元被模型化為統計緊湊(compact)模型，並且所述第三複數個漏電流是在統計上從所述第一漏電流分布與所述第二漏電流分布以及所述指明的缺陷密度的組合而獲得的。
  3. 如請求項1之系統，其中缺陷根據所述指明的缺陷密度而被隨機地分散在所述電晶體中。
  4. 如請求項1之系統，其中所述第一複數個電晶體漏電流利用主要的漂移-擴散方程式而被產生的，而不是利用再結合方程式，並且其中所述第二複數個電晶體漏電流中的每一者利用所述再結合方程式而被產生的。
  5. 如請求項1之系統，其中所述第一漏電流分布利用單一統計模型而被擬合至所述第一複數個電晶體漏電流，並且其中所述第二漏電流分布利用兩個統計模型而被擬合至所述第二複數個電晶體漏電流，其中所述第二漏電流分布的基體區域利用第一統計模型而被擬合至所述第二複數個電晶體漏電流，並且所述第二漏電流分布的尾端區域利用第二統計模型而被擬合至所述第二複數個電晶體漏電流，其中所述基體區域代表超過一臨界值百分比的一集體的數量的所述第二複數個電晶體漏電流。
  6. 如請求項1之系統，其中所述指明的缺陷密度代表在所述電晶體的源極或汲極區域中的瑕疵的帕松分布。
  7. 一種用於評估記憶體單元之方法，其包括：藉由模擬在一電晶體中的不同的摻雜物配置來產生第一複數個電晶體漏電流；對於所述不同的摻雜物配置的每一個摻雜物配置，藉由模擬在所述電晶體中的單一缺陷(trap)插入來產生第二複數個電晶體漏電流；將所述第一複數個電晶體漏電流擬合至第一漏電流分布；將所述第二複數個電晶體漏電流擬合至第二漏電流分布；組合所述第一漏電流分布以及所述第二漏電流分布以產生第三漏電流分布；針對用於所述電晶體的一指明的缺陷密度，根據所述第一漏電流分布及所述第二漏電流分布以及所述指明的缺陷密度來產生第三複數個統計上產生的漏電流；將所述第三複數個統計上產生的漏電流對映至用於包含所述電晶體的DRAM單元的電路模擬的模型參數的值；以及根據所述模型參數的值來評估包含所述電晶體的所述DRAM單元。
  8. 如請求項7之方法，其中所述DRAM單元被模型化為統計緊湊(compact)模型，並且所述第三複數個統計上產生的漏電流從所述第一漏電流分布與所述第二漏電流分布以及所述指明的缺陷密度的組合而獲得的。
  9. 如請求項7之方法，其中缺陷根據所述指明的缺陷密度而被隨機地分散在所述電晶體中。
  10. 如請求項7之方法，其中所述第一複數個電晶體漏電流利用主要的漂移-擴散方程式而被產生的，而不是利用再結合方程式，並且其中所述第二複數個電晶體漏電流中的每一者利用所述再結合方程式而被產生的。
  11. 如請求項7之方法，其中組合所述第一漏電流分布以及所述第二漏電流分布以產生用於所述指明的缺陷密度的第三漏電流分布進一步包括：獲得第三複數個統計上產生的漏電流，其藉由加總以下而在統計上被分布：第一變數，其具有根據所述第一漏電流分布而在統計上選擇的第一值；以及N個額外的變數，其具有從所述第二漏電流分布隨機地取樣的獨立的值，其中N是在所述電晶體中模擬的缺陷的數量。
  12. 如請求項7之方法，其中所述第一漏電流分布利用單一統計模型而被擬合至所述第一複數個電晶體漏電流，並且其中所述第二漏電流分布利用兩個統計模型而被擬合至所述第二複數個電晶體漏電流，其中所述第二漏電流分布的基體區域利用第一統計模型而被擬合至所述第二複數個電晶體漏電流，並且所述第二漏電流分布的尾端區域利用第二統計模型而被擬合至所述第二複數個電晶體漏電流，其中所述基體區域代表超過一臨界值百分比的一集體的數量的所述第二複數個電晶體漏電流。
  13. 如請求項12之方法，其中所述第二統計模型實施互補累積分布。
  14. 如請求項7之方法，其中所述指明的缺陷密度代表在所述電晶 體的源極或汲極區域中的瑕疵的帕松分布。
  15. 一種包含指令的非暫態的電腦可讀取的儲存媒體，當所述指令由處理器執行時，其執行操作，所述操作包括：評估具有一第一缺陷(trap)密度的DRAM單元的統計緊湊(compact)模型，以判斷對於內含在所述DRAM單元中的一通路電晶體所仿真的更新時間是否滿足一臨界值；響應於判斷所述更新時間並不滿足所述臨界值：選擇用於所述DRAM單元的一不同的第二缺陷密度；重新評估具有所述第二缺陷密度的DRAM單元的所述統計緊湊模型，以判斷對於內含在所述DRAM單元中的所述通路電晶體所仿真的所述更新時間是否滿足所述臨界值；響應於所述更新時間滿足所述臨界值，指出所述DRAM單元是可接受的；其中：所述統計緊湊模型經由所述DRAM單元的第一複數個統計模擬和所述DRAM單元的第二複數個統計模擬而被產生，所述第一複數個統計模擬產生代表基線漏電流的第一漏電流分布，所述第二複數個統計模擬產生代表額外的漏電流分布的第二漏電流分布，其中所述第一漏電流分布及所述第二漏電流分布被組合以產生代表在所述DRAM單元中的引發的汲極漏電流的第三漏電流分布；以及所述第三漏電流分布根據指明的缺陷密度而被外推，以針對在所述指明的缺陷密度下的所述DRAM單元來描述一統計漏電流。
  16. 如請求項15之非暫態的電腦可讀取的儲存媒體，其中所述第一複數個統計模擬利用主要的漂移-擴散方程式而被執行的，而不是利用再結合方程式。
  17. 如請求項15之非暫態的電腦可讀取的儲存媒體，其中所述第二複數個統計模擬中的每一者利用再結合方程式而被執行的。
  18. 如請求項15之非暫態的電腦可讀取的儲存媒體，其中所述第二複數個統計模擬根據所述第一複數個統計模擬中的每一個統計模擬而被執行的。
  19. 如請求項15之非暫態的電腦可讀取的儲存媒體，其中所述第一複數個統計模擬產生第一通路電晶體漏電流，所述第一通路電晶體漏電流利用單一統計模型而被擬合至所述第一漏電流分布，並且其中所述第二複數個統計模擬產生第二通路電晶體漏電流，所述第二通路電晶體漏電流利用兩個統計模型而被擬合至所述第二漏電流分布，其中所述第二通路電晶體漏電流的基體區域利用第一統計模型而被擬合至所述第二漏電流分布，並且所述第二通路電晶體漏電流的尾端區域利用第二統計模型而被擬合至所述第二漏電流分布，其中所述基體區域代表超過一臨界值百分比的一集體的數量的所述第二通路電晶體漏電流。
  20. 如請求項15之非暫態的電腦可讀取的儲存媒體，其中所述第一複數個統計模擬利用主要的漂移-擴散方程式而被執行的，而不是利用再結合方程式，並且其中所述第二複數個統計模擬中的每一者利用所述再結合方程式而被執行的。
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