KR19990070206A - 데이터출력버퍼 - Google Patents

Abstract

본 발명은 데이터출력버퍼에 관한 것으로, 종래에는 구동부의 과다한 피크전류로 인해 파워노이즈가 발생하여 기능불량 및 칩의 데이터 전송속도가 저하될 수 있는 문제점이 있었다. 따라서, 본 발명은 데이터출력인에이블신호에 의해 인에이블되어 센스앰프의 출력신호를 입력받아 이를 버퍼링하는 버퍼부와; 상기 버퍼부의 신호에 의해 외부로 데이터를 출력하는 구동부와; 상기 구동부에 흐르는 전류을 일정하게하는 바이어스블락부와; 상기 구동부를 디스에이블시키는 신호를 입력받아 출력단의 전압상태를 조정하는 외부출력조정부로 구성함으로써 외부전압 및 온도에 관계없이 거의 일정한 전류를 흐르도록하여 파워노이즈를 제거함으로써 펀션페일을 제거하고 데이터의 전송속도를 향상시킬수 있는 효과가 있다.

Description

데이터출력버퍼

본 발명은 데이터출력버퍼에 관한 것으로, 특히 칩내의 데이터를 외부로 전송할 때 발생하는 파워노이즈를 줄여 칩의 기능불량을 제거하고 데이터의 전송속도를 향상시킬 수 있도록 한 데이터출력버퍼에 관한 것이다.

도1은 종래 데이터출력버퍼의 구성을 보인 회로도로서, 이에 도시된 바와같이 데이터출력인에이블신호(OECE)에 의해 센스앰프의 출력신호(DO)를 입력받아 이를 버퍼링하는 버퍼부(10)와; 상기 버퍼부(10)의 신호에 의해 외부로 데이터를 출력하는 구동부(11)로 구성된다.

상기 버퍼부(10)는 센스앰프의 출력신호(DO)를 입력받아 이를 반전하는 제1 인버터(IN10)와; 데이터출력인에이블신호(OECE)를 입력받아 이를 반전하는 제2 인버터(IN11)와; 상기 제1,제2 인버터(IN10),(IN11)의 반전신호를 입력받아 이를 노아 연산하는 제1,제2 노아게이트(NO10),(NO11)와; 상기 제1 노아게이트(NO10)의 연산신호와 제2 낸드게이트(NA11)의 연산신호를 입력받아 이를 낸드 연산하는 제1 낸드게이트(NA10)와; 상기 제1 낸드게이트(NA10)의 연산신호를 입력받아 이를 반전하는 제3 인버터(IN12)와; 상기 제2 낸드게이트(NA11)의 연산신호를 입력받아 이를 반전하는 제4 인버터(IN13)와; 상기 제2 인버터(IN12)의 반전신호가 고전위일때 턴온되어 상기 제3 인버터(IN12)의 반전신호를 접지시키는 제1 엔모스트랜지스터(N10)와; 상기 제2 인버터(IN11)의 반전신호가 고전위일때 턴온되어 상기 제4 인버터(IN13)의 반전신호를 접지시키는 제2 엔모스트랜지스터(N11)와; 상기 제3 인버터(IN12)의 반전신호를 입력받아 이를 다시 반전하는 제5 인버터(IN14)로 구성된다.

상기 구동부(11)는 상기 버퍼부(10)의 제5 인버터(IN14)의 반전신호가 저전위일때 턴온되어 전원전압(VDD)을 출력단에 인가하는 피모스트랜지스터(P10)와; 상기 버퍼부(10)의 제4 인버터(IN13)의 반전신호가 고전위일때 턴온되어 출력단을 접지시키는 엔모스트랜지스터(N12)로 구성된다.

상기 구동부(11)의 피모스트랜지스터(P10)는 풀업 트랜지스터이고, 엔모스트랜지스터(N12)는 풀다운 트랜지스터이다.

이와같이 구성된 종래 데이터출력버퍼의 동작을 도2의 타이밍도를 참조하여 설명한다.

먼저, 도2의 (a)와 같은 데이터출력인에이블신호(OECE)가 인에이블되면 도2의 (b)와 같은 센스앰프의 출력신호(DO)가 버퍼부(10)를 통해 구동부(11)로 전달되는데, 만약 도2의 (b)와 같이 상기 센스앰프의 출력신호(DO)가 고전위이면 버퍼부(10)는 도2의 (c),(d)와 같이 저전위신호를 출력한다.

이에따라, 구동부(11)의 피모스트랜지스터(P10)가 동작하여 데이터출력단(DOUT)을 통해 외부로 도2의 (e)와 같은 고전위 데이터를 전송하고, 이후 다음 어드레스신호가 인가되면 어드레스천이검출회로(미도시)가 동작하여 데이터출력인에이블신호(OECE)가 고전위에서 저전위로 천이하게 되고, 이에따라 버퍼부(10)의 제1,제2 출력신호(DQi1),(DQi2)가 각기 고전위와 저전위가 되어 구동부(11)의 데이터출력단(DOUT)은 하이임피던스상태가 된다.

이후, 소정의 지연시간이 지난후 다시 데이터출력인에이블신호(OECE)가 인에이블되고, 이때 센스앰프의 출력(DO)은 그 다음 어드레스의 지정된 셀데이터인데, 이 셀데이터의 값이 저전위이면 버퍼부(10)의 제1,제2 출력신호(DQi1),(DQi2)가 고전위로 되어 엔모스트랜지스터(N12)가 턴온되어 구동부(11)의 데이터출력단(DOUT)을 통해 외부로 저전위를 전송한다.

그 다음, 데이터출력인에이블신호(OECE)가 디스에이블되면 데이터출력단(DOUT)은 하이임피던스상태가 된다.

여기서, 상기와 같이 데이터를 전송할 경우에 데이터출력단(DOUT)의 로딩이 큼으로 인하여 고전압,저온에서 도2의 (f),(g)와 같은 전류가 발생할 수 있다.

즉, 상기와 같이 동작하는 종래 장치는 구동부에서 발생하는 과다한 피크전류로 인해 파워노이즈가 발생하여 기능불량 및 칩의 데이터 전송속도가 저하될 수 있는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 구동부에서 발생하는 과다한 피크전류를 줄여 칩의 기능불량을 제거하고 데이터의 전송속도를 향상시킬수 있도록 한 데이터출력버퍼를 제공함에 그 목적이 있다.

도1은 종래 데이터출력버퍼의 구성을 보인 회로도.

도2는 도1에 있어서의 타이밍도.

도3은 본 발명 데이터출력버퍼의 구성을 보인 회로도.

도4은 도3에 있어서, 각 부분의 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

10:버퍼부 11:구동부

20:바이어스블락부 21:외부출력조정부

상기와 같은 목적은 데이터출력인에이블신호에 의해 인에이블되어 센스앰프의 출력신호를 입력받아 이를 버퍼링하는 버퍼부와; 상기 버퍼부의 신호에 의해 외부로 데이터를 출력하는 구동부와; 상기 구동부에 흐르는 전류을 일정하게하는 바이어스블락부와; 상기 구동부를 디스에이블시키는 신호를 입력받아 출력단의 전압상태를 조정하는 외부출력조정부로 구성함으로써 달성되는 것으로, 이와같은 본 발명에 의한 데이터출력버퍼를 첨부한 도면을 참조하여 상세히 설명한다.

도3은 본 발명 데이터출력버퍼의 일실싱예의 구성을 보인 회로도로서, 이에 도시한 바와같이 데이터출력인에이블신호(OECE)에 의해 인에이블되어 센스앰프의 출력신호(DO)를 입력받아 이를 버퍼링하는 버퍼부(10)와; 상기 버퍼부(10)의 신호에 의해 외부로 데이터를 출력하는 구동부(11)와; 상기 구동부(11)에 흐르는 전류을 일정하게하는 바이어스블락부(20)와; 상기 구동부(11)를 디스에이블시키는 신호를 입력받아 출력단의 전압상태를 조정하는 외부출력조정부(21)로 구성한다.

상기 바이어스블락부(20)는 전원전압(VDD)이 소스에 인가된 제1 피모스트랜지스터(P22)의 드레인을 소스가 접지된 제1 엔모스트랜지스터(N23)의 드레인에 접속하고, 피아이에프티신호(PIFT)가 드레인에 인가된 제2 피모스트랜지스터(P20)의 게이트를 상기 제1 피모스트랜지스터(P22)의 게이트에 접속하고, 상기 제2 피모스트랜지스터(P20)의 드레인은 전원전압(VDD)이 소스에 인가된 제3 피모스트랜지스터(P21)의 드레인과 접속되며, 전원전압(VDD)이 소스에 인가된 제4 피모스트랜지스터(P23)의 게이트에는 상기 피아이에프티신호(PIFT)가 인가되고, 이 제4 피모스트랜지스터(P23)의 드레인은 게이트에 버퍼부(10)의 출력신호(DQi4)가 인가된 제2 엔모스트랜지스터(N20)의 드레인이 접속되며, 상기 제2 엔모스트랜지스터(N20)의 소스에는 접지전압(VSS)이 각기 소스에 인가된 제3,제4 엔모스트랜지스터(N21),(N22)의 드레인이 공통접속되고, 상기 제1 피모스트랜지스터(P22)의 드레인과 상기 제1 엔모스트랜지스터(N23)의 드레인의 공통접속점에서 신호를 발생하도록 구성한다.

상기 외부출력조정부(21)는 버퍼부(10)의 신호를 입력받아 이를 소정시간 지연하는 제1 지연부(30)와; 상기 제1 지연부(30)의 지연신호를 다시 소정시간 지연하는 제2 지연부(31)와; 상기 제2 지연부(31)의 지연신호를 입력받아 이를 반전하는 제1 인버터(IN20)와; 상기 제1 지연부(30)의 지연신호와 상기 인버터(IN20)의 반전신호를 입력받아 이를 노아 연산하는 제1 노아게이트(NO20)와; 상기 제1 노아게이트(NO20)의 연산신호에 의해 온/오프 제어되는 엔모스트랜지스터(N24)와; 상기 버퍼부(10)의 인버터(IN12)로부터 출력된 신호를 입력받아 이를 소정시간 지연하는 제3 지연부(32)와; 상기 제3 지연부(32)의 지연신호를 입력받아 이를 다시 지연하는 제4 지연부(33)와; 상기 제4 지연부(33)의 지연신호를 입력받아 이를 반전하는 제2 인버터(IN21)와; 상기 제3 지연부(32)의 지연신호와 상기 제2 인버터(IN21)의 반전신호를 입력받아 이를 노아 연산하는 제2 노아게이트(NO21)와; 상기 제2 노아게이트(NO21)의 연산신호에 의해 온/오프 제어되는 엔모스트랜지스터(N25)로 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 도4의 타이밍도를 참조하여 설명한다.

먼저, 도4의 (a)와 같은 칩의 데이터출력인에이블신호(OECE)가 인에이블되고, 도4의 (b)와 같은 센스앰프의 출력신호(DO)가 고전위이면 버퍼부(10)의 제1 출력신호(DQi1)는 저전위에서 고전위로 천이되고, 상기 버퍼부(10)의 제2 출력신호(DQi2)는 고전위에서 저전위로 천이되며, 이에따라 A노드는 전원전압(VDD) 레벨에서 피아이에프티신호(PIFT)의 레벨로 되어 피모스트랜지스터(P21),(P10)를 턴온시켜 고전위인 데이터를 데이터출력단(DOUT)을 통해 외부로 전송한다.

여기서, 상기 피모스트랜지스터(P10)는 상기 피모스트랜지스터(P21) 보다 크게 구성되며, 피아이에프티신호(PIFT)는 피모스트랜지스터(P10)의 전류레벨을 외부전압 및 온도에 관계없이 포화영역에서 거의 일정하게 유지시켜준다.

그리고, 상기 피아이에프티신호(PIFT)는 전원전압(VDD) 및 온도변화에 대해 각 브랜치의 전류가 일정하게 되도록 전압값이 변한다.

따라서, 구동부(11)는 외부전압 및 온도에 관계없이 거의 일정한 전류를 흘리면서 고전위 데이터를 외부로 전송하게 된다.

이후, 다음 어드레스신호가 인가되면 어드레스천이검출기(미도시)의 검출신호가 발생되고, 이는 데이터출력인에이블신호(OECE)를 디스에이블시키고 버퍼부(10)의 제1 출력신호(DQi1)는 고전위에서 저전위로 천이되며 또한 상기 버퍼부(10)의 제2 출력신호(DQi2)는 저전위에서 고전위로 천이되어 데이터출력단(DOUT)은 하이임피던스상태가 된다.

따라서, 외부출력조정부(21)가 동작하게 되는데, 즉 상기 버퍼부(10)의 제1 출력신호(DQi1)의 천이신호가 상기 외부출력조정부(21)의 입력으로 인가되어 데이터출력인에이블신호(OECE)가 저전위상태에서 D노드에 쇼트펄스가 발생하여 엔모스트랜지스터(N25)가 턴온된다.

이에따라, 데이터출력단(DOUT)은 원래의 고전위상태가 상기 엔모스트랜지스터에 의해 저전위가 혼합되어 중간레벨이 된다.

이후, 다음 어드레스에 대해 데이터출력인에이블신호(OECE)가 인에이블되고 센스앰프의 출력신호가 저전위이면 버퍼부(10)의 제3 출력신호(DQi3)는 고전위에서 저전위로, 버퍼부(10)의 제4 출력신호(DQi4)는 저전위에서 고전위로 되어 B노드는 도4의 (h)와 같은 신호레벨을 가지게 되어 엔모스트랜지스터(N12),(N23)가 턴온되어 데이터출력단(DOUT)을 통해 저전위 데이터가 외부로 전송된다.

여기서, 상기 엔모스트랜지스터(N25)는 상기 엔모스트랜지스터(N28) 보다 크게 구성되며, 피아이에프티신호(PIFT)가 피모스트랜지스터(P23)에 인가되어 피모스트랜지스터(P23) 및 엔모스트랜지스터(N20),(N22)의 루프를 갖는 브랜치전류는 상기 피모스트랜지스터(P23)의 크기에 의해 결정되며, 이때 상기 브랜치전류는 외부전압 및 온도에 관계없이 거의 일정한 값을 갖는다.

상기 피모스트랜지스터(P23)에 의해 결정된 B노드의 값이 구동부(11)의 엔모스트랜지스터(N23)에 인가되어 외부전압 및 온도에 관계없이 거의 일정한 전류를 흐르게하여 저전위데이터를 데이터출력단(DOUT)을 통해 외부로 전송한다.

이후, 데이터출력인에이블신호(OECE)가 디스에이블되면 버퍼부(10)의 제4 출력신호(DQi4)가 고전위에서 저전위로 천이되며, 이에따라 구동부(11)의 엔모스트랜지스터(N12)는 턴오프되어 외부출력조정부(21)가 동작하게 된다.

즉, 상기 버퍼부(10)의 제4 출력신호(DQi4)의 천이신호가 상기 외부출력조정부(21)의 입력으로 인가되어 데이터출력인에이블신호(OECE)가 저전위상태에서 C노드에 도4의 (i)와 같은 펄스신호가 발생되어 엔모스트랜지스터(N24)가 동작하게 되고, 이에따라 데이터출력단(DOUT)의 저전위데이터는 상기 엔모스트랜지스터(N24)에 의해 고전위와 혼합되어 도4의 (h)와 같이 중간레벨로 된다.

결국, 상기 외부출력조정부(21)를 사용하여 도4의 (i),(h)와 같이 피크전류의 레벨을 내려 파워노이즈를 줄일 수 있다.

이상에서 상세히 설명한 바와같이 본 발명은 외부전압 및 온도에 관계없이 거의 일정한 전류를 흐르도록하여 파워노이즈를 제거함으로써 펀션페일을 제거하고 데이터의 전송속도를 향상시킬수 있는 효과가 있다.

Claims (3)

1. 데이터출력인에이블신호(OECE)에 의해 인에이블되어 센스앰프의 출력신호를 입력받아 이를 버퍼링하는 버퍼부(10)와; 상기 버퍼부(10)의 신호에 의해 외부로 데이터를 출력하는 구동부(11)와; 상기 구동부(11)에 흐르는 전류을 일정하게하는 바이어스블락부(20)와; 상기 구동부(11)를 디스에이블시키는 신호를 입력받아 출력단의 전압상태를 조정하는 외부출력조정부(21)로 구성한 것을 특징으로 하는 데이터출력버퍼.
2. 제1항에 있어서, 바이어스블락부(20)는 전원전압(VDD)이 소스에 인가된 제1 피모스트랜지스터(P22)의 드레인을 소스가 접지된 제1 엔모스트랜지스터(N23)의 드레인에 접속하고, 피아이에프티신호(PIFT)가 드레인에 인가된 제2 피모스트랜지스터(P20)의 게이트를 상기 제1 피모스트랜지스터(P22)의 게이트에 접속하고, 상기 제2 피모스트랜지스터(P20)의 드레인은 전원전압(VDD)이 소스에 인가된 제3 피모스트랜지스터(P21)의 드레인과 접속되며, 전원전압(VDD)이 소스에 인가된 제4 피모스트랜지스터(P23)의 게이트에는 상기 피아이에프티신호(PIFT)가 인가되고, 이 제4 피모스트랜지스터(P23)의 드레인은 게이트에 버퍼부(10)의 출력신호(DQi4)가 인가된 제2 엔모스트랜지스터(N20)의 드레인이 접속되며, 상기 제2 엔모스트랜지스터(N20)의 소스에는 접지전압(VSS)이 각기 소스에 인가된 제3,제4 엔모스트랜지스터(N21),(N22)의 드레인이 공통접속되고, 상기 제1 피모스트랜지스터(P22)의 드레인과 상기 제1 엔모스트랜지스터(N23)의 드레인의 공통접속점에서 신호를 발생하도록 구성한 것을 특징으로 하는 데이터출력버퍼.
3. 제1항에 있어서, 외부출력조정부(21)는 버퍼부(10)의 신호를 입력받아 이를 소정시간 지연하는 제1 지연부(30)와; 상기 제1 지연부(30)의 지연신호를 다시 소정시간 지연하는 제2 지연부(31)와; 상기 제2 지연부(31)의 지연신호를 입력받아 이를 반전하는 제1 인버터(IN20)와; 상기 제1 지연부(30)의 지연신호와 상기 인버터(IN20)의 반전신호를 입력받아 이를 노아 연산하는 제1 노아게이트(NO20)와; 상기 제1 노아게이트(NO20)의 연산신호에 의해 온/오프 제어되는 엔모스트랜지스터(N24)와; 상기 버퍼부(10)로부터 출력된 신호를 입력받아 이를 소정시간 지연하는 제3 지연부(32)와; 상기 제3 지연부(32)의 지연신호를 입력받아 이를 다시 지연하는 제4 지연부(33)와; 상기 제4 지연부(33)의 지연신호를 입력받아 이를 반전하는 제2 인버터(IN21)와; 상기 제3 지연부(32)의 지연신호와 상기 제2 인버터(IN21)의 반전신호를 입력받아 이를 노아 연산하는 제2 노아게이트(NO21)와; 상기 제2 노아게이트(NO21)의 연산신호에 의해 온/오프 제어되는 엔모스트랜지스터(N25)로 구성한 것을 특징으로 하는 데이터출력버퍼.