JP2005233840A - 半導体集積回路及びその検査方法 - Google Patents

Abstract

【課題】 電源ドロップに起因する誤動作で機能ブロック単体検査不具合を事前に回避し、機能ブロック単体検査を一括実施することで開発工数の削減し、安定したＬＳＩの提供を実現する。
【解決手段】 電源供給用のロジック回路の信号出力配線を検査対象の機能ブロックの周辺の電源にアナログスイッチを介して接続することにより、電源ドロップが予想される検査対象の機能ブロックに対して、ロジック回路から“Ｈ”論理を出力する。これにより、機能ブロック検査時に電源ドロップを発生させることなく検査を実施することが可能になる。
【選択図】 図１

Description

本発明は、半導体集積回路及びその検査方法にかかわり、より詳しくは、検査対象の機能ブロックの電源ドロップを回避する技術に関する。

従来、ＬＳＩの設計段階において電源ドロップに起因する誤動作発生が予測される場合には、電源ドロップの発生予測箇所に電源強化の対策を施していた。しかし、ＬＳＩの大規模化が進むにつれて、予測不可能な箇所が生じたり、予期せぬ電源ドロップに起因する誤動作が発生する傾向にある。

電源ドロップの問題はＬＳＩ検査時にも影響を及ぼしている。特に、多数の機能ブロックを搭載するＬＳＩの場合、特に電流消費の多い大規模な機能ブロックにおいては、電源ドロップに起因する誤動作のために機能ブロックごとの検査が不可能となっている。

上記課題を解決する従来の対策は、検査対象の機能ブロックを電源ドロップが発生しない程度に分割し、検査プログラムも合わせて分割することであった。
特開２００１-２６６５９６号公報

しかしながら、上記従来の対策では、ＬＳＩの大規模化に伴って機能ブロックの搭載数が増加すると、以下のような問題が発生する。

（１）複数の機能ブロックの同時検査が実施可能であるか否かは、検査実施まで判断できない。

（２）電源ドロップが発生した場合には、機能ブロックを複数に分割しなければならない。

（３）機能ブロックの分割に伴って検査プログラムも分割しなければならない。

（４）分割で生じた機能ブロックのそれぞれにつき、機能ブロック毎の検査が必要になり、検査時間が大幅に増加する。

（５）機能ブロック検査時の電源ドロップ対策で、電源配線数を増やしたり個々の電源配線幅を太くするなど、電源強化が過剰になりやすく、面積の増大が発生する。

本発明は、電源ドロップのために複数機能ブロックの同時検査ができないという問題に鑑みて創作したものであり、複数機能ブロックについての検査を、分割せずに実現する半導体集積回路を提供することを目的としている。また、半導体集積回路の検査方法を改善することを目的としている。

本発明は、上記の課題を解決するために次のような手段を講じる。

本発明における第１の半導体集積回路は、機能ブロックと、前記機能ブロックの周辺の電源である機能ブロック周辺電源と、前記機能ブロックに対するテスト回路と、ロジック回路とが搭載された半導体集積回路であって、前記テスト回路を用いた前記機能ブロックの検査時に、前記ロジック回路の出力状態を“Ｈ”論理に制御し、前記ロジック回路からの“Ｈ”論理出力をスイッチ手段を介して前記機能ブロック周辺電源に印加するように構成されている。

機能ブロック検査を実施する場合において、ロジック回路を制御してロジック回路の出力を“Ｈ”論理にし、その“Ｈ”論理をスイッチ手段を介して検査対象の機能ブロックの周辺電源へ印加し、これにより、検査対象機能ブロックに対する供給電源のドロップを回避することができ、機能ブロック検査時の誤動作を防止する。

本発明における第２の半導体集積回路は、上記第１の半導体集積回路において、前記ロジック回路が半導体チップの電源を選択可能な複数のセレクタ回路から構成されているものである。

これによれば、機能ブロック検査時にセレクタ回路が半導体チップの電源を選択し、検査対象機能ブロックの周辺電源へ印加することで、電源ドロップを回避できる。

本発明における第３の半導体集積回路は、上記第１の半導体集積回路において、前記ロジック回路が、スキャンチェーン接続されてシフト動作可能な複数のフリップフロップから構成されているものである。

これによれば、スキャンチェーン接続されたフリップフロップ群からなる既存のロジック回路を用いて電源強化を実現できる。ロジック回路が既存のものであるので、チップサイズの増大を抑制することができる。

本発明における第４の半導体集積回路は、上記第１の半導体集積回路において、前記スイッチ手段は有しておらず、かつ、前記ロジック回路が、内蔵の電源と、前記機能ブロック周辺電源に対する出力端子と、機能ブロック検査時に導通して前記内蔵の電源を前記出力端子に接続するスイッチング素子とを有する電源強化用セルで構成されているものである。

これによれば、前記のスイッチ手段は必要でなく、電源強化用セル単独で電源強化を実現でき、さらにチップサイズを抑制できる。

本発明における第５の半導体集積回路は、上記第１の半導体集積回路において、前記機能ブロック、前記機能ブロック周辺電源、前記テスト回路および前記スイッチ手段は、まとめられて１つの機能ブロックハードマクロに構成され、この機能ブロックハードマクロは前記ロジック回路の出力に接続される電源強化用入力ポートを有しているものである。

これによれば、機能ブロック、機能ブロック周辺電源、テスト回路およびスイッチ手段の複数の構成要素が機能ブロックハードマクロとして集約され、半導体チップに一括的に搭載される。したがって、組み立てが効率良く行え、開発工数を削減することができる。

本発明における第１の半導体集積回路の検査方法は、次のような複数の工程を含むものとして構成されている。すなわち、機能ブロックを配置する工程と、次いで最終段のロジック回路の配置領域を作成する工程と、次いで前記作成した領域に前記最終段のロジック回路を配置する工程と、次いで前記ロジック回路の配置の良否を判定し、配置が最適でない場合は前記最終段のロジック回路の配置領域を作成する工程に戻る工程と、次いで前記判定において配置が最適になったときに配線処理を行う工程とである。

これによれば、最終段のロジック回路を配置したい場所にその配置領域を作成し、配置結果が妥当でない場合でも配置領域の再形成が行われる。そのため、機能ブロック検査時に電源ドロップ量が多く、多数の最終段ロジック回路の配置が必要になった場合でも、設計者が一つ一つのロジック回路を配置する必要がなくなる。したがって、開発工数の削減と後戻り工数の削減につながる。

本発明における第２の半導体集積回路の検査方法は、次のような複数の工程を含むものとして構成されている。すなわち、機能ブロックハードマクロを配置する工程と、次いで最終段のロジック回路の信号出力配線に配線の関連度である重み付けを行う工程と、次いで前記最終段のロジック回路を配置する工程と、次いで前記ロジック回路の配置の良否を判定し、配置が最適でない場合は前記最終段のロジック回路の信号出力配線に重み付けを行う工程に戻る工程と、次いで前記判定において配置が最適になったときに配線処理を行う工程とである。

上記の第１の半導体集積回路の検査方法の場合には、最終段ロジック回路の配置領域の作成のために他のセルを配置できない状態になり、ロジック回路配置領域内にデッドスペースを作り上げてしまうことがある。そこで、最終段のロジック回路の配置領域を設ける代わりに、最終段のロジック回路の信号出力配線に機能ブロックハードマクロとの配線繋がりの関連度を示す重み付けを施すことにより、最終段ロジック回路の配置領域を作成していた場所にも最終段のロジック回路以外のセルを配置することが可能になり、デッドスペースを削減することができる。

本発明における第３の半導体集積回路の検査方法は、次のような複数の工程を含むものとして構成されている。すなわち、機能ブロックハードマクロを配置する工程と、次いで最終段のロジック回路の信号出力配線およびテスト回路の信号出力配線に配線の関連度である重み付けを行う工程と、次いで前記最終段のロジック回路を配置する工程と、次いで前記ロジック回路の配置の良否を判定し、配置に問題がある場合は前記ロジック回路の信号出力配線およびテスト回路の信号出力配線に重み付けを行う工程に戻る工程と、次いで前記判定において配置に問題がなくなったときに配線処理を行う工程とである。

機能ブロック、機能ブロック周辺電源、スイッチ手段およびテスト回路を内蔵した機能ブロックハードマクロは、構成要素数が多いことから、内部にデッドスペースを作り上げてしまうことがある。そこで、テスト回路を内蔵しない簡易型の機能ブロックハードマクロに繋がる全ての回路の配線に重みを付け、そのブロックハードマクロに引き寄せる形で配置するようにしている。その結果として、簡易型の機能ブロックハードマクロの内部は必要最小限の構成にとどめることができ、その内部のデッドスペースをも削減することができる。

本発明における第４の半導体集積回路の検査方法は、上記の第１ないし第５の半導体集積回路について、前記機能ブロックの検査に先立って前記ロジック回路の出力を半導体チップ外部へ取り出してモニターするものである。

すなわち、機能ブロック検査時に、検査に先立ってロジック回路からの信号出力配線の状態を確認する。これにより、検査前にロジック回路またはその信号出力配線の不良を見つけ、不良があれば、その半導体集積回路を検査の対象から除外し、また解析の対象とする。

本発明における第５の半導体集積回路の検査方法は、上記の第４の検査方法において、前記ロジック回路を構成する複数の電源強化用セルの出力を順次にモニターするものである。

ロジック回路に電源強化用セルが複数ある場合に、それら複数の電源強化用セルの出力状態を一度にモニターするときは、いずれが異常であるのかの区別がつかない。そこで、順次にモニターすることにより、いずれの電源強化用セルが出力正常となっているかを特定することができる。解析容易性の向上にも有益である。

本発明における第６の半導体集積回路の検査方法は、上記の第５の検査方法において、前記モニターした前記電源強化用セルの出力結果に基づいて、異常の電源強化用セルは除外し正常の電源強化用セルのみを選択して動作させる状態で機能ブロック検査を行うものである。

いずれの電源強化用セルに出力正常があるのかを特定するだけでは、まだ作業性に改善の余地がある。そこで、機能ブロックの検査に先立って行ったモニター結果を利用し、機能ブロック検査時には、正常と診断された電源強化用セルのみを有効として動作させる状態で機能ブロック検査を行えば、作業性を改善することができる。この方式には、電源強化用セルの選択においてカウンター回路を用いるのが好ましく、カウンター回路の制御のみで自動検査が可能となる。

本発明における第７の半導体集積回路の検査方法は、上記の第６の検査方法において、前記モニターした前記電源強化用セルの出力結果を順次に記憶し、その記憶した最終のモニター結果をフィードバックして、自動で、前記異常の電源強化用セルは除外し正常の電源強化用セルのみを選択して動作させる状態で機能ブロック検査を行うものである。

正常な電源強化用セルのみを活かす形態のカウンター回路の設定をマニュアル的に行うだけでは、作業効率が問題となる。そこで、診断結果をメモリに保持し、そのメモリに保持した診断結果を用いてカウンター回路を制御することにより、マニュアル設定を行わなくても、正常出力していない電源強化用セルを除く状態での電源強化を実現することができる。

本発明における第８の半導体集積回路の検査方法は、上記の第７の検査方法において、前記正常の電源強化用セルの信号出力配線のうち、配線抵抗値が不適合のものを除外して、前記モニター結果の記憶を行うものである。

信号出力配線が“Ｈ”論理を出力しさえすればよいとするのでは、冗長配線などに起因して配線抵抗値が機能ブロック検査時の安定した電源供給に不適合となる信号出力配線を含んでしまう場合がある。そこで、配線抵抗値を調べて、不適合のものを除外することにより、電源ドロップ対策をより良い状態で実施できる。

本発明における第９の半導体集積回路の検査方法は、次のような複数の工程を含むものとして構成されている。すなわち、機能ブロックハードマクロを配置する工程と、最終段のロジック回路の信号出力配線およびテスト回路の信号出力配線に配線の関連度である重み付けを行う工程と、前記最終段のロジック回路を配置する工程と、前記ロジック回路の配置の良否を判定し、配置に問題がある場合は前記ロジック回路の信号出力配線およびテスト回路の信号出力配線に重み付けを行う工程に戻る工程と、前記判定において配置に問題がなくなったときに配線処理を行う工程と、配線抵抗値のデータベースを作成する工程と、前記作成したデータベースに基づいて配線抵抗限界値を決定し、配線抵抗限界値に不適合の信号出力配線を選択する工程と、前記不適合の信号出力配線について配線修正を行う工程とである。

配線抵抗値の点で問題があり除外される信号出力配線が多数になると、電源強化が不充分となり、機能ブロック検査が一括で実施できなくなる可能性が生じてくる。そこで、配線抵抗値が問題となる信号出力配線が生じたときには、その信号出力配線を修正することにより、配線抵抗値に問題がないようにする。その結果、電源強化のために多くの信号出力配線を使用でき、機能ブロック検査に支障をきたさないようになる。

本発明によれば、電源ドロップを回避する状態での機能ブロック検査を機能ブロックごとに実行することが可能となり、チップサイズの増大を防ぐことが可能になる。

また、設計段階から効率的な電源ドロップ対策、及び電源ドロップ自動フィードバック回路等の追加を施すことで、品質の向上やテストコスト、製品コスト、ＬＳＩ開発期間の削減につながる。

以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。

一般的に、電源ドロップ現象はＬＳＩチップの中央付近で発生する可能性が高い。しかし、機能ブロック検査時には、検査対象の機能ブロックのテスト回路以外は動作しないため、検査対象の機能ブロック以外での電源ドロップは発生しにくい。一方、前記テスト回路および検査対象の機能ブロックの全てが一斉に動作するため、検査対象の機能ブロックの周辺では電源ドロップが発生する可能性がある。その結果、前述したように、電源ドロップの影響を受けて機能ブロックの検査が不可能になる。以下、このような場合の対策を例にあげて実施の形態を説明する。

（実施の形態１）
まず、本発明の実施の形態１について、図１を参照しながら説明する。

図１は本発明の実施の形態１における半導体集積回路の構成図である。半導体チップ１００に複数の機能ブロック１０１と機能ブロックに対するテスト回路１０２ａ，１０２ｂが搭載されているとともに、電源１０３が半導体チップ１００の周囲に展開され、さらに分岐されて複数の機能ブロック１０１を取り囲むように電源１０３ａが展開されている。

テスト回路１０２ａ，１０２ｂは、これにテストモード信号１０４が入力されると起動するように構成されている。テスト回路１０２ａは検査信号入力配線１０５を介して機能ブロック１０１に接続され、機能ブロック１０１は検査信号出力配線１０６を介してテスト回路１０２ｂに接続されている。テスト回路１０２ｂは検査結果信号１０７を外部出力するように構成されている。

半導体チップ１００にはまた、ロジック回路１０８が搭載されている。ここで、ロジック回路１０８は、複数のセレクタ回路１０９を備えている。各セレクタ回路１０９は入力端子ＡにＡＮＤ回路１１０の出力が接続され、入力端子Ｂに電源１０３との接続を行う電源ライン１１１が接続されている。電源ライン１１１は、セレクタ回路１０９の近傍の電源１０３の部分から延出されている。セレクタ回路１０９はセレクト信号１１２によって入力端子Ａと入力端子Ｂのいずれか一方を有効にする。すなわち、セレクト信号１１２が“Ｌ”レベルのときは入力端子Ａを選択し、セレクト信号１１２が“Ｈ”レベルのときは入力端子Ｂを選択する。セレクタ回路１０９の出力端子Ｙはバッファ回路１１３を介して通常動作時の信号出力系を構成しているが、さらに分岐されて電源供給ライン１１４とされ、アナログスイッチ１１５を介して機能ブロック１０１周りの電源１０３ａに接続されている。アナログスイッチ１１５はオン／オフ制御信号１１６によってオン／オフ制御されるように構成されている。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

まず、従来の機能ブロック検査の実施内容を説明する。テストモード信号１０４がテスト回路１０２ａ，１０２ｂに入力されると、テスト回路１０２ａは検査信号入力配線１０５を介して検査入力信号を機能ブロック１０１に出力し、機能ブロック１０１は検査入力信号を受けて動作し、その動作の結果の検査出力信号を検査信号出力配線１０６を介してテスト回路１０２ｂに出力し、テスト回路１０２ｂは入力信号と出力信号を比較し、検査結果信号１０７を出力する。

ここで、機能ブロック１０１の周辺の電源１０３ａに電源ドロップが発生した場合には、その電源ドロップを回避するため、機能ブロック検査と同時に以下の処理を実施する。

従来技術の場合に機能ブロック検査時にはロジック回路１０８は動作していないところ、本実施の形態では、セレクト信号１１２を制御してセレクタ回路１０９を制御する。セレクタ回路１０９は、通常動作時はセレクト信号１１２を“Ｌ”レベルとし、ＡＮＤ回路１１０の出力を選択し、バッファ回路１１３を介してデータ出力を行う。一方、機能ブロック検査時には、セレクト信号１１２を“Ｈ”レベルにし、電源ライン１１１を選択する。電源ライン１１１は半導体チップ１００の周囲に展開された電源１０３が接続されているため、電源供給ライン１１４に“Ｈ”論理が出力される。そのとき、同時にオン／オフ制御信号１１６によりアナログスイッチ１１５をＯＮさせる。これにより、検査対象である機能ブロック１０１の周辺の電源１０３ａに電源供給ライン１１４の“Ｈ”論理を伴う電圧が印加される。このようにして、機能ブロック１０１の周辺の電源１０３ａが強化され、機能ブロック検査を安定した状態で実施できるようになる。

以上のように本実施の形態によれば、機能ブロック検査に際して、機能ブロック周辺で機能ブロック誤動作を誘発するような電源ドロップが発生した場合の対策として、従来技術のように機能ブロック検査を分割するのではなく、機能ブロック１０１の周辺の電源１０３ａを強化する。これにより、機能ブロック検査時の電源ドロップを未然に回避し、検査を効率的に実施することができる。

（実施の形態２）
次に、本発明の実施の形態２について、図２を参照しながら説明する。

図２は本発明の実施の形態２における半導体集積回路の構成図である。図２において、２０１は既存回路であるロジック回路、２０２はロジック回路２０１内のフリップフロップ、２０３はクロック信号、２０４は“Ｈ”論理信号、２０５は信号出力配線である。

スキャンチェーン接続された複数のフリップフロップ２０２のそれぞれは、モード切り替え端子Ｓの制御により通常動作モードとスキャンモードが切り替えられ、通常動作モード時にはデータ入力端子Ｄにデータが入力され、スキャンモード時にはテストデータ入力端子ＴＤにデータが入力される。初段のフリップフロップのテストデータ入力端子ＴＤに“Ｈ”論理信号２０４が印加されている。前段のフリップフロップの出力端子Ｑは次段のフリップフロップのテストデータ入力端子ＴＤに接続されている。そして、各フリップフロップ２０２の出力端子Ｑからの信号出力配線２０５のそれぞれがアナログスイッチ１１５を介して機能ブロック１０１の周辺の電源１０３ａに接続されている。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

機能ブロックの検査の手法としては実施の形態１と同様であるため、機能ブロック検査時の機能ブロックの周辺の電源の強化に限って以下に説明する。

まず、ロジック回路２０１内のフリップフロップ２０２をスキャンモードに設定し、シフト動作させる。すると、各フリップフロップ２０２の信号出力配線２０５から“Ｈ”論理が出力される。それと同時に、オン／オフ制御信号１１６でアナログスイッチ１１５をＯＮさせる。これにより、機能ブロック１０１の周辺の電源１０３ａに、フリップフロップ２０２から出力された“Ｈ”論理を伴う電圧が印加される。このようにして、既存のフリップフロップのスキャンモードシフト動作のみで機能ブロック検査時の電源ドロップ対策を実現し、検査を効率的に実施することができる。

実施の形態１の場合には、セレクト回路を特別に設けセレクト信号を入力することにより“Ｈ”論理出力を実現しているが、セレクト信号のために余分な配線を必要としている。これに対して、実施の形態２では既存回路にあるフリップフロップにスキャンモードのシフト動作をさせるだけで“Ｈ”論理出力を実現している。すなわち、余分な配線を使用せずにすみ、既存の回路構成のままでよいため、チップサイズの増大を回避することができる。

（実施の形態３）
次に、本発明の実施の形態３について、図３、図４、図５を参照しながら説明する。

図３は本発明の実施の形態３における半導体集積回路の構成図である。

図３において、３０１はロジック回路、３０２は電源強化用セル、３０３は入力端子Ａへの信号入力配線、３０４は入力端子Ｂへの信号入力配線、３０５はセレクト信号、３０６は出力端子Ｙからの信号出力配線、３０７は出力端子ＶＤからの信号出力配線である。

電源強化用セル３０２は、内部に高電位側電源を有し、外部から“Ｈ”論理の入力をしなくてもセレクト信号の制御のみで“Ｈ”論理を出力できるものである。すなわち、セレクト信号３０５を“Ｌ”レベルとするとき信号出力配線３０７はハイインピーダンスを出力し、セレクト信号３０５を“Ｈ”レベルとするとき信号出力配線３０７から“Ｈ”論理を出力する。各電源強化用セル３０２の信号出力配線３０７は機能ブロック１０１の周辺の電源１０３ａに接続されている。アナログスイッチの介在はない。代わりに、電源強化用セル３０２の内部にスイッチング素子がある。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

機能ブロックの検査の手法としては実施の形態１と同様であるため、機能ブロック検査時の機能ブロックの周辺の電源の強化に限って以下に説明する。

まず、通常動作時にはセレクト信号３０５が“Ｌ”レベルにされ、電源強化用セル３０２は通常動作を行う。すなわち、信号入力配線３０３，３０４から入力され、信号出力配線３０６から出力される。信号出力配線３０７はハイインピーダンス状態となる。

次に、機能ブロック検査時にはセレクト信号３０５が“Ｈ”レベルにされる。すると、電源強化用セル３０２は通常動作をせず、信号出力配線３０７に“Ｈ”論理を伴う電圧が出力され、検査対象である機能ブロック１０１の周辺の電源１０３ａへ印加される。このようにして、機能ブロック１０１の周辺の電源１０３ａが強化され、機能ブロック検査を安定した状態で実施できるようになる。

図４は電源強化用セル３０２の一例であるトランスファゲート内蔵ＮＡＮＤ回路４０１の構成図である。４０２はセル内の高電位側電源（ＶＤＤ）、４０３は低電位側電源（ＶＳＳ）、Ｐ１〜Ｐ４はＰchトランジスタ、Ｎ１〜Ｎ４はＮchトランジスタである。

セレクト信号３０５が“Ｌ”レベルのとき、ＮchトランジスタＮ４はオフである。また、ＰchトランジスタＰ３がオン、ＮchトランジスタＮ３がオフであるので、ゲートに高電位側電源４０２が印加されるＰchトランジスタＰ４もオフである。したがって、信号出力配線３０７はハイインピーダンス状態となる。一方、セレクト信号３０５が“Ｈ”レベルになると、ＮchトランジスタＮ４がオンになる。また、ＰchトランジスタＰ３がオフで、ＮchトランジスタＮ３がオンとなり、ゲートに低電位側電源４０３が印加されるＰchトランジスタＰ４もオンになる。その結果、オンのＮchトランジスタＮ４およびＰchトランジスタＰ４を介して高電位側電源４０２が出力端子ＶＤから“Ｈ”論理となって信号出力配線３０７に出力される。

図５は電源強化用セル３０２の一例であるＰチャネルトランジスタ内蔵ＮＡＮＤ回路５０１の構成図である。５０２はセル内の高電位側電源（ＶＤＤ）である。５０３は低電位側電源（ＶＳＳ）、Ｐ５〜Ｐ７はＰchトランジスタ、Ｎ５〜Ｎ６はＮchトランジスタである。セレクト信号３０５が“Ｈ”レベルのとき、ＰchトランジスタＰ７はオフであるので、信号出力配線３０７はハイインピーダンス状態となる。一方、セレクト信号３０５が“Ｌ”レベルになると、ＰchトランジスタＰ７がオンになり、ＰchトランジスタＰ７を介して高電位側電源５０２が出力端子ＶＤから“Ｈ”論理となって信号出力配線３０７に出力される。

図２の実施の形態２の場合には、フリップフロップに“Ｈ”論理を入力している。これに対して、本実施の形態では、電源強化用セルに高電位側電源が内蔵しているので、“Ｈ”論理の入力は必要でなく、セレクト信号の制御のみで“Ｈ”論理の出力を可能としている。その結果、チップサイズを小さくすることができる。

なお、“Ｈ”論理出力が可能な電源強化セルの構成については、図４、図５のものに限定する必要はなく、どのような形で実現しても構わない。

（実施の形態４）
上述した実施の形態１〜３のように、機能ブロック、テスト回路、機能ブロックの周辺の電源、アナログスイッチが全て別々に構成されている場合には、ロジック回路の規模増大、機能ブロックの搭載個数の増加に伴い開発工数が増加する。この不都合にも対応したのが本発明の実施の形態４である。

以下、本発明の実施の形態４について、図６を参照しながら説明する。

図６は本発明の実施の形態４における半導体集積回路の構成図である。図６において、６０１は機能ブロックハードマクロ、６０２は電源強化用入力ポートである。また、３０１ａはロジック回路、３０２は電源強化用セル、３０５はセレクト信号、３０７は信号出力配線、１１０はＡＮＤ回路、１１３はバッファ回路である。

機能ブロック１０１、テスト回路１０２ａ，１０２ｂ、機能ブロック１０１の周辺の電源１０３ａおよびアナログスイッチ１１５をひとまとまりにして機能ブロックハードマクロ６０１が構成されている。この機能ブロックハードマクロ６０１は電源強化用入力ポート６０２を備え、このポートにアナログスイッチ１１５の一端が接続されている。

この機能ブロックハードマクロ６０１を半導体チップ１００上に搭載する。機能ブロックハードマクロ６０１の構成要素のすべてが一括的に搭載される。したがって、実施の形態１〜３に比べて、効率良く組み立てることができる。

この機能ブロックハードマクロ６０１は電源強化用入力ポート６０２を備えており、このポートに対して電源強化セル３０２の信号出力配線３０７を接続すればよい。これにより、電源ドロップ対策が実現できる。

以上のように本実施の形態によれば、上記同様の電源強化の効果が得られるとともに、開発工数の削減が可能になる。

（実施の形態５）
上述した図６の実施の形態４では、電源ドロップ回避のための最終段セルについては必要な数だけ設計者が手作業によって配置する。そのため、セル数の増加に伴い開発工数が増える。この不都合に対応したのが本発明の実施の形態５である。

以下、本発明の実施の形態５について、図７、図８を参照しながら説明する。

図７は本発明の実施の形態５における半導体集積回路の構成図である。図７において、７０１は最終段ロジック回路の配置領域である。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。図８は動作説明に用いるフローチャートである。８０１は機能ブロックハードマクロの配置の工程、８０２は最終段ロジック回路の配置領域の作成の工程、８０３は最終段ロジック回路の配置の工程、８０４配置判定の工程、８０５は配線処理の工程である。

まず、工程８０１により機能ブロックハードマクロ６０１の配置を行う。次いで、工程８０２により最終段ロジック回路の配置領域７０１を作成する。この場合、機能ブロックハードマクロ６０１との接続が考慮される。次いで、工程８０３により最終段のロジック回路３０１ｂを配置する。その後、工程８０４により配置についてのエラー判定を実施し、エラーがない場合は、工程８０５により配線処理を行った上で動作を終了する。配置箇所が妥当でない場合は、工程８０２まで戻って最終段ロジック回路の配置領域の再作成および再配置を行い、エラーがなくなるまで繰り返す。

以上のように本実施の形態によれば、最終段セルを配置したい場所にセル配置領域を設けるのみで作業が完了し、配置結果が妥当でない場合でも配置領域の再形成のみで完了する。そのため、機能ブロック検査時に電源ドロップ量が多く、多数の最終段セルの配置が必要になった場合でも、設計者が一つ一つのセルを配置する必要がなくなる。したがって、開発工数の削減と後戻り工数の削減につながる。もちろん、機能ブロック検査時の電源ドロップを未然に回避し、検査を効率的に実施することができる。

（実施の形態６）
上述した図７の実施の形態５では、最終段ロジック回路の配置領域を設けることで設計者の開発工数を削減するが、最終段ロジック回路の配置領域の作成のために他のセルを配置できない状態になり、ロジック回路配置領域内にデッドスペースを作り上げてしまう場合がある。この不都合に対応したのが本発明の実施の形態６である。

以下、本発明の実施の形態６について、図９、図１０を参照しながら説明する。

図９は本発明の実施の形態６における半導体集積回路の構成図である。図９において、３０７ａは機能ブロックハードマクロ６０１との配線繋がりの関連度の重み付けが施された信号出力配線である。この配線繋がりの関連度の重み付けが施された信号出力配線３０７ａのそれぞれがアナログスイッチ１１５を介して、機能ブロックハードマクロ６０１における機能ブロック１０１の周辺の電源１０３ａに接続されている。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。図１０は動作説明に用いるフローチャートである。１００１は機能ブロックハードマクロの配置の工程、１００２は最終段ロジック回路の信号出力配線の重み付けの工程、１００３は周辺ロジック回路の配置の工程、１００４は配置判定の工程、１００５は配線処理の工程である。

まず、工程１００１により機能ブロックハードマクロ６０１の配置を行う。次いで、工程１００２により最終段のロジック回路３０１ｃにおける電源強化用セル３０２からの信号出力配線３０７ａに配線繋がりの関連度の重み付けを施し、この重み付けされた信号出力配線３０７ａが機能ブロックハードマクロ６０１の電源強化用入力ポート６０２に引き寄せられるよう必要な配線を設定する。これにより、電源強化用セル３０２と電源強化用入力ポート６０２を繋ぐ信号出力配線３０７ａの配線長を可能な限り短くする。重み付けに関しては、通常、指定をしない配線をレベル１とし、複数のレベル２，３…を用意する。そして、機能ブロックハードマクロ６０１の電源強化用入力ポート６０２との繋がりの重要度を考慮して、信号出力配線３０７ａに重み付けを実施する。

次いで、工程１００３によりロジック回路３０１ｃを配置する。その後、工程１００４により配置判定を行う。そして、機能ブロックハードマクロ６０１にロジック回路３０１ｃが引き寄せられて配置されていることが確認でき、問題がなければ、工程１００５により配線処理を行った上で動作を終了する。一方、工程１００４で配置に問題があった場合には、工程１００２に戻り、最終段ロジック回路の信号出力配線に重み付けを施し、機能ブロックハードマクロに最終段のロジック回路が引き寄せられるよう重み付けのレベルを上げ、最終段ロジック回路の配置に問題がなくなるまで繰り返す。

本実施の形態によれば、最終段ロジック回路の配置領域を設ける代わりに、最終段セルの信号出力配線に機能ブロックハードマクロとの配線繋がりの関連度の重み付けを施すことにより、最終段ロジック回路の配置領域を作成していた場所にも最終段セル以外のセルを配置することが可能になり、デッドスペースを削減することができる。また、チップサイズの増大も抑制できる。また、図７の実施の形態５の場合と同様に、設計者が一つ一つのセルを配置する必要がなくなり、開発工数の削減と後戻り工数の削減につながる。もちろん、機能ブロック検査時の電源ドロップを未然に回避し、検査を効率的に実施することができる。

（実施の形態７）
上述した実施の形態４〜６の機能ブロックハードマクロは、機能ブロック、機能ブロックの周辺の電源、アナログスイッチおよびテスト回路を内蔵しているが、構成要素数が多いことから機能ブロックハードマクロ内にもデッドスペースを作り上げてしまうことがある。この不都合に対応したのが本発明の実施の形態７である。

以下、本発明の実施の形態７について、図１１、図１２を参照しながら説明する。

図１１は本発明の実施の形態７における半導体集積回路の構成図である。図１１において、１１０１は簡易型の機能ブロックハードマクロである。この簡易型の機能ブロックハードマクロ１１０１は、機能ブロック１０１とその周辺の電源１０３ａとアナログスイッチ１１５で構成されており、テスト回路１０２ａ，１０２ｂは含まれていない。１１０２は電源強化用入力ポートである。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。図１２は動作説明に用いるフローチャートである。１２０１は機能ブロックハードマクロの配置の工程、１２０２は最終段ロジック回路の信号出力配線とテスト回路の配線の重み付けの工程、１２０３は周辺ロジック回路の配置の工程、１２０４は配置判定の工程、１２０５は配線処理の工程である。

まず、工程１２０１により簡易型の機能ブロックハードマクロ１１０１の配置を行う。次いで、工程１２０２により最終段のロジック回路３０１ｃにおける電源強化用セル３０２からの信号出力配線３０７ａに配線繋がりの関連度の重み付けを施すとともに、テスト回路１０２ａ，１０２ｂに至る検査信号入力配線１０５および検査信号出力配線１０６の各配線にも同様の重み付けを施す。これによって、重み付けされた配線が電源強化用入力ポート１１０２に引き寄せられるようにする。配線の重み付けに関しては、図９の実施の形態６に示したものと同様の方式を用いる。

次いで、工程１２０３によりロジック回路３０１ｃを配置する。その後、工程１２０４により配置判定を行う。そして、問題がなければ、工程１２０５により配線処理を行った上で動作を終了する。一方、工程１２０４で配置に問題があった場合には、工程１２０２に戻り、最終段ロジック回路の信号出力配線およびテスト回路の配線の重み付けを施し、簡易型の機能ブロックハードマクロに最終段のロジック回路およびテスト回路が引き寄せられるよう重み付けのレベルを上げ、配置に問題がなくなるまで繰り返す。

本実施の形態によれば、テスト回路を内蔵しない簡易型の機能ブロックハードマクロに繋がる全ての回路の配線に重みを付け、そのブロックハードマクロに引き寄せる形で配置するようにしている。その結果として、簡易型の機能ブロックハードマクロの内部は必要最小限の構成にとどめることができ、その内部のデッドスペースをも削減することができる。また、図７の実施の形態５の場合と同様に、設計者が一つ一つのセルを配置する必要がなくなり、開発工数の削減と後戻り工数の削減につながる。また、図９の実施の形態６の場合と同様に、チップサイズの増大を抑制することができる。もちろん、機能ブロック検査時の電源ドロップを未然に回避し、検査を効率的に実施することができる。

（実施の形態８）
機能ブロックの検査時に電源強化を行うためにロジック回路から“Ｈ”論理を出力しても、配線の故障等により正常に“Ｈ”論理を出力できない場合がある。上述した実施の形態の場合には、ロジック回路からの“Ｈ”論理出力が正常か否かを確認していないので、場合によっては電源ドロップ対策が不充分になる可能性が残っている。この不都合に対応したのが本発明の実施の形態８である。

以下に、本発明の実施の形態８について、図１３を参照しながら説明する。

図１３は本発明の実施の形態８における半導体集積回路の構成図である。図１３において、１３０１はＡＮＤ回路である。複数の電源強化用セル３０２からの信号出力配線３０７のそれぞれが分岐されてＡＮＤ回路１３０１への入力配線１３０２とされ、ＡＮＤ回路１３０１からの信号出力配線１３０３が外部に導出されている。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

まず、通常動作時にはセレクト信号３０５が“Ｌ”レベルにされ、電源強化用セル３０２は通常動作を行う。すなわち、信号入力配線３０３，３０４が活性化され、通常動作時の信号出力配線３０６が活性化される。一方、信号出力配線３０７はハイインピーダンス状態である。

機能ブロック検査時には、電源強化用セル３０２に対して“Ｈ”レベルのセレクト信号３０５を入力する。その結果、信号出力配線３０７に“Ｈ”論理が出力され、簡易型の機能ブロックハードマクロ１１０１の機能ブロック１０１の周辺の電源１０３ａに印加される。同時に、ＡＮＤ回路１３０１にも入力される。

複数の電源強化用セル３０２からの信号出力がいずれも正常である場合、ＡＮＤ回路１３０１への入力配線１３０２はいずれも“Ｈ”であるので、信号出力配線１３０３に“Ｈ”が出力される。これで機能ブロック検査が正常に行えると判断できる。

もし、ＡＮＤ回路１３０１への入力配線１３０２の少なくともいずれか一つが“Ｌ”であれば、信号出力配線１３０３に“Ｌ”が出力される。この場合、信号出力配線３０７のいずれかが故障していると判断し、当該の半導体チップ１００は検査対象から除外する。

以上のように本実施の形態によれば、機能ブロック検査に入る前に、ＡＮＤ回路１３０１の出力をチェックすることを通じて、機能ブロック１０１周りの電源１０３ａに対する電源ドロップ対策（電源強化）が正常に施されているか否かを診断することができる。この診断を経た状態で機能ブロック検査で異常があれば、電源ドロップの影響を受けない機能ブロック自身の故障であると判断することができる。

（実施の形態９）
上記の図１３の実施の形態８の場合には、検査前の診断において異常があった場合に複数の電源強化用セル３０２の信号出力配線３０７のいずれが異常であるのかの区別がつかない。この不都合に対応したのが本発明の実施の形態９である。

以下に、本発明の実施の形態９について、図１４を参照しながら説明する。

図１４は本発明の実施の形態９における半導体集積回路の構成図である。図１４において、１４０１はワイヤードオアされた論理検出信号、３０５ａはセレクト信号Ｓ１、３０５ｂはセレクト信号Ｓ２である。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

まず、セレクト信号（Ｓ１）３０５ａを入力して対応する電源強化用セル３０２ａの信号出力配線３０７ａに“Ｈ”論理が出力されると、論理検出信号１４０１も“Ｈ”となり、機能ブロック１０１の周辺の電源１０３ａに対する電源強化が正常であると判断できる。同様に、セレクト信号（Ｓ２）３０５ｂを入力して対応する電源強化用セル３０２ｂの信号出力配線３０７ｂに“Ｈ”論理が出力されると、論理検出信号１４０１も“Ｈ”となり、やはり電源強化が正常であると判断できる。

しかし、セレクト信号（Ｓ１）３０５ａを入力したときに論理検出信号１４０１が“Ｌ”のままであるときは、
対応する信号出力配線３０７ａが故障していることが分かる。また、セレクト信号（Ｓ２）３０５ｂを入力したときに論理検出信号１４０１が“Ｌ”のままであるときは、同様に、対応する信号出力配線３０７ｂが故障していることが分かる。これらの場合には、電源供給回路が故障していると判断し、その半導体チップ１００は機能ブロック検査の対象から除外する。

本実施の形態の手法を用いることにより、ロジック回路の信号出力配線状態を確認し、且つ、どの信号出力配線が正常でないかも判断可能となり、ＬＳＩ半導体チップの解析容易性の向上に繋がる。

（実施の形態１０）
上記の図１４の実施の形態９の場合には、検査の事前に、どの信号出力配線が正常でないかを診断することが可能であるが、その異常配線を除外し、正常動作している配線だけを有効にして検査に進むことは不可能である。この不都合に対応したのが本発明の実施の形態１０である。

次に、本発明の実施の形態１０について、図１５を参照しながら説明する。

図１５は本発明の実施の形態１０における半導体集積回路の構成図である。

図１５において、１５０１はカウンター回路信号入力配線、１５０２はカウンター回路、１５０３はカウンター回路信号出力配線である。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

まず、カウンター回路１５０２は一例として２ビットカウンターとして説明する。カウンター回路信号入力配線１５０１に制御信号を入力し、カウンター回路信号出力配線１５０３から順次“ＬＬ”，“ＬＨ”，“ＨＬ”，“ＨＨ”を出力し、電源強化用セル３０２ａ，３０２ｂへその信号を入力する。

“ＬＬ”のときは、電源強化用セル３０２ａ，３０２ｂの信号出力配線３０７ａ，３０７ｂはいずれも“Ｌ”論理であり、論理検出信号１４０１は“Ｌ”である。

“ＬＨ”のときは、電源強化用セル３０２ａが活性化され、電源強化用セル３０２ｂは非活性である。論理検出信号１４０１が“Ｈ”であれば電源強化用セル３０２ａの信号出力配線３０７ａは正常であり、論理検出信号１４０１が“Ｌ”であれば信号出力配線３０７ａは異常となっている。

“ＨＬ”のときは、電源強化用セル３０２ｂが活性化され、電源強化用セル３０２ａは非活性である。論理検出信号１４０１が“Ｈ”であれば電源強化用セル３０２ｂの信号出力配線３０７ｂは正常であり、論理検出信号１４０１が“Ｌ”であれば信号出力配線３０７ｂは異常となっている。

“ＨＨ”のときは、電源強化用セル３０２ａ，３０２ｂの双方が活性化される。論理検出信号１４０１が“Ｈ”であれば電源強化用セル３０２ａ，３０２ｂの信号出力配線３０７ａ，３０７ｂの双方が正常であり、論理検出信号１４０１が“Ｌ”であれば信号出力配線３０７ａ，３０７ｂの双方が異常となっている。

以上のようにして、全ての信号出力配線３０７を検査し、正常動作しているものを確認する。

信号出力配線３０７の状態を確認した後、論理検出信号１４０１として“Ｈ”論理を正常に出力しているときのカウンター回路信号入力配線１５０１への入力だけ有効とし、その他は動作させない。このように調整した状態で電源ドロップ対策を施し、安定した形で機能ブロック検査を実施することが可能となる。

以上のように本実施の形態によれば、機能ブロックの検査に先立って正常な出力状態を保っている配線を特定し、機能ブロック検査時には、その正常な信号出力配線のみを有効にする。これにより、セレクト信号を外部より制御する必要がなく、カウンターの制御のみで自動検査が可能となる。

（実施の形態１１）
上記の図１５の実施の形態１０の場合には、正常な信号出力配線のみを活かす形態のカウンター回路の設定をマニュアル的に行う必要があり、作業効率が問題となる。この不都合に対応したのが本発明の実施の形態１１である。

以下に、本発明の実施の形態１１について、図１６を参照しながら説明する。

図１６は本発明の実施の形態１１における半導体集積回路の構成図である。図１６において、１６０１は論理検出結果フィードバック信号、１６０２はメモリ、１６０３はメモリ信号出力配線、１６０４はセレクタ回路、１６０５はセレクタ回路制御信号である。セレクタ回路１６０４は、セレクタ回路制御信号１６０５の設定に応じて、カウンター回路１５０２からのカウンター回路信号出力配線１５０３を選択する状態と、メモリ１６０２からのメモリ信号出力配線１６０３を選択する状態とが切り換えられるようになっている。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

検査に先立つ診断モードにおいて、セレクタ回路制御信号１６０５を制御することにより、セレクタ回路１６０４にカウンター回路信号出力配線１５０３を選択させる。カウンター回路１５０２によりカウントアップされた信号をカウンター回路信号出力配線１５０３に出力する。

図１５の実施の形態１０の場合と同様にして、電源強化用セル３０２ａ，３０２ｂの信号出力配線３０７ａ，３０７ｂが正常か否かのチェックが時系列的に行われ、その結果が論理検出結果フィードバック信号１６０１を介してメモリ１６０２に順次に蓄積される。カウンター回路１５０２のカウントアップが終了し診断が終了すると、全ての信号出力配線３０７ａ，３０７ｂの状態がメモリ１６０２に保持されている。

次いで、セレクタ回路制御信号１６０５の論理を反転して、セレクタ回路１６０４に今度はメモリ信号出力配線１６０３を選択させる。これで検査モードに切り替えられる。メモリ１６０２に保持している診断結果データに基づいてロジック回路３０１ｆを制御し、機能ブロック検査を実施する。

以上のように本実施の形態によれば、診断結果をメモリに保持し、そのメモリに保持した診断結果を用いて電源強化用セルを制御することにより、マニュアル設定を行わなくても、正常出力していない配線箇所を除く状態での電源強化を実現することができる。

（実施の形態１２）
上記の図１６の実施の形態１１の場合には、信号出力配線のレベルが“Ｈ”でありさえすれば、信号出力配線の配線抵抗値が機能ブロック検査時の動作に耐えられない程度に高い場合でも、これを許容している。その結果として、機能ブロック検査が失敗に至る可能性を含んでいる。この不都合に対応したのが本発明の実施の形態１２である。

以下に、本発明の実施の形態１２について、図１７を参照しながら説明する。

図１７は本発明の実施の形態１２における半導体集積回路の構成図である。図１７において、１７０１はコンパレータ回路、１７０２は抵抗素子である。その他の構成要素は既述のものと同様であるので、同一構成要素に同一符号を付すにとどめ、説明を省略する。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を以下に説明する。

検査に先立つ診断において、電源強化用セル３０２ａ，３０２ｂまたは信号出力配線３０７ａ，３０７ｂに異常がある場合の動作については、図１６の場合と同様である。すなわち、コンパレータ回路１７０１から出力される論理検出結果フィードバック信号１６０１は“Ｌ”のままである。

また、異常がない場合において、さらに信号出力配線３０７ａ，３０７ｂの配線抵抗値も正常である場合には、“Ｈ”の論理検出結果フィードバック信号１６０１が出力される。この点も、図１６の場合と同様である。

しかし、異常がない場合であっても、信号出力配線３０７ａ，３０７ｂの配線抵抗値に異常があって、機能ブロック検査時には正常な動作に耐えられない程度に配線抵抗値が大きい場合には、論理検出結果フィードバック信号１６０１は“Ｈ”ではなく、“Ｌ”となる。この点が本実施の形態の特徴である。

以上のように本実施の形態によれば、機能ブロック検査時に電源ドロップ対策を施す上で適正判断を配線抵抗値についても実行することにより、冗長配線などに起因して配線抵抗値が過剰になっている場合には、これを除外する。すなわち、機能ブロック検査時の電源ドロップ対策には使用しない。その結果として、図１６の場合に比べて、機能ブロック検査時の電源ドロップ対策をより良い状態で実施できる。

（実施の形態１３）
上記の図１７の実施の形態１２の場合には、電源強化用セルから“Ｈ”論理が正常に出力されているが配線抵抗値の点で問題がある信号出力配線に関しては、これを電源強化には使用しないのであるが、そのような信号出力配線が多数になると、電源強化が不充分となり、機能ブロック検査が一括で実施できなくなる可能性が生じてくる。この不都合に対応したのが本発明の実施の形態１３である。

次に、本発明の実施の形態１３について、図１８、図１９を参照しながら説明する。

図１８は本発明の実施の形態１３における半導体集積回路の構成図である。すでに説明したのと同一の構成要素については同一符号を付す。

以上のように構成された本実施の形態の半導体集積回路について、その動作の一例を図１９のフローチャートに基づいて以下に説明する。

まず、工程１９０１により機能ブロックハードマクロ６０１の配置を行う。次いで、工程１９０２により最終段のロジック回路３０１ａにおける電源強化用セル３０２からの信号出力配線３０７に配線繋がりの関連度の重み付けを施すとともに、テスト回路１０２ａ，１０２ｂに至る検査信号入力配線１０５および検査信号出力配線１０６の各配線にも同様の重み付けを施す。これによって、重み付けされた配線が電源強化用入力ポート６０２に引き寄せられるようにする。次いで、工程１９０３によりロジック回路３０１ａを配置する。その後、工程１９０４により現時点での配置判定を行う。そして、問題がなければ、工程１９０５により配線処理を行った上で動作を終了する。一方、工程１９０４で配置に問題があった場合には、工程１９０２に戻り、最終段ロジック回路の信号出力配線およびテスト回路の配線の重み付けを施し、簡易型の機能ブロックハードマクロに最終段のロジック回路およびテスト回路が引き寄せられるよう重み付けのレベルを上げ、配置に問題がなくなるまで繰り返す。以上は図１２の場合と同様である。

配置に問題がなくなると、次に、工程１９０６に進んで、配線抵抗値のデータベースを作成する。次いで、工程１９０７により、前記作成したデータベースを基にして許容できる配線抵抗限界値を決定し、電源ドロップ対策に際して配線抵抗値が一定値より大きくて電源ドロップ対策に好ましくない配線を選択する。次いで、工程１９０８により配線判定を行う。配線判定で問題がない場合は本フローの動作を終了し、引き続いて物理設計を行う。一方、問題がある場合には、工程１９０９により、配線抵抗限界値を超える配線について前記の決定した配線抵抗値以下になるまで配線の修正を行う。

以上のように本実施の形態によれば、配線抵抗値が問題となる信号出力配線が増えても、その配線を修正することにより、配線抵抗値に問題がないようにしているので、電源強化のために多くの信号出力配線を使用することができる。その結果、機能ブロック検査に支障をきたさないよう、電源強化を最大限に活かすことができる。

本発明は、機能ブロックごとの検査時に電源ドロップを自動的に回避する半導体装置等として有用である。また、モード設定の変更などにより機能ブロック検査時以外でも、ＬＳＩ半導体チップの電源ドロップ回避に応用できる。

本発明にかかわる実施の形態１の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態２の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態３の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態３の電源強化用セルの構成を示す回路図 本発明にかかわる実施の形態３の電源強化用セルの別の構成を示す回路図 本発明にかかわる実施の形態４の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態５の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態５の半導体集積回路の検査方法を示すフローチャート 本発明にかかわる実施の形態６の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態６の半導体集積回路の検査方法を示すフローチャート 本発明にかかわる実施の形態７の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態７の半導体集積回路の検査方法を示すフローチャート 本発明にかかわる実施の形態８の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態９および半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態１０の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態１１の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態１２の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態１３の半導体集積回路の構成を示すブロック回路図 本発明にかかわる実施の形態１３の半導体集積回路の検査方法を示すフローチャート

符号の説明

１００ 半導体チップ
１０１ 機能ブロック
１０２ａ，１０２ｂ テスト回路
１０３ 電源
１０３ａ 機能ブロックの周囲の電源
１０４ テストモード信号
１０５ 検査信号入力配線
１０６ 検査信号出力配線
１０７ 検査結果信号
１０８ ロジック回路
１０９ セレクタ回路
１１０ ＡＮＤ回路
１１１ 電源ライン
１１２ セレクト信号
１１３ バッファ回路
１１４ 電源供給ライン
１１５ アナログスイッチ
１１６ オン／オフ制御信号
２０１ ロジック回路
２０２ フリップフロップ
２０３ クロック信号
２０４ “Ｈ”論理信号
２０５ 信号出力配線
３０１ ロジック回路
３０２ 電源強化用セル
３０５ セレクト信号
３０３，３０４ 信号入力配線
３０５ セレクト信号
３０６，３０７ 信号出力配線
４０１ トランスファゲート内蔵ＮＡＮＤ回路
４０２ 高電位側電源
４０３ 低電位側電源
５０１ Ｐチャネルトランジスタ内蔵ＮＡＮＤ回路
５０２ 高電位側電源
５０３ 低電位側電源
６０１ 機能ブロックハードマクロ
６０２ 電源強化用入力ポート
７０１ 最終段ロジック回路の配置領域
８０１ 機能ブロックハードマクロ配置工程
８０２ 最終段ロジック回路の配置領域作成工程
８０３ 最終段のロジック回路配置工程
８０４ 配置判定工程
８０５ 配線処理工程
１００１ 機能ブロックハードマクロ配置工程
１００２ 最終段ロジック回路信号出力配線の重み付け工程
１００３ 周辺ロジック回路配置工程
１００４ 配置判定工程
１００５ 配線処理工程
１１０１ 簡易型の機能ブロックハードマクロ
１１０２ 電源強化用入力ポート
１２０１ 機能ブロックハードマクロ配置工程
１２０２ 最終段ロジック回路信号出力配線・テスト回路配線の重み付け工程
１２０３ 周辺ロジック回路配置工程
１２０４ 配置判定工程
１２０５ 配線処理工程
１３０１ ＡＮＤ回路
１４０１ 論理検出信号
３０５ａ セレクト信号Ｓ１
３０５ｂ セレクト信号Ｓ２
１５０１ カウンター回路
１６０１ 論理検出結果フィードバック信号
１６０２ メモリ
１６０４ セレクタ回路
１７０１ コンパレータ回路
１７０２ 抵抗
１９０１ 機能ブロックハードマクロ配置工程
１９０２ 最終段ロジック回路信号出力配線・テスト回路配線の重み付け工程
１９０３ 周辺ロジック回路配置工程
１９０４ 配置判定工程
１９０５ 配線処理工程
１９０６ 配線抵抗データベース作成工程
１９０７ “Ｈ”論理信号出力配線抵抗限界値決定工程
１９０８ 配線判定工程
１９０９ 配線抵抗限界値を超える対象配線修正工程

Claims (14)

1. 機能ブロックと、前記機能ブロックの周辺の電源である機能ブロック周辺電源と、前記機能ブロックに対するテスト回路と、ロジック回路とが搭載された半導体集積回路であって、
   前記テスト回路を用いた前記機能ブロックの検査時に、前記ロジック回路の出力状態を“Ｈ”論理に制御し、前記ロジック回路からの“Ｈ”論理出力をスイッチ手段を介して前記機能ブロック周辺電源に印加するように構成されている半導体集積回路。
2. 前記ロジック回路は、半導体チップの電源を選択可能な複数のセレクタ回路から構成されている請求項１に記載の半導体集積回路。
3. 前記ロジック回路は、スキャンチェーン接続されてシフト動作可能な複数のフリップフロップから構成されている請求項１に記載の半導体集積回路。
4. 機能ブロックと、前記機能ブロックの周辺の電源である機能ブロック周辺電源と、前記機能ブロックに対するテスト回路と、ロジック回路とが搭載された半導体集積回路であって、
   前記テスト回路を用いた前記機能ブロックの検査時に、前記ロジック回路の出力状態を“Ｈ”論理に制御し、前記ロジック回路からの“Ｈ”論理出力を前記機能ブロック周辺電源に印加するように構成され、
   前記ロジック回路は、内蔵の電源と、前記機能ブロック周辺電源に対する出力端子と、機能ブロック検査時に導通して前記内蔵の電源を前記出力端子に接続するスイッチング素子とを有する電源強化用セルで構成されている半導体集積回路。
5. 前記機能ブロック、前記機能ブロック周辺電源、前記テスト回路および前記スイッチ手段は、まとめられて１つの機能ブロックハードマクロに構成され、この機能ブロックハードマクロは前記ロジック回路の出力に接続される電源強化用入力ポートを有している請求項１に記載の半導体集積回路。
6. 機能ブロックを配置する工程と、
   最終段のロジック回路の配置領域を作成する工程と、
   前記作成した領域に前記最終段のロジック回路を配置する工程と、
   前記ロジック回路の配置の良否を判定し、配置が最適でない場合は前記最終段のロジック回路の配置領域を作成する工程に戻る工程と、
   前記判定において配置が最適になったときに配線処理を行う工程と
   を含むことを特徴とする半導体集積回路の検査方法。
7. 機能ブロックハードマクロを配置する工程と、
   最終段のロジック回路の信号出力配線に配線の関連度である重み付けを行う工程と、
   前記最終段のロジック回路を配置する工程と、
   前記ロジック回路の配置の良否を判定し、配置が最適でない場合は前記最終段のロジック回路の信号出力配線に重み付けを行う工程に戻る工程と、
   前記判定において配置が最適になったときに配線処理を行う工程と
   を含むことを特徴とする半導体集積回路の検査方法。
8. 機能ブロックハードマクロを配置する工程と、
   最終段のロジック回路の信号出力配線およびテスト回路の信号出力配線に配線の関連度である重み付けを行う工程と、
   前記最終段のロジック回路を配置する工程と、
   前記ロジック回路の配置の良否を判定し、配置に問題がある場合は前記ロジック回路の信号出力配線およびテスト回路の信号出力配線に重み付けを行う工程に戻る工程と、
   前記判定において配置に問題がなくなったときに配線処理を行う工程と
   を含むことを特徴とする半導体集積回路の検査方法。
9. 請求項１〜５に記載の半導体集積回路について、前記機能ブロックの検査に先立って前記ロジック回路の出力を半導体チップ外部へ取り出してモニターする半導体集積回路の検査方法。
10. 前記ロジック回路を構成する複数の電源強化用セルの出力を順次にモニターする請求項９に記載の半導体集積回路の検査方法。
11. 前記モニターした前記電源強化用セルの出力結果に基づいて、異常の電源強化用セルは除外し正常の電源強化用セルのみを選択して動作させる状態で機能ブロック検査を行う請求項１０に記載の半導体集積回路の検査方法。
12. 前記モニターした前記電源強化用セルの出力結果を順次に記憶し、その記憶した最終のモニター結果をフィードバックして、自動で、前記異常の電源強化用セルは除外し正常の電源強化用セルのみを選択して動作させる状態で機能ブロック検査を行う請求項１１に記載の半導体集積回路の検査方法。
13. 前記正常の電源強化用セルの信号出力配線のうち、配線抵抗値が不適合のものを除外して、前記モニター結果の記憶を行う請求項１２に記載の半導体集積回路の検査方法。
14. 機能ブロックハードマクロを配置する工程と、
    最終段のロジック回路の信号出力配線およびテスト回路の信号出力配線に配線の関連度である重み付けを行う工程と、
    前記最終段のロジック回路を配置する工程と、
    前記ロジック回路の配置の良否を判定し、配置に問題がある場合は前記ロジック回路の信号出力配線およびテスト回路の信号出力配線に重み付けを行う工程に戻る工程と、
    前記判定において配置に問題がなくなったときに配線処理を行う工程と、
    配線抵抗値のデータベースを作成する工程と、
    前記作成したデータベースに基づいて配線抵抗限界値を決定し、配線抵抗限界値に不適合の信号出力配線を選択する工程と、
    前記不適合の信号出力配線について配線修正を行う工程と
    を含むことを特徴とする半導体集積回路の検査方法。
    
    

Images