KR20150127923A

KR20150127923A - 이미지 센싱 장치

Info

Publication number: KR20150127923A
Application number: KR1020140054293A
Authority: KR
Inventors: 신민석; 손영철
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-05-07
Filing date: 2014-05-07
Publication date: 2015-11-18
Also published as: US20150326836A1; US9516246B2

Abstract

픽셀 어레이를 둘 이상의 행 단위로 제어 가능한 이미지 센싱 장치에 관한 것으로, 복수의 픽셀이 행(row)과 열(column) 방향으로 배열된 픽셀 어레이; 상기 픽셀 어레이에 포함된 복수의 행 중 일부의 행들을 둘 이상의 행 단위로 제어하되, 연속된 순서의 행들로부터 픽셀신호들이 동시에 출력되도록 제어하기 위한 행 제어부; 상기 픽셀신호들 중 일부를 행 순서에 따라 순차적으로 리드아웃하기 위한 제1 리드아웃 회로부; 상기 픽셀신호들 중 나머지를 행 순서에 따라 순차적으로 리드아웃하기 위한 제2 리드아웃 회로부; 및 상기 제1 및 제2 리드아웃 회로부로부터 상기 행 순서에 따라 순차적으로 리드아웃되는 리드아웃신호들을 행 별로 저장하기 위한 저장부를 포함하는 이미지 센싱 장치가 제공된다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.

일반적으로, 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.

본 발명은 픽셀신호를 색상별로 리드아웃할 수 있으면서도 디지털 라인 메모리의 개수를 감소시킨 이미지 센싱 장치를 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 복수의 픽셀이 행(row)과 열(column) 방향으로 배열된 픽셀 어레이; 상기 픽셀 어레이에 포함된 복수의 행 중 일부의 행들을 둘 이상의 행 단위로 제어하되, 연속된 순서의 행들로부터 픽셀신호들이 동시에 출력되도록 제어하기 위한 행 제어부; 상기 픽셀신호들 중 일부를 행 순서에 따라 순차적으로 리드아웃하기 위한 제1 리드아웃 회로부; 상기 픽셀신호들 중 나머지를 행 순서에 따라 순차적으로 리드아웃하기 위한 제2 리드아웃 회로부; 및 상기 제1 및 제2 리드아웃 회로부로부터 상기 행 순서에 따라 순차적으로 리드아웃되는 리드아웃신호들을 행 별로 저장하기 위한 저장부를 포함할 수 있다.

여기서, 상기 행 제어부는 상기 픽셀 어레이의 첫 번째 행 및 마지막 번째 행에 대해서만 하나의 행 단위로 제어하고, 상기 첫 번째 행 및 상기 마지막 번째 행을 제외한 나머지 행들을 2 개의 행 단위로 제어할 수 있다.

본 발명의 실시예는 픽셀신호를 색상별로 리드아웃함으로써 리드아웃 경로에서 발생하는 컬러 노이즈(color noise)를 최소화할 수 있는 효과가 있다. 또한, 본 발명의 실시예는 디지털 라인 메모리의 개수를 감소시킴으로써 면적을 줄일 수 있는 효과가 있다.

도 1은 본 발명의 비교예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 단위 픽셀 그룹의 픽셀 구조를 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 픽셀 어레이를 더욱 자세하게 설명하기 위한 구성도이다.
도 4는 도 1에 도시된 하부 리드아웃 회로부의 내부 구성도이다.
도 5는 도 1에 도시된 상부 리드아웃 회로부의 내부 구성도이다.
도 6 내지 도 8은 본 발명의 비교예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 도면들이다.
도 9는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 10은 도 9에 도시된 픽셀 어레이를 더욱 자세하게 설명하기 위한 구성도이다.
도 11은 도 9에 도시된 하부 리드아웃 회로부의 내부 구성도이다.
도 12는 도 9에 도시된 상부 리드아웃 회로부의 내부 구성도이다.
도 13 내지 도 16은 본 발명의 제1 실시예예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 도면들이다.
도 17은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 18은 도 17에 도시된 단위 픽셀 그룹의 픽셀 구조를 설명하기 위한 회로도이다.
도 19는 도 17에 도시된 픽셀 어레이를 더욱 자세하게 설명하기 위한 구성도이다.
도 20은 도 17에 도시된 하부 리드아웃 회로부의 내부 구성도이다.
도 21은 도 17에 도시된 상부 리드아웃 회로부의 내부 구성도이다.
도 22 내지 도 25는 본 발명의 제2 실시예예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 도면들이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1에는 비교예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있고, 도 2에는 도 1에 도시된 픽셀 그룹의 픽셀 구조를 설명하기 위한 회로도가 도시되어 있고, 도 3에는 도 1에 도시된 픽셀 어레이를 더욱 자세하게 설명하기 위한 구성도가 도시되어 있고, 도 4에는 도 1에 도시된 하부 리드아웃 회로부의 내부 구성도가 도시되어 있으며, 도 5에는 도 1에 도시된 상부 리드아웃 회로부의 내부 구성도가 도시되어 있다.

도 1을 참조하면, 이미지 센싱 장치(100)는 복수의 픽셀이 행(row)과 열(column) 방향으로 배열된 픽셀 어레이(110)와, 상기 복수의 픽셀을 2 개의 행 단위로 제어하기 위한 행 제어부(120)와, 픽셀 어레이(100)의 전체 행 중 절반의 행들로부터 행 단위로 출력되는 제1 픽셀신호들을 전송하기 위한 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)과, 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 전송되는 상기 제1 픽셀신호들을 리드아웃하기 위한 하부 리드아웃 회로부(130)와, 하부 리드아웃 회로부(130)를 제어하기 위한 하부 리드아웃 제어부(140)와, 픽셀 어레이(100)의 전체 행 중 나머지 절반의 행들로부터 행 단위로 출력되는 제2 픽셀신호들을 전송하기 위한 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)과, 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 전송되는 상기 제2 픽셀신호들을 리드아웃하기 위한 상부 리드아웃 회로부(150)와, 상부 리드아웃 회로부(150)를 제어하기 위한 상부 리드아웃 제어부(160)와, 하부 리드아웃 회로부(130)로부터 출력되는 하부 디지털신호들과 상부 리드아웃 회로부(150)로부터 출력되는 상부 디지털신호들을 저장하고 행 순서대로 출력하기 위한 제1 내지 제8 라인 메모리부(180A ~ 180H)와, 제1 내지 제8 라인 메모리부(180A ~ 180H)를 제어하기 위한 라인 메모리 제어부(170)를 포함할 수 있다.

픽셀 어레이(110)는 예정된 패턴으로 배열될 수 있다. 예컨대, 픽셀 어레이(110)는 베이어(Bayer) 패턴으로 배열될 수 있다. 베이어 패턴은 2 x 2 픽셀들의 반복 셀로 구성되며, 각각의 셀에는 2개의 그린 색상(Gr, Gb)의 픽셀이 대각선으로 대향하도록 배치되고, 레드 색상(R)의 픽셀과 블루 색상(B)의 픽셀이 나머지 코너에 배치될 수 있다. 여기서, 열 방향으로 인접한 2 개의 픽셀을 포함하는 픽셀 그룹은 각각의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 각각의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 공유하는 2-shared 픽셀 구조를 가질 수 있다. 예컨대, 2-shared 픽셀 구조는 도 2에 도시된 바와 같이, 2 개의 픽셀에 대응하는 2 개의 포토 다이오드(PD_#0, PD_#1)가 2 개의 전달 트랜지스터(MT0, MT1)를 매개하여 플로팅 디퓨전 노드(FD)에 공통으로 접속되며, 2 개의 포토 다이오드(PD_#0, PD_#1)가 초기화 트랜지스터(MR)와 구동 트랜지스터(MD)와 선택 트랜지스터(MS)를 공유하는 구조를 가질 수 있다. 2-shared 픽셀 구조는 공지된 기술이므로, 그에 대한 자세한 설명은 생략하도록 한다.

계속해서, 픽셀 어레이(110)를 설명하면, 열 방향의 상기 픽셀 그룹들은 각각의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 각각의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)에 교대로 접속될 수 있다. 예컨대, 도 3을 참조하면, 제1 열(COL<0>)에 포함된 제1 픽셀 그룹은 제1 행(ROW<0>)에 포함된 블루 색상(B)의 픽셀과 제2 행(ROW<1>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있다. 그리고, 제1 열(COL<0>)에 포함된 제2 픽셀 그룹은 제3 행(ROW<2>)에 포함된 블루 색상(B)의 픽셀과 제4 행(ROW<3>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있다. 그리고, 제1 열(COL<0>)에 포함된 제3 픽셀 그룹은 제5 행(ROW<4>)에 포함된 블루 색상(B)의 픽셀과 제6 행(ROW<5>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있다. 그리고, 제1 열(COL<0>)에 포함된 제4 픽셀 그룹은 제7 행(ROW<6>)에 포함된 블루 색상(B)의 픽셀과 제8 행(ROW<4>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있다. 다시 말해, 제1 열(COL<0>)에 포함된 픽셀 그룹 중 홀수 번째 픽셀 그룹들은 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있고, 제1 열(COL<0>)에 포함된 픽셀 그룹 중 짝수 번째 픽셀 그룹들은 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있다. 나머지 열에 포함된 픽셀 그룹들도 동일한 접속 구조를 가지므로, 그에 대한 설명은 생략하도록 한다.

다시 도 1을 참조하면, 행 제어부(120)는 2 개의 행에 포함된 픽셀들을 동시에 제어할 수 있다. 예컨대, 행 제어부(120)는 제1 행(ROW<0>)에 포함된 픽셀들로부터 픽셀신호들이 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 출력되도록 제어할 수 있고, 동시에 제3 행(ROW<2>)에 포함된 픽셀들로부터 픽셀신호들이 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 출력되도록 제어할 수 있다. 이는 열당 2 개의 컬럼라인 - 홀수 번째 컬럼라인과 짝수 번째 컬럼라인을 포함함 - 이 구비되기 때문에 가능한 것이다.

하부 리드아웃 회로부(130)는 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 병렬로 전송되는 픽셀신호들을 직렬로 변환하여 라인 메모리 제어부(170)에게 전달할 수 있다. 예컨대, 하부 리드아웃 회로부(130)는 도 4에 도시된 바와 같이, 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)과 1대 1로 구비되며 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 전송되는 픽셀신호들을 디지털신호로 변환하기 위한 복수의 하부 리드아웃부(131A, 131B, …)와, 복수의 하부 리드아웃부(131A, 131B, …)로부터 출력되는 하부 디지털신호들을 행 별로 직렬로 출력하기 위한 하부 직렬화부(133)를 포함할 수 있다.

여기서, 복수의 하부 리드아웃부(131A, 131B, …)는 모두 동일한 구성을 가지므로, 이하에서는 제1 하부 리드아웃부(131A)만을 대표적으로 설명한다. 제1 하부 리드아웃부(131A)는 제1 홀수 번째 컬럼라인(COL_O<0>)을 통해 전송되는 픽셀신호를 제1 하부 디지털신호로 변환하기 위한 제1 하부 신호변환부(131A_1)와, 상기 제1 하부 디지털신호를 래치하기 위한 제1 하부 래치부(131A_3)를 포함할 수 있다. 제1 하부 신호변환부(131A_1)는 아날로그-디지털 변환기(Analog to Digital Converter : ADC)를 포함할 수 있다. 제1 하부 래치부(131A_3)는 멀티 비트의 제1 하부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

그리고, 하부 직렬화부(133)는 복수의 하부 리드아웃부(131A, 131B, …)로부터 출력되는 하부 디지털신호들을 제1 및 제2 채널(CH0, CH1)을 통해 행 별로 순차적으로 출력할 수 있다. 물론, 하부 직렬화부(133)는 1개의 채널 또는 3개 이상의 채널을 통해 행 별로 순차적으로 출력할 수도 있다.

다시 도 1을 참조하면, 하부 리드아웃 제어부(140)는 복수의 하부 신호변환부(131A_1, 131B_1, …)로부터 출력되는 하부 디지털신호들이 복수의 하부 래치부(131A_3, 131B_3, …)에 동시에 래치되도록 제어하기 위한 하부 래치신호(DN_LOAD)와, 복수의 하부 래치부(131A_3, 131B_3, …)에 래치된 하부 디지털신호들이 하부 직렬화부(133)를 통해 행 별로 순차적으로 출력되도록 제어하기 위한 하부 리드신호(DN_READ)를 생성할 수 있다.

이어서, 상부 리드아웃 회로부(150)는 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 병렬로 전송되는 픽셀신호들을 직렬로 변환하여 라인 메모리 제어부(170)에게 전달할 수 있다. 예컨대, 상부 리드아웃 회로부(150)는 도 5에 도시된 바와 같이, 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)과 1대 1로 구비되며 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 전송되는 픽셀신호들을 디지털신호로 변환하기 위한 복수의 상부 리드아웃부(151A, 151B, …)와, 복수의 상부 리드아웃부(151A, 151B, …)로부터 출력되는 상부 디지털신호들을 행 별로 직렬로 출력하기 위한 상부 직렬화부(153)를 포함할 수 있다.

여기서, 복수의 상부 리드아웃부(151A, 151B, …)는 모두 동일한 구성을 가지므로, 이하에서는 제1 상부 리드아웃부(151A)만을 대표적으로 설명한다. 제1 상부 리드아웃부(151A)는 제1 짝수 번째 컬럼라인(COL_E<0>)을 통해 전송되는 픽셀신호를 제1 상부 디지털신호로 변환하기 위한 제1 상부 신호변환부(151A_1)와, 상기 제1 상부 디지털신호를 래치하기 위한 제1 상부 래치부(151A_3)를 포함할 수 있다. 제1 상부 신호변환부(151A_1)는 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 제1 상부 래치부(151A_3)는 멀티 비트의 제1 상부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

그리고, 상부 직렬화부(153)는 복수의 상부 리드아웃부(151A, 151B, …)로부터 출력되는 상부 디지털신호들을 제3 및 제4 채널(CH2, CH3)을 통해 행 별로 순차적으로 출력할 수 있다. 물론, 상부 직렬화부(153)는 1개의 채널 또는 3개 이상의 채널을 통해 행 별로 순차적으로 출력할 수도 있다.

다시 도 1을 참조하면, 상부 리드아웃 제어부(160)는 복수의 상부 신호변환부(151A_1, 151B_1, …)로부터 출력되는 상부 디지털신호들이 복수의 상부 래치부(151A_3, 151B_3, …)에 동시에 래치되도록 제어하기 위한 상부 래치신호(UP_LOAD)와, 복수의 상부 래치부(151A_3, 151B_3, …)에 래치된 상부 디지털신호들이 상부 직렬화부(153)를 통해 행 별로 순차적으로 출력되도록 제어하기 위한 상부 리드신호(UP_READ)를 생성할 수 있다.

이어서, 라인 메모리 제어부(170)는 제1 및 제2 채널(CH0, CH1)을 통해 전송되는 하부 디지털신호들과 제3 및 제4 채널(CH2, CH3)을 통해 전송되는 상부 디지털신호들을 행 별로 제1 내지 제8 라인 메모리부(180A ~ 180H)에 저장하고, 제1 내지 제8 라인 메모리부(180A ~ 180H)에 저장된 행 별 디지털신호들을 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

제1 내지 제8 라인 메모리부(180A ~ 180H)는 각각 행 별로 전송된 디지털신호들을 저장할 수 있다. 예컨대, 제1 라인 메모리부(180A)는 제1 행(ROW<0>)에 대응하는 디지털신호들을 모두 저장할 수 있고, 제2 라인 메모리부(180B)는 제2 행(ROW<1>)에 대응하는 디지털신호들을 모두 저장할 수 있다. 이러한 제1 내지 제8 라인 메모리부(180A ~ 180H)는 각각 디지털 라인 메모리(Digital Line Memory : DLM)를 포함할 수 있다.

이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(100)의 동작을 도 6 내지 도 8을 참조하여 설명한다.

도 6에는 픽셀 어레이(110)와 행 제어부(120)의 동작을 설명하기 위한 도면이 도시되어 있다.

도 6을 참조하면, 행 제어부(120)는 픽셀 어레이(110)를 2 개의 행씩 순차적으로 제어할 수 있다. 예컨대, 행 제어부(120)는 제1 및 제3 행(ROW<0>, ROW<2>)에 포함된 픽셀들로부터 픽셀신호들이 동시에 리드아웃되도록 제어한 다음, 제2 및 제4 행(ROW<1>, ROW<3>)에 포함된 픽셀들로부터 픽셀신호들이 동시에 리드아웃되도록 제어한 다음, 제5 및 제7 행(ROW<4>, ROW<6>)에 포함된 픽셀들로부터 픽셀신호들이 동시에 리드아웃되도록 제어한 다음, 제6 및 제8 행(ROW<5>, ROW<7>)에 포함된 픽셀들로부터 픽셀신호들이 동시에 리드아웃되도록 제어할 수 있다. 도시되지 않은 나머지 행들도 상기와 같은 순서에 따라 이어서 리드아웃되도록 제어될 수 있다. 한편, 노출(exposure) 순서 또한 리드아웃 순서와 동일하게 실시될 것이나, 노출 순서에 대한 설명은 본 발명과 무관하므로, 그에 대한 자세한 설명은 생략하도록 한다.

도 7에는 하부 리드아웃 회로부(130) 및 상부 리드아웃 회로부(150)의 동작을 설명하기 위한 도면이 도시되어 있다. 이때, 도 7에는 설명의 편의를 위해 행 별로 제1 및 제2 열(COL<0>, COL<1>)에 대응하는 픽셀신호만이 도시되어 있음에 유의한다.

도 7을 참조하면, 하부 리드아웃 회로부(130)에는 제1 행(ROW<0>), 제2 행(ROW<1>), 제5 행(ROW<4>), 제6 행(ROW<5>) 순서로 픽셀신호들이 입력될 수 있다. 동시에 상부 리드아웃 회로부(150)에는 제3 행(ROW<2>), 제4 행(ROW<3>), 제7 행(ROW<6>), 제8 행(ROW<7>) 순서로 픽셀신호들이 입력될 수 있다.

먼저, 하부 리드아웃 회로부(130)의 동작을 설명한다.

하부 리드아웃 회로부(130)는 첫 번째 로우 라인 시간 동안 제1 행(ROW<0>)의 픽셀신호들(B, Gb)을 각각 디지털신호로 변환하여 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치할 수 있다. 그리고, 하부 리드아웃 회로부(130)는 두 번째 로우 라인 시간 동안 제2 행(ROW<1>)의 픽셀신호들(Gr, R)을 각각 디지털신호로 변환하여 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치할 수 있다. 이때, 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치되어 있던 제1 행(ROW<0>)의 픽셀신호들(B, Gb)은 제2 행(ROW<1>)의 픽셀신호들(Gr, R)이 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치되기 이전에 하부 직렬화부(133)에 의해 제1 및 제2 채널(CH0, CH1)로 출력될 수 있다. 그리고, 하부 리드아웃 회로부(130)는 세 번째 로우 라인 시간 동안 제5 행(ROW<4>)의 픽셀신호들(B, Gb)을 각각 디지털신호로 변환하여 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치할 수 있다. 이때, 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치되어 있던 제2 행(ROW<1>)의 픽셀신호(Gr, R)들은 제5 행(ROW<1>)의 픽셀신호들(B, Gr)이 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치되기 이전에 하부 직렬화부(133)에 의해 제1 및 제2 채널(CH0, CH1)로 출력될 수 있다. 그리고, 하부 리드아웃 회로부(130)는 네 번째 로우 라인 시간 동안 제6 행(ROW<5>)의 픽셀신호들(Gr, R)을 각각 디지털신호로 변환하여 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치할 수 있다. 이때, 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치되어 있던 제5 행(ROW<4>)의 픽셀신호들(B, Gb)은 제6 행(ROW<5>)의 픽셀신호들(Gr, R)이 제1 및 제2 하부 래치부(131A_3, 131B_3)에 래치되기 이전에 하부 직렬화부(133)에 의해 제1 및 제2 채널(CH0, CH1)을 통해 출력될 수 있다. 도시되지 않은 행들 또한 상기와 같은 순서 및 방식에 따라 제1 및 제2 채널(CH0, CH1)을 통해 출력될 수 있다.

다음, 상부 리드아웃 회로부(150)의 동작을 설명한다.

상부 리드아웃 회로부(150)는 상기 첫 번째 로우 라인 시간 동안 제3 행(ROW<2>)의 픽셀신호(B, Gb)를 각각 디지털신호로 변환하여 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치할 수 있다. 그리고, 상부 리드아웃 회로부(150)는 상기 두 번째 로우 라인 시간 동안 제4 행(ROW<3>)의 픽셀신호들(Gr, R)을 각각 디지털신호로 변환하여 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치할 수 있다. 이때, 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치되어 있던 제3 행(ROW<2>)의 픽셀신호들(B, Gb)은 제4 행(ROW<3>)의 픽셀신호들(Gr, R)이 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치되기 이전에 상부 직렬화부(153)에 의해 제3 및 제4 채널(CH2, CH3)로 출력될 수 있다. 그리고, 상부 리드아웃 회로부(150)는 상기 세 번째 로우 라인 시간 동안 제7 행(ROW<6>)의 픽셀신호들(B, Gb)을 각각 디지털신호로 변환하여 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치할 수 있다. 이때, 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치되어 있던 제4 행(ROW<3>)의 픽셀신호들(Gr, R)은 제7 행(ROW<6>)의 픽셀신호들(B, Gr)이 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치되기 이전에 상부 직렬화부(153)에 의해 제3 및 제4 채널(CH2, CH3)로 출력될 수 있다. 그리고, 상부 리드아웃 회로부(150)는 상기 네 번째 로우 라인 시간 동안 제8 행(ROW<7>)의 픽셀신호들(Gr, R)을 각각 디지털신호로 변환하여 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치할 수 있다. 이때, 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치되어 있던 제7 행(ROW<6>)의 픽셀신호들(B, Gb)은 제8 행(ROW<7>)의 픽셀신호들(Gr, R)이 제1 및 제2 상부 래치부(151A_3, 151B_3)에 래치되기 이전에 상부 직렬화부(153)에 의해 제3 및 제4 채널(CH2, CH3)을 통해 출력될 수 있다. 도시되지 않은 행들 또한 상기와 같은 순서 및 방식에 따라 제3 및 제4 채널(CH2, CH3)을 통해 출력될 수 있다.

도 8에는 라인 메모리 제어부(170)와 제1 내지 제8 라인 메모리부(180A ~ 180H)의 동작을 설명하기 위한 도면이 도시되어 있다.

도 8을 참조하면, 라인 메모리 제어부(170)는 상기 첫 번째 로우 라인 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제1 행(ROW<0>)의 디지털신호들을 제1 라인 메모리부(180A)에 저장할 수 있다. 동시에, 라인 메모리 제어부(170)는 상기 첫 번째 로우 라인 시간에 제3 및 제4 채널(CH2, CH3)을 통해 입력되는 제3 행(ROW<2>)의 디지털신호들을 제5 라인 메모리부(180E)에 저장할 수 있다.

그리고, 라인 메모리 제어부(170)는 상기 두 번째 로우 라인 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제2 행(ROW<1>)의 디지털신호들을 제2 라인 메모리부(180B)에 저장할 수 있다. 동시에, 라인 메모리 제어부(170)는 상기 두 번째 로우 라인 시간에 제3 및 제4 채널(CH2, CH3)을 통해 입력되는 제4 행(ROW<3>)의 디지털신호들을 제6 라인 메모리부(180F)에 저장할 수 있다.

그리고, 라인 메모리 제어부(170)는 상기 세 번째 로우 라인 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제5 행(ROW<4>)의 디지털신호들을 제3 라인 메모리부(180C)에 저장할 수 있다. 동시에, 라인 메모리 제어부(170)는 상기 세 번째 로우 라인 시간에 제3 및 제4 채널(CH2, CH3)을 통해 입력되는 제7 행(ROW<6>)의 디지털신호들을 제7 라인 메모리부(180G)에 저장할 수 있다. 한편, 라인 메모리 제어부(170)는 상기 세 번째 로우 라인 시간 동안 제1 및 제2 라인 메모리부(180A, 180B)에 저장된 제1 및 제2 행(ROW<0>, ROW<1>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

그리고, 라인 메모리 제어부(170)는 상기 네 번째 로우 라인 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제6 행(ROW<5>)의 디지털신호들을 제4 라인 메모리부(180D)에 저장할 수 있다. 동시에, 라인 메모리 제어부(170)는 상기 네 번째 로우 라인 시간에 제3 및 제4 채널(CH2, CH3)을 통해 입력되는 제8 행(ROW<7>)의 디지털신호들을 제8 라인 메모리부(180H)에 저장할 수 있다. 한편, 라인 메모리 제어부(170)는 상기 네 번째 로우 라인 시간 동안 제5 및 제6 라인 메모리부(180E, 180F)에 저장된 제3 및 제4 행(ROW<2>, ROW<3>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

이후, 라인 메모리 제어부(170)는 도면에 도시되지 않았지만, 상기와 같은 방식으로 제9 행 이후의 행들의 디지털신호들이 동일한 순서로 제1 내지 제8 라인 메모리부(180A ~ 180H)에 저장할 수 있다. 그리고, 라인 메모리 제어부(170)는 도면에 도시되지 않았지만, 상기와 같은 방식으로 제3 및 제4 라인 메모리부(180C, 180D)에 저장된 제5 및 제6 행(ROW<4>, ROW<5>)의 디지털신호들과 제7 및 제8 라인 메모리부(180G, 180H)에 저장된 제7 및 제8 행(ROW<6>, ROW<7>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있고, 제9 행 이후의 행들의 디지털신호들 또한 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

이와 같은 본 발명의 비교예에 따르면, 동시에 2 개의 행을 제어함으로써 리드아웃 시간을 단축시킬 수 있는 이점이 있다.

도 9에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있고, 도 10에는 도 9에 도시된 픽셀 어레이를 더욱 자세하게 설명하기 위한 구성도가 도시되어 있고, 도 11에는 도 9에 도시된 하부 리드아웃 회로부의 내부 구성도가 도시되어 있으며, 도 12에는 도 9에 도시된 상부 리드아웃 회로부의 내부 구성도가 도시되어 있다.

도 9를 참조하면, 이미지 센싱 장치(200)는 복수의 픽셀이 행(row)과 열(column) 방향으로 배열된 픽셀 어레이(210)와, 픽셀 어레이(210)에 포함된 복수의 행 중 일부의 행들을 둘 이상의 행 단위로 제어하되 연속된 순서의 행들로부터 픽셀신호들이 동시에 출력되도록 제어하기 위한 행 제어부(220)와, 상기 픽셀신호들 중 일부를 행 순서에 따라 순차적으로 리드아웃하기 위한 하부 리드아웃 회로부(230)와, 하부 리드아웃 회로부(230)의 동작을 제어하기 위한 하부 리드아웃 제어부(240)와, 상기 픽셀신호들 중 나머지를 행 순서에 따라 순차적으로 리드아웃하기 위한 상부 리드아웃 회로부(250)와, 상부 리드아웃 회로부(250)의 동작을 제어하기 위한 상부 리드아웃 제어부(260)와, 하부 리드아웃 회로부(230)와 상부 리드아웃 회로부(250)로부터 상기 행 순서에 따라 순차적으로 리드아웃되는 디지털신호들을 행 별로 저장하기 위한 저장부(270)를 포함할 수 있다.

픽셀 어레이(210)는 예정된 패턴으로 배열될 수 있다. 예컨대, 픽셀 어레이(210)는 베이어(Bayer) 패턴으로 배열될 수 있다. 베이어 패턴은 2 x 2 픽셀들의 반복 셀로 구성되며, 각각의 셀에는 2개의 그린 색상(Gr, Gb)의 픽셀이 대각선으로 대향하도록 배치되고, 레드 색상(R)의 픽셀과 블루 색상(B)의 픽셀이 나머지 코너에 배치될 수 있다. 여기서, 열 방향으로 인접한 2 개의 픽셀을 포함하는 픽셀 그룹은 각각의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 각각의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 공유하는 2-shared 픽셀 구조를 가질 수 있다(도 2 참조).

계속해서, 픽셀 어레이(210)를 설명하면, 열 방향의 상기 픽셀 그룹들은 각각의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 각각의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)에 교대로 접속될 수 있다. 예컨대, 도 10을 참조하면, 제1 열(COL<0>)에 포함된 제1 픽셀 그룹은 제1 행(ROW<0>)에 포함된 블루 색상(B)의 픽셀과 제2 행(ROW<1>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있다. 그리고, 제1 열(COL<0>)에 포함된 제2 픽셀 그룹은 제3 행(ROW<2>)에 포함된 블루 색상(B)의 픽셀과 제4 행(ROW<3>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있다. 그리고, 제1 열(COL<0>)에 포함된 제3 픽셀 그룹은 제5 행(ROW<4>)에 포함된 블루 색상(B)의 픽셀과 제6 행(ROW<5>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있다. 그리고, 제1 열(COL<0>)에 포함된 제4 픽셀 그룹은 제7 행(ROW<6>)에 포함된 블루 색상(B)의 픽셀과 제8 행(ROW<4>)에 포함된 그린 색상(Gr)의 픽셀을 포함하며, 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있다. 다시 말해, 제1 열(COL<0>)에 포함된 픽셀 그룹 중 홀수 번째 픽셀 그룹들은 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있고, 제1 열(COL<0>)에 포함된 픽셀 그룹 중 짝수 번째 픽셀 그룹들은 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있다. 나머지 열에 포함된 픽셀 그룹들도 동일한 접속 구조를 가지므로, 그에 대한 설명은 생략하도록 한다.

다시 도 9를 참조하면, 행 제어부(220)는 픽셀 어레이(210)의 첫 번째 행(ROW<0>) 및 마지막 번째 행(도면에 미도시)에 대해서만 하나의 행 단위로 제어하고, 첫 번째 행(ROW<0>) 및 상기 마지막 번째 행을 제외한 나머지 행들(ROW<1>, ROW<2>, …)을 2 개의 행 단위로 제어할 수 있다. 예컨대, 행 제어부(220)는 첫 번째 행(ROW<0>)에 포함된 픽셀들로부터 픽셀신호들이 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 출력되도록 제어한 다음, 제2 행(ROW<1>)에 포함된 픽셀들로부터 픽셀신호들이 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 출력되도록 제어하고 동시에 제3 행(ROW<2>)에 포함된 픽셀들로부터 픽셀신호들이 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 출력되도록 제어한 다음, 제4 행(ROW<3>)에 포함된 픽셀들로부터 픽셀신호들이 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 출력되도록 제어하고 동시에 제5 행(ROW<4>)에 포함된 픽셀들로부터 픽셀신호들이 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 출력되도록 제어한 다음, … (중략) …, 상기 마지막 행에 포함된 픽셀들로부터 픽셀신호들이 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 출력되도록 제어할 수 있다.

하부 리드아웃 회로부(230)는 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 병렬로 전송되는 픽셀신호들을 직렬로 변환하여 저장부(270)에게 전달할 수 있다. 예컨대, 하부 리드아웃 회로부(230)는 도 11에 도시된 바와 같이, 복수의 컬럼라인 그룹(CLG<0>, CLG<1>, …)과 1대 1로 구비되며 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 전송되는 픽셀신호들을 디지털신호로 변환하기 위한 복수의 하부 리드아웃부(231A, 231B, …)와, 복수의 하부 리드아웃부(231A, 231B, …)로부터 출력되는 하부 디지털신호들을 행 별로 직렬로 출력하기 위한 하부 직렬화부(233)를 포함할 수 있다.

여기서, 복수의 하부 리드아웃부(231A, 231B, …) 중 홀수 번째 하부 리드아웃부(231A, …)는 모두 동일한 구성을 가지고 복수의 하부 리드아웃부(231A, 231B, …) 중 짝수 번째 하부 리드아웃부(231B, …)는 모두 동일한 구성을 가지므로, 이하에서는 홀수 번째 하부 리드아웃부(231A, …) 중 제1 하부 리드아웃부(231A)만을 대표적으로 설명하고, 짝수 번째 하부 리드아웃부(231B, …) 중 제2 하부 리드아웃부(231B)만을 대표적으로 설명한다.

제1 하부 리드아웃부(231A)는 제1 하부 선택신호(DN_O_SEL)에 응답하여 제1 홀수 번째 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 단위 로우 라인 시간마다 교대로 선택하기 위한 제1 하부 경로 선택부(231A_1)와, 제1 하부 경로 선택부(231A_1)를 통해 전송되는 픽셀신호를 제1 하부 디지털신호로 변환하기 위한 제1 하부 신호변환부(231A_3)와, 하부 래치신호(DN_LOAD)에 응답하여 상기 제1 하부 디지털신호를 래치하기 위한 제1 하부 래치부(231A_5)를 포함할 수 있다. 제1 하부 경로 선택부(231A_1)는 제1 하부 선택신호(DN_O_SEL)의 논리 레벨에 따라 제1 홀수 번째 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 선택할 수 있다. 제1 하부 신호변환부(231A_3)는 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 제1 하부 래치부(231A_5)는 멀티 비트의 상기 제1 하부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

제2 하부 리드아웃부(231B)는 제2 하부 선택신호(DN_E_SEL)에 응답하여 제2 홀수 번째 컬럼라인(COL_O<1>)과 제2 짝수 번째 컬럼라인(COL_E<1>) 중 어느 하나를 단위 로우 라인 시간마다 교대로 선택하기 위한 제2 하부 경로 선택부(231B_1)와, 제2 하부 경로 선택부(231B_1)를 통해 전송되는 픽셀신호를 제2 하부 디지털신호로 변환하기 위한 제2 하부 신호변환부(231B_3)와, 하부 래치신호(DN_LOAD)에 응답하여 상기 제2 하부 디지털신호를 래치하기 위한 제2 하부 래치부(231B_5)를 포함할 수 있다. 제2 하부 경로 선택부(231B_1)는 제2 하부 선택신호(DN_E_SEL)의 논리 레벨에 따라 제2 홀수 번째 컬럼라인(COL_O<1>)과 제2 짝수 번째 컬럼라인(COL_E<1>) 중 어느 하나를 선택하되, 제1 하부 경로 선택부(231A_1)와 반대로 선택할 수 있다. 예컨대, 임의의 단위 로우 라인 시간 동안 제1 하부 경로 선택부(231A_1)가 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제2 하부 경로 선택부(231B_1)는 제2 짝수 번째 컬럼라인(COL_E<1>)을 선택할 수 있다. 반대로, 상기 임의의 단위 로우 라인 시간 동안 제1 하부 경로 선택부(231A_1)가 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제2 하부 경로 선택부(231B_1)는 제2 홀수 번째 컬럼라인(COL_O<1>)을 선택할 수 있다. 제2 하부 신호변환부(231B_3)는 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 제2 하부 래치부(231B_5)는 멀티 비트의 상기 제2 하부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

한편, 하부 직렬화부(233)는 하부 리드신호(DN_READ)에 응답하여, 복수의 하부 리드아웃부(231A, 231B, …)로부터 출력되는 하부 디지털신호들을 제1 및 제2 채널(CH0, CH1)을 통해 행 별로 순차적으로 출력할 수 있다. 물론, 하부 직렬화부(233)는 1개의 채널 또는 3개 이상의 채널을 통해 행 별로 순차적으로 출력할 수도 있다.

다시 도 9를 참조하면, 하부 리드아웃 제어부(240)는 홀수 번째 하부 경로 선택부들(231A_1, …)을 제어하기 위한 제1 하부 선택신호(DN_O_SEL)와, 짝수 번째 하부 경로 선택부들(231B_1, …)을 제어하기 위한 제2 하부 선택신호(DN_E_SEL)와, 복수의 하부 신호변환부(231A_3, 231B_3, …)로부터 출력되는 하부 디지털신호들이 복수의 하부 래치부(231A_5, 231B_5, …)에 동시에 래치되도록 제어하기 위한 하부 래치신호(DN_LOAD)와, 복수의 하부 래치부(231A_5, 231B_5, …)에 래치된 하부 디지털신호들이 하부 직렬화부(233)를 통해 행 별로 순차적으로 출력되도록 제어하기 위한 하부 리드신호(DN_READ)를 생성할 수 있다.

이어서, 상부 리드아웃 회로부(250)는 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 병렬로 전송되는 픽셀신호들을 직렬로 변환하여 저장부(270)에게 전달할 수 있다. 예컨대, 상부 리드아웃 회로부(250)는 도 12에 도시된 바와 같이, 복수의 컬럼라인 그룹(CLG<0>, CLG<1>, …)과 1대 1로 구비되며 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 전송되는 픽셀신호들을 디지털신호로 변환하기 위한 복수의 상부 리드아웃부(251A, 251B, …)와, 복수의 상부 리드아웃부(251A, 251B, …)로부터 출력되는 상부 디지털신호들을 행 별로 직렬로 출력하기 위한 상부 직렬화부(253)를 포함할 수 있다.

여기서, 복수의 상부 리드아웃부(251A, 251B, …) 중 홀수 번째 상부 리드아웃부(251A, …)는 모두 동일한 구성을 가지고 복수의 상부 리드아웃부(251A, 251B, …) 중 짝수 번째 상부 리드아웃부(251B, …)는 모두 동일한 구성을 가지므로, 이하에서는 홀수 번째 상부 리드아웃부(251A, …) 중 제1 상부 리드아웃부(251A)만을 대표적으로 설명하고, 짝수 번째 상부 리드아웃부(251B, …) 중 제2 상부 리드아웃부(251B)만을 대표적으로 설명한다.

제1 상부 리드아웃부(251A)는 제1 상부 선택신호(UP_O_SEL)에 응답하여 제1 홀수 번째 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 단위 로우 라인 시간마다 교대로 선택하기 위한 제1 상부 경로 선택부(251A_1)와, 제1 상부 경로 선택부(251A_1)를 통해 전송되는 픽셀신호를 제1 상부 디지털신호로 변환하기 위한 제1 상부 신호변환부(251A_3)와, 상부 래치신호(UP_LOAD)에 응답하여 상기 제1 상부 디지털신호를 래치하기 위한 제1 상부 래치부(251A_5)를 포함할 수 있다. 제1 상부 경로 선택부(251A_1)는 제1 상부 선택신호(UP_O_SEL)의 논리 레벨에 따라 제1 홀수 번째 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 선택하되, 제1 하부 경로 선택부(251A_1)와 반대로 선택할 수 있다. 예컨대, 상기 임의의 단위 로우 라인 시간 동안 제1 하부 경로 선택부(231A_1)가 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제1 상부 경로 선택부(251A_1)는 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택할 수 있다. 반대로, 상기 임의의 단위 로우 라인 시간 동안 제1 하부 경로 선택부(231A_1)가 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제1 상부 경로 선택부(251A_1)는 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택할 수 있다. 제1 상부 신호변환부(251A_3)는 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 제1 상부 래치부(251A_5)는 멀티 비트의 상기 제1 상부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

제2 상부 리드아웃부(251B)는 제2 상부 선택신호(UP_E_SEL)에 응답하여 제2 홀수 번째 컬럼라인(COL_O<1>)과 제2 짝수 번째 컬럼라인(COL_E<1>) 중 어느 하나를 단위 로우 라인 시간마다 교대로 선택하기 위한 제2 상부 경로 선택부(251B_1)와, 제2 상부 경로 선택부(251B_1)를 통해 전송되는 픽셀신호를 제2 상부 디지털신호로 변환하기 위한 제2 하부 신호변환부(251B_3)와, 상부 래치신호(UP_LOAD)에 응답하여 상기 제2 상부 디지털신호를 래치하기 위한 제2 상부 래치부(251B_5)를 포함할 수 있다. 제2 상부 경로 선택부(251B_1)는 제2 상부 선택신호(UP_O_SEL)의 논리 레벨에 따라 제2 홀수 번째 컬럼라인(COL_O<1>)과 제2 짝수 번째 컬럼라인(COL_E<1>) 중 어느 하나를 선택하되, 제2 하부 경로 선택부(231B_1)와 반대로 선택할 수 있다. 예컨대, 임의의 단위 로우 라인 시간 동안 제2 하부 경로 선택부(231B_1)가 제2 홀수 번째 컬럼라인(COL_O<1>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제2 상부 경로 선택부(251B_1)는 제2 짝수 번째 컬럼라인(COL_E<1>)을 선택할 수 있다. 반대로, 상기 임의의 단위 로우 라인 시간 동안 제2 하부 경로 선택부(231B_1)가 제2 짝수 번째 컬럼라인(COL_E<1>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제2 상부 경로 선택부(251B_1)는 제2 홀수 번째 컬럼라인(COL_O<1>)을 선택할 수 있다. 제2 상부 신호변환부(251B_3)는 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 제2 상부 래치부(251B_5)는 멀티 비트의 상기 제2 상부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

한편, 상부 직렬화부(253)는 상부 리드신호(UP_READ)에 응답하여, 복수의 상부 리드아웃부(251A, 251B, …)로부터 출력되는 상부 디지털신호들을 제3 및 제4 채널(CH2, CH3)을 통해 행 별로 순차적으로 출력할 수 있다. 물론, 상부 직렬화부(253)는 1개의 채널 또는 3개 이상의 채널을 통해 행 별로 순차적으로 출력할 수도 있다.

다시 도 9를 참조하면, 상부 리드아웃 제어부(260)는 홀수 번째 상부 경로 선택부들(251A_1, …)을 제어하기 위한 제1 상부 선택신호(UP_O_SEL)와, 짝수 번째 상부 경로 선택부들(251B_1, …)을 제어하기 위한 제2 상부 선택신호(UP_E_SEL)와, 복수의 상부 신호변환부(251A_3, 251B_3, …)로부터 출력되는 상부 디지털신호들이 복수의 상부 래치부(251A_5, 251B_5, …)에 동시에 래치되도록 제어하기 위한 상부 래치신호(UP_LOAD)와, 복수의 상부 래치부(251A_5, 251B_5, …)에 래치된 상부 디지털신호들이 상부 직렬화부(253)를 통해 행 별로 순차적으로 출력되도록 제어하기 위한 상부 리드신호(UP_READ)를 생성할 수 있다.

이어서, 저장부(270)는 하부 리드아웃 회로부(230)로부터 출력되는 하부 디지털신호들과 상부 리드아웃 회로부(250)로부터 출력되는 상부 디지털신호들을 상기 행 순서에 따라 저장하고 행 순서대로 출력하기 위한 제1 내지 제4 라인 메모리부(273A ~ 273D)와, 제1 내지 제4 라인 메모리부(273A ~ 273D)를 제어하기 위한 라인 메모리 제어부(271)를 포함할 수 있다.

여기서, 라인 메모리 제어부(271)는 제1 및 제2 채널(CH0, CH1)을 통해 전송되는 하부 디지털신호들과 제3 및 제4 채널(CH2, CH3)을 통해 전송되는 상부 디지털신호들을 행 별로 제1 내지 제4 라인 메모리부(273A ~ 273D)에 저장하고, 제1 내지 제4 라인 메모리부(273A ~ 273D)에 저장된 행 별 디지털신호들을 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

그리고, 제1 내지 제4 라인 메모리부(273A ~ 273D)는 각각 행 별로 전송된 디지털신호들을 저장할 수 있다. 예컨대, 제1 라인 메모리부(273A)는 제1 행(ROW<0>)에 대응하는 디지털신호들을 모두 저장할 수 있고, 제2 라인 메모리부(273B)는 제2 행(ROW<1>)에 대응하는 디지털신호들을 모두 저장할 수 있다. 이러한 제1 내지 제4 라인 메모리부(273A ~ 273D)는 각각 디지털 라인 메모리(Digital Line Memory : DLM)를 포함할 수 있다.

이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(200)의 동작을 도 13 내지 도 16을 참조하여 설명한다.

도 13에는 픽셀 어레이(210)와 행 제어부(220)의 동작을 설명하기 위한 도면이 도시되어 있다.

도 13을 참조하면, 행 제어부(220)는 픽셀 어레이(210)를 1 개의 행씩 제어하거나 또는 2 개의 행씩 제어할 수 있다. 예컨대, 행 제어부(120)는 제1 행(ROW<0>)에 포함된 픽셀들로부터 픽셀신호들이 리드아웃되도록 제어한 다음, 제2 및 제3 행(ROW<1>, ROW<2>)에 포함된 픽셀들로부터 픽셀신호들이 동시에 리드아웃되도록 제어한 다음, 제4 및 제5 행(ROW<3>, ROW<4>)에 포함된 픽셀들로부터 픽셀신호들이 동시에 리드아웃되도록 제어한 다음, 제6 및 제7 행(ROW<5>, ROW<6>)에 포함된 픽셀들로부터 픽셀신호들이 동시에 리드아웃되도록 제어한 다음, 제8 행(ROW<7>) - 마지막 행이 제8 행(ROW<7>)이라 가정함 - 에 포함된 픽셀들로부터 픽셀신호들이 리드아웃되도록 제어할 수 있다. 한편, 노출(exposure) 순서 또한 리드아웃 순서와 동일하게 실시될 것이나, 노출 순서에 대한 설명은 본 발명과 무관하므로, 그에 대한 자세한 설명은 생략하도록 한다.

도 14에는 하부 리드아웃 회로부(230) 및 상부 리드아웃 회로부(250)의 동작을 설명하기 위한 도면이 도시되어 있다. 이때, 도 14에는 설명의 편의를 위해 제1 내지 제8 행(ROW<0> ~ ROW<7>)과 제1 및 제2 열(COL<0>, COL<1>)에 대응하는 픽셀신호들만이 도시되어 있고, 그 픽셀신호들이 블록으로 표현되어 있다. 그리고, 제1 행(ROW<0>)이 첫 번째 행이고 제8 행(ROW<7>)이 마지막 번째 행인 것을 예로 들어 설명한다.

도 14를 참조하면, 하부 리드아웃 회로부(230)에는 제1 행(ROW<0>), 제2 행(ROW<1>)/제3 행(ROW<2>), 제4 행(ROW<3>)/제5 행(ROW<4>), 제6 행(ROW<5>)/제7 행(ROW<6>), 제8 행(ROW<7>) 순서로 픽셀신호들이 입력될 수 있다. 이때, 하부 리드아웃 회로부(230)로 입력되는 픽셀신호들은 제1 내지 제8 행(ROW<0> ~ ROW<7>)으로부터 출력되는 픽셀신호들 중 절반에 대응하는 픽셀신호들을 포함할 수 있다. 동시에, 상부 리드아웃 회로부(250)에는 제1 행(ROW<0>), 제2 행(ROW<1>)/제3 행(ROW<2>), 제4 행(ROW<3>)/제5 행(ROW<4>), 제6 행(ROW<5>)/제7 행(ROW<6>), 제8 행(ROW<7>) 순서로 픽셀신호들이 입력될 수 있다. 이때, 상부 리드아웃 회로부(250)로 입력되는 픽셀신호들은 제1 내지 제8 행(ROW<0> ~ ROW<7>)으로부터 출력되는 픽셀신호들 중 나머지 절반에 대응하는 픽셀신호들을 포함할 수 있다.

먼저, 하부 리드아웃 회로부(230)의 동작을 설명한다.

제1 하부 리드아웃부(231A)는 첫 번째 로우 라인 시간 동안 제1 행(ROW<0>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(231A_1)는 상기 첫 번째 로우 라인 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 하부 신호변환부(231A_3)는 제1 행(ROW<0>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제1 하부 래치부(231A_5)는 제1 행(ROW<0>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 이때, 제2 하부 리드아웃부(231A)는 픽셀신호를 입력받지 않는 돈 캐어(don't care) 상태일 수 있다.

그리고, 제1 하부 리드아웃부(231A)는 두 번째 로우 라인 시간 동안 제3 행(ROW<3>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(231A_1)는 상기 두 번째 로우 라인 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 하부 신호변환부(231A_3)는 제3 행(ROW<2>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제1 하부 래치부(231A_5)는 제3 행(ROW<2>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 이때, 제1 하부 래치부(231A_5)에 래치되어 있던 제1 행(ROW<0>)의 픽셀신호들은 제3 행(ROW<2>)의 픽셀신호들이 제1 하부 래치부(231A_5)에 래치되기 이전에 하부 직렬화부(233)에 의해 제1 및/또는 제2 채널(CH0, CH1)로 출력될 수 있다.

동시에, 제2 하부 리드아웃부(231B)는 상기 두 번째 로우 라인 시간 동안 제2 행(ROW<1>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 하부 경로 선택부(231B_1)는 상기 두 번째 로우 라인 시간 동안 제2 홀수 번째 컬럼라인(COL_O<1>)을 선택하고, 제2 하부 신호변환부(231B_3)는 제2 행(ROW<1>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제2 하부 래치부(231B_5)는 제2 행(ROW<1>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다.

그리고, 제1 하부 리드아웃부(231A)는 세 번째 로우 라인 시간 동안 제5 행(ROW<4>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(231A_1)는 상기 세 번째 로우 라인 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 하부 신호변환부(231A_3)는 제5 행(ROW<4>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제1 하부 래치부(231A_5)는 제5 행(ROW<4>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 이때, 제1 하부 래치부(231A_5)에 래치되어 있던 제3 행(ROW<2>)의 픽셀신호들은 제5 행(ROW<4>)의 픽셀신호들이 제1 하부 래치부(231A_5)에 래치되기 이전에 하부 직렬화부(233)에 의해 제1 및/또는 제2 채널(CH0, CH1)로 출력될 수 있다.

동시에, 제2 하부 리드아웃부(231B)는 상기 세 번째 로우 라인 시간 동안 제4 행(ROW<3>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 하부 경로 선택부(231B_1)는 상기 세 번째 로우 라인 시간 동안 제2 짝수 번째 컬럼라인(COL_E<1>)을 선택하고, 제2 하부 신호변환부(231B_3)는 제4 행(ROW<3>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제2 하부 래치부(231B_5)는 제4 행(ROW<3>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다. 이때, 제2 하부 래치부(231B_5)에 래치되어 있던 제2 행(ROW<1>)의 픽셀신호들은 제4 행(ROW<3>)의 픽셀신호들이 제2 하부 래치부(231B_5)에 래치되기 이전에 하부 직렬화부(233)에 의해 제1 및/또는 제2 채널(CH0, CH1)로 출력될 수 있다.

그리고, 제1 하부 리드아웃부(231A)는 네 번째 로우 라인 시간 동안 제7 행(ROW<6>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(231A_1)는 상기 네 번째 로우 라인 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 하부 신호변환부(231A_3)는 제7 행(ROW<6>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제1 하부 래치부(231A_5)는 제7 행(ROW<6>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 이때, 제1 하부 래치부(231A_5)에 래치되어 있던 제5 행(ROW<4>)의 픽셀신호들은 제7 행(ROW<6>)의 픽셀신호들이 제1 하부 래치부(231A_5)에 래치되기 이전에 하부 직렬화부(233)에 의해 제1 및/또는 제2 채널(CH0, CH1)로 출력될 수 있다.

동시에, 제2 하부 리드아웃부(231B)는 상기 네 번째 로우 라인 시간 동안 제6 행(ROW<5>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 하부 경로 선택부(231B_1)는 상기 네 번째 로우 라인 시간 동안 제2 홀수 번째 컬럼라인(COL_O<1>)을 선택하고, 제2 하부 신호변환부(231B_3)는 제6 행(ROW<5>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제2 하부 래치부(231B_5)는 제6 행(ROW<5>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다. 이때, 제2 하부 래치부(231B_5)에 래치되어 있던 제4 행(ROW<3>)의 픽셀신호들은 제6 행(ROW<5>)의 픽셀신호들이 제2 하부 래치부(231B_5)에 래치되기 이전에 하부 직렬화부(233)에 의해 제1 및/또는 제2 채널(CH0, CH1)로 출력될 수 있다.

그리고, 제1 하부 리드아웃부(231A)는 다섯 번째 로우 라인 시간 동안 상기 돈 캐어 상태일 수 있다. 물론, 제1 하부 래치부(231A_5)에 래치되어 있던 제7 행(ROW<6>)의 픽셀신호들은 제1 하부 리드아웃부(231A)가 돈 캐어 상태가 되기 이전에 하부 직렬화부(233)에 의해 제1 및/또는 제2 채널(CH0, CH1)로 출력될 수 있다.

동시에, 제2 하부 리드아웃부(231B)는 상기 다섯 번째 로우 라인 시간 동안 제8 행(ROW<7>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 하부 경로 선택부(231B_1)는 상기 다섯 번째 로우 라인 시간 동안 제2 짝수 번째 컬럼라인(COL_E<1>)을 선택하고, 제2 하부 신호변환부(231B_3)는 제8 행(ROW<7>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제2 하부 래치부(231B_5)는 제8 행(ROW<7>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다. 이때, 제2 하부 래치부(231B_5)에 래치되어 있던 제6 행(ROW<5>)의 픽셀신호들은 제8 행(ROW<7>)의 픽셀신호들이 제2 하부 래치부(231B_5)에 래치되기 이전에 하부 직렬화부(233)에 의해 제1 및/또는 제2 채널(CH0, CH1)로 출력될 수 있다.

다음, 상부 리드아웃 회로부(250)의 동작을 설명한다.

제1 상부 리드아웃부(251A)는 상기 첫 번째 로우 라인 시간 동안 상기 돈 캐어 상태일 수 있다.

동시에, 제2 상부 리드아웃부(251B)는 상기 첫 번째 로우 라인 시간 동안 제1 행(ROW<0>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 상부 경로 선택부(251B_1)는 상기 첫 번째 로우 라인 시간 동안 제2 홀수 번째 컬럼라인(COL_O<1>)을 선택하고, 제2 상부 신호변환부(251A_3)는 제1 행(ROW<0>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제2 상부 래치부(251A_5)는 제1 행(ROW<0>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다.

그리고, 제1 상부 리드아웃부(251A)는 상기 두 번째 로우 라인 시간 동안 제2 행(ROW<1>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(251A_1)는 상기 두 번째 로우 라인 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 상부 신호변환부(251A_3)는 제2 행(ROW<1>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제1 상부 래치부(251A_5)는 제2 행(ROW<1>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다.

동시에, 제2 상부 리드아웃부(251B)는 상기 두 번째 로우 라인 시간 동안 제3 행(ROW<2>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 하부 경로 선택부(231B_1)는 상기 두 번째 로우 라인 시간 동안 제2 짝수 번째 컬럼라인(COL_E<1>)을 선택하고, 제2 상부 신호변환부(251B_3)는 제3 행(ROW<2>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제2 상부 래치부(251B_5)는 제3 행(ROW<2>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다. 이때, 제2 상부 래치부(251B_5)에 래치되어 있던 제1 행(ROW<0>)의 픽셀신호는 제3 행(ROW<2>)의 픽셀신호가 제2 상부 래치부(251B_5)에 래치되기 이전에 상부 직렬화부(253)에 의해 제3 및/또는 제4 채널(CH2, CH3)로 출력될 수 있다.

그리고, 제1 상부 리드아웃부(251A)는 상기 세 번째 로우 라인 시간 동안 제4 행(ROW<3>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(251A_1)는 상기 세 번째 로우 라인 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 상부 신호변환부(251A_3)는 제4 행(ROW<3>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제1 상부 래치부(251A_5)는 제4 행(ROW<3>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다. 이때, 제1 상부 래치부(251A_5)에 래치되어 있던 제2 행(ROW<1>)의 픽셀신호는 제4 행(ROW<3>)의 픽셀신호가 제1 상부 래치부(251A_5)에 래치되기 이전에 상부 직렬화부(253)에 의해 제3 및/또는 제4 채널(CH2, CH3)로 출력될 수 있다.

동시에, 제2 상부 리드아웃부(251B)는 상기 세 번째 로우 라인 시간 동안 제5 행(ROW<4>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 상부 경로 선택부(251B_1)는 상기 세 번째 로우 라인 시간 동안 제2 홀수 번째 컬럼라인(COL_O<1>)을 선택하고, 제2 상부 신호변환부(251B_3)는 제5 행(ROW<4>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제2 상부 래치부(251B_5)는 제5 행(ROW<4>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다. 이때, 제2 상부 래치부(251B_5)에 래치되어 있던 제3 행(ROW<2>)의 픽셀신호는 제5 행(ROW<4>)의 픽셀신호가 제2 상부 래치부(251B_5)에 래치되기 이전에 상부 직렬화부(253)에 의해 제3 및/또는 제4 채널(CH2, CH3)로 출력될 수 있다.

그리고, 제1 상부 리드아웃부(251A)는 상기 네 번째 로우 라인 시간 동안 제6 행(ROW<5>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(251A_1)는 상기 네 번째 로우 라인 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 상부 신호변환부(251A_3)는 제6 행(ROW<5>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제1 상부 래치부(251A_5)는 제6 행(ROW<5>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다. 이때, 제1 상부 래치부(251A_5)에 래치되어 있던 제4 행(ROW<3>)의 픽셀신호는 제6 행(ROW<5>)의 픽셀신호가 제1 상부 래치부(251A_5)에 래치되기 이전에 상부 직렬화부(253)에 의해 제3 및/또는 제4 채널(CH2, CH3)로 출력될 수 있다.

동시에, 제2 상부 리드아웃부(251B)는 상기 네 번째 로우 라인 시간 동안 제7 행(ROW<6>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제2 상부 경로 선택부(251B_1)는 상기 네 번째 로우 라인 시간 동안 제2 짝수 번째 컬럼라인(COL_E<1>)을 선택하고, 제2 상부 신호변환부(251B_3)는 제7 행(ROW<6>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제2 상부 래치부(251B_5)는 제7 행(ROW<6>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다. 이때, 제2 상부 래치부(251B_5)에 래치되어 있던 제5 행(ROW<4>)의 픽셀신호는 제7 행(ROW<6>)의 픽셀신호가 제2 상부 래치부(251B_5)에 래치되기 이전에 상부 직렬화부(253)에 의해 제3 및/또는 제4 채널(CH2, CH3)로 출력될 수 있다.

그리고, 제1 상부 리드아웃부(251A)는 상기 다섯 번째 로우 라인 시간 동안 제8 행(ROW<7>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(251A_1)는 상기 다섯 번째 로우 라인 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 상부 신호변환부(251A_3)는 제8 행(ROW<7>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제1 상부 래치부(251A_5)는 제8 행(ROW<7>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다. 이때, 제1 상부 래치부(251A_5)에 래치되어 있던 제6 행(ROW<5>)의 픽셀신호는 제8 행(ROW<7>)의 픽셀신호가 제1 상부 래치부(251A_5)에 래치되기 이전에 상부 직렬화부(253)에 의해 제3 및/또는 제4 채널(CH2, CH3)로 출력될 수 있다.

동시에, 제2 상부 리드아웃부(251B)는 상기 다섯 번째 로우 라인 시간 동안 상기 돈 캐어 상태일 수 있다. 물론, 제2 상부 래치부(251B_5)에 래치되어 있던 제7 행(ROW<6>)의 픽셀신호는 제1 상부 리드아웃부(251A)가 돈 캐어 상태가 되기 이전에 상부 직렬화부(253)에 의해 제3 및/또는 제4 채널(CH2, CH3)로 출력될 수 있다.

도 15에는 도 13 및 도 14를 부연 설명하기 위한 타이밍도가 도시되어 있다.

도 15를 참조하면, 상기 첫 번째 로우 라인 시간 동안에는 제1 행(ROW<0>)으로부터 픽셀신호들이 출력되고, 제1 행(ROW<0>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(230)로 리드아웃되며, 제1 행(ROW<0>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(230)로 리드아웃됨을 알 수 있다. 그리고, 상기 두 번째 로우 라인 시간 동안에는 제2 및 제3 행(ROW<1>, ROW<2>)으로부터 픽셀신호들이 출력되고, 제2 행(ROW<1>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호들과 제3 행(ROW<2>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(230)로 리드아웃되며, 제2 행(ROW<1>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들과 제3 행(ROW<2>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(250)로 리드아웃됨을 알 수 있다. 그리고, 상기 세 번째 로우 라인 시간 동안에는 제4 및 제5 행(ROW<3>, ROW<4>)으로부터 픽셀신호들이 출력되고, 제4 행(ROW<3>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호들과 제5 행(ROW<4>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(230)로 리드아웃되며, 제4 행(ROW<3>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들과 제5 행(ROW<4>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(250)로 리드아웃됨을 알 수 있다. 그리고, 상기 네 번째 로우 라인 시간 동안에는 제6 및 제7 행(ROW<5>, ROW<6>)으로부터 픽셀신호들이 출력되고, 제6 행(ROW<5>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호들과 제7 행(ROW<6>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(230)로 리드아웃되며, 제6 행(ROW<6>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들과 제7 행(ROW<6>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(250)로 리드아웃됨을 알 수 있다. 마지막으로, 도면에 도시되지 않았지만, 상기 다섯 번째 로우 라인 시간 동안에는 제8 행(ROW<7>)으로부터 픽셀신호들이 출력되고, 제8 행(ROW<7>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호들이 하부 리드아웃 회로부(230)로 리드아웃되며, 제8 행(ROW<7>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들이 상부 리드아웃 회로부(230)로 리드아웃될 것이다.

도 16에는 라인 메모리 제어부(271)와 제1 내지 제4 라인 메모리부(273A ~ 273D)의 동작을 설명하기 위한 도면이 도시되어 있다.

도 16을 참조하면, 라인 메모리 제어부(271)는 상기 두 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제1 행(ROW<0>)의 디지털신호들을 제1 라인 메모리부(271A)에 저장할 수 있다.

그리고, 라인 메모리 제어부(271)는 상기 세 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제2 행(ROW<1>)의 디지털신호들을 제2 라인 메모리부(273B)에 저장할 수 있다. 동시에, 라인 메모리 제어부(271)는 상기 세 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제3 행(ROW<2>)의 디지털신호들을 제3 라인 메모리부(273C)에 저장할 수 있다. 한편, 라인 메모리 제어부(271)는 상기 세 번째 로우 라인 시간 동안 제1 라인 메모리부(273A)에 저장된 제1 행(ROW<0>)의 디지털신호들이 출력되도록 제어할 수 있다.

그리고, 라인 메모리 제어부(271)는 상기 네 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제4 행(ROW<3>)의 디지털신호들을 제1 라인 메모리부(273A)에 저장할 수 있다. 동시에, 라인 메모리 제어부(271)는 상기 네 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제5 행(ROW<4>)의 디지털신호들을 제4 라인 메모리부(273D)에 저장할 수 있다. 한편, 라인 메모리 제어부(271)는 상기 네 번째 로우 라인 시간 동안 제2 및 제3 라인 메모리부(273B, 273C)에 저장된 제2 및 제3 행(ROW<1>, ROW<2>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

그리고, 라인 메모리 제어부(271)는 상기 다섯 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제6 행(ROW<5>)의 디지털신호들을 제2 라인 메모리부(273B)에 저장할 수 있다. 동시에, 라인 메모리 제어부(271)는 상기 다섯 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제7 행(ROW<6>)의 디지털신호들을 제3 라인 메모리부(273C)에 저장할 수 있다. 한편, 라인 메모리 제어부(271)는 상기 다섯 번째 로우 라인 시간 동안 제1 및 제4 라인 메모리부(273A, 273D)에 저장된 제4 및 제5 행(ROW<3>, ROW<4>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

그리고, 라인 메모리 제어부(271)는 도면에 도시되지 않았지만, 여섯 번째 로우 라인 시간에 제1 내지 제4 채널(CH0 ~ CH3)을 통해 입력되는 제8 행(ROW<7>)의 디지털신호들을 제4 라인 메모리부(273D)에 저장할 수 있을 것이다. 한편, 라인 메모리 제어부(271)는 상기 여섯 번째 로우 라인 시간 동안 제2 및 제3 라인 메모리부(273B, 273C)에 저장된 제6 및 제7 행(ROW<5>, ROW<6>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있을 것이다.

이와 같은 본 발명의 제1 실시예에 따르면, 본 발명의 비교예에 비하여, 상/하부 리드아웃 경로를 통해 색상별로 픽셀신호들을 리드아웃할 수 있고, 라인 메모리부의 개수를 줄일 수 있는 이점이 있다.

도 17에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있고, 도 18에는 도 17에 도시된 단위 픽셀 그룹의 픽셀 구조를 설명하기 위한 회로도가 도시되어 있고, 도 19에는 도 17에 도시된 픽셀 어레이를 더욱 자세하게 설명하기 위한 구성도가 도시되어 있고, 도 20은 도 17에 도시된 하부 리드아웃 회로부의 내부 구성도가 도시되어 있으며, 도 21은 도 17에 도시된 상부 리드아웃 회로부의 내부 구성도가 도시되어 있다.

본 발명의 제2 실시예는 제1 실시예에 비하여 4-shared 픽셀 구조에 적용된 기술이므로, 이하에서는 본 발명의 제1 실시예와 다른 구성에 중점을 두어 설명하기로 한다.

도 17을 참조하면, 이미지 센싱 장치(300)는 픽셀 어레이(310), 행 제어부(320), 하부 리드아웃 회로부(330), 하부 리드아웃 제어부(340), 상부 리드아웃 회로부(350), 상부 리드아웃 제어부(360) 및 저장부(370)를 포함할 수 있다.

픽셀 어레이(310)는 예정된 패턴으로 배열될 수 있다. 예컨대, 픽셀 어레이(310)는 베이어(Bayer) 패턴으로 배열될 수 있다. 베이어 패턴은 2 x 2 픽셀들의 반복 셀로 구성되며, 각각의 셀에는 2개의 그린 색상(Gr, Gb)의 픽셀이 대각선으로 대향하도록 배치되고, 레드 색상(R)의 픽셀과 블루 색상(B)의 픽셀이 나머지 코너에 배치될 수 있다. 여기서, 베이어 패턴으로 배열된 4 개의 픽셀을 포함하는 픽셀 그룹은 각각의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 각각의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 공유하는 4-shared 픽셀 구조를 가질 수 있다. 예컨대, 4-shared 픽셀 구조는 도 18에 도시된 바와 같이, 4 개의 픽셀에 대응하는 4 개의 포토 다이오드(PD_#0, PD_#1, PD_#2, PD_#3)가 4 개의 전달 트랜지스터(MT0, MT1, MT2, MT3)를 매개하여 플로팅 디퓨전 노드(FD)에 공통으로 접속되며, 4 개의 포토 다이오드(PD_#0, PD_#1, PD_#2, PD#3)가 초기화 트랜지스터(MR)와 구동 트랜지스터(MD)와 선택 트랜지스터(MS)를 공유하는 구조를 가질 수 있다. 4-shared 픽셀 구조는 공지된 기술이므로, 그에 대한 자세한 설명은 생략하도록 한다.

계속해서, 픽셀 어레이(310)를 설명하면, 열 방향의 상기 픽셀 그룹들은 각각의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 각각의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)에 교대로 접속될 수 있다. 예컨대, 도 19를 참조하면, 제1 및 제2 행(ROW<0>, ROW<1>)과 제1 및 제2 열(COL<0>, COL<1>)의 교차점에 배치된 4 개의 픽셀을 포함하는 픽셀 그룹은 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있고, 제3 및 제4 행(ROW<2>, ROW<3>)과 제1 및 제2 열(COL<0>, COL<1>)의 교차점에 배치된 4 개의 픽셀을 포함하는 픽셀 그룹은 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있고, 제5 및 제6 행(ROW<4>, ROW<5>)과 제1 및 제2 열(COL<0>, COL<1>)의 교차점에 배치된 4 개의 픽셀을 포함하는 픽셀 그룹은 제1 홀수 번째 컬럼라인(COL_O<0>)에 접속될 수 있으며, 제7 및 제8 행(ROW<6>, ROW<7>)과 제1 및 제2 열(COL<0>, COL<1>)의 교차점에 배치된 4 개의 픽셀을 포함하는 픽셀 그룹은 제1 짝수 번째 컬럼라인(COL_E<0>)에 접속될 수 있다. 나머지 열에 포함된 픽셀 그룹들도 동일한 접속 구조를 가지므로, 그에 대한 설명은 생략하도록 한다. 정리하면, 열 방향으로 배열된 픽셀 그룹들 중 홀수 번째 픽셀 그룹들은 홀수 번째 컬럼라인(예:COL_O<0>)에 접속될 수 있고, 상기 열 방향으로 배열된 픽셀 그룹들 중 짝수 번째 픽셀 그룹들은 짝수 번째 컬럼라인(예:COL_E<0>)에 접속될 수 있다.

다시 도 17을 참조하면, 행 제어부(320)는 픽셀 어레이(210)의 첫 번째 행(ROW<0>) 및 마지막 번째 행(도면에 미도시)에 대해서만 하나의 행 단위로 제어하고, 첫 번째 행(ROW<0>) 및 상기 마지막 번째 행을 제외한 나머지 행들(ROW<1>, ROW<2>, …)을 2 개의 행 단위로 제어할 수 있다. 예컨대, 행 제어부(320)는 제1 행(ROW<0>)으로부터 픽셀신호들이 색상별로 순차적으로 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 출력 - 블루 색상(B)의 픽셀신호들이 동시에 출력된 다음 그린 색상(Gb)의 픽셀신호들이 동시에 출력됨 - 되도록 제어한 다음, 제2 행(ROW<1>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 출력 - 그린 색상(Gr)의 픽셀신호들이 동시에 출력된 다음 레드 색상(R)의 픽셀신호들이 동시에 출력됨 - 되도록 제어하고 동시에 제3 행(ROW<2>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 출력되도록 제어한 다음, 제4 행(ROW<3>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …)을 통해 출력되도록 제어하고 동시에 제5 행(ROW<4>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 출력되도록 제어한 다음, … (중략) …, 상기 마지막 행에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 출력되도록 제어할 수 있다.

하부 리드아웃 회로부(330)는 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 병렬로 전송되는 픽셀신호들을 직렬로 변환하여 저장부(370)에게 전달할 수 있다. 예컨대, 하부 리드아웃 회로부(330)는 도 20에 도시된 바와 같이, 복수의 컬럼라인 그룹(CLG<0>, …)과 1대 1로 구비되며 복수의 홀수 번째 컬럼라인(COL_O<0>, COL_O<1>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, COL_E<1>, …)을 통해 전송되는 픽셀신호들을 디지털신호로 변환하기 위한 복수의 하부 리드아웃부(331A, …)와, 복수의 하부 리드아웃부(331A, …)로부터 출력되는 하부 디지털신호들을 행 별로 직렬로 출력하기 위한 하부 직렬화부(333)를 포함할 수 있다.

여기서, 복수의 하부 리드아웃부(331A …)는 모두 동일한 구성을 가지므로, 이하에서는 복수의 하부 리드아웃부(331A …) 중 제1 하부 리드아웃부(331A)만을 대표적으로 설명한다.

제1 하부 리드아웃부(331A)는 하부 선택신호(DN_SEL)에 응답하여 제1 홀수 번재 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 예정된 시간 - 단위 로우 라인 시간의 절반에 대응하는 시간임 - 마다 교대로 선택하기 위한 제1 하부 경로 선택부(331A_1)와, 제1 하부 경로 선택부(331A_1)를 통해 전송되는 픽셀신호를 제1 하부 디지털신호로 변환하기 위한 제1 하부 신호변환부(331A_3)와, 하부 래치신호(DN_LOAD)에 응답하여 상기 예정된 시간만다 전송되는 상기 제1 하부 디지털신호를 순차적으로 래치하기 위한 제1 내지 제3 하부 래치부(331A_5, 331A_7, 331A_9)를 포함할 수 있다. 제1 하부 경로 선택부(331A_1)는 하부 선택신호(DN_SEL)의 논리 레벨에 따라 제1 홀수 번째 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 선택할 수 있다. 제1 하부 신호변환부(331A_3)는 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 제1 내지 제3 하부 래치부(331A_5, 331A_7, 331A_9)는 각각 멀티 비트의 상기 제1 하부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

하부 직렬화부(333)는 하부 리드신호(DN_READ)에 응답하여, 복수의 하부 리드아웃부(331A, …)로부터 출력되는 하부 디지털신호들을 제1 채널(CH0)을 통해 행 별로 순차적으로 출력할 수 있다. 물론, 하부 직렬화부(333)는 2개 이상의 채널을 통해 행 별로 순차적으로 출력할 수도 있다.

다시 도 17을 참조하면, 하부 리드아웃 제어부(340)는 복수의 하부 경로 선택부들(331A_1, …)을 제어하기 위한 하부 선택신호(DN_SEL)와, 복수의 하부 신호변환부(331A_3, …)로부터 출력되는 하부 디지털신호들이 복수의 제1 내지 제3 하부 래치부(331A_5, 331A_7, 331A_9, …)에 예정된 순서로 래치되도록 제어하기 위한 하부 래치신호(DN_LOAD)와, 복수의 제1 내지 제3 하부 래치부(331A_5, 331A_5, 331A_9, …)에 래치된 하부 디지털신호들이 하부 직렬화부(333)를 통해 행 별로 순차적으로 출력되도록 제어하기 위한 하부 리드신호(DN_READ)를 생성할 수 있다.

이어서, 상부 리드아웃 회로부(350)는 복수의 홀수 번째 컬럼라인(COL_O<0>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, …)을 통해 병렬로 전송되는 픽셀신호들을 직렬로 변환하여 저장부(270)에게 전달할 수 있다. 예컨대, 상부 리드아웃 회로부(350)는 도 21에 도시된 바와 같이, 복수의 컬럼라인 그룹(CLG<0>, …)과 1대 1로 구비되며 복수의 홀수 번째 컬럼라인(COL_O<0>, …) 또는 복수의 짝수 번째 컬럼라인(COL_E<0>, …)을 통해 전송되는 픽셀신호들을 디지털신호로 변환하기 위한 복수의 상부 리드아웃부(351A, …)와, 복수의 상부 리드아웃부(351A, …)로부터 출력되는 상부 디지털신호들을 행 별로 직렬로 출력하기 위한 상부 직렬화부(353)를 포함할 수 있다.

여기서, 복수의 상부 리드아웃부(351A, …)는 모두 동일한 구성을 가지므로, 이하에서는 복수의 상부 리드아웃부(351A, …) 중 제1 상부 리드아웃부(351A)만을 대표적으로 설명한다.

제1 상부 리드아웃부(351A)는 제1 상부 선택신호(UP_O_SEL)에 응답하여 제1 홀수 번째 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 상기 예정된 시간마다 교대로 선택하기 위한 제1 상부 경로 선택부(351A_1)와, 제1 상부 경로 선택부(351A_1)를 통해 전송되는 픽셀신호를 제1 상부 디지털신호로 변환하기 위한 제1 상부 신호변환부(351A_3)와, 상부 래치신호(UP_LOAD)에 응답하여 상기 예정된 시간마다 순차적으로 전송되는 상기 제1 상부 디지털신호를 래치하기 위한 제1 내지 제3 상부 래치부(351A_5, 351A_7, 351A_9)를 포함할 수 있다. 제1 상부 경로 선택부(351A_1)는 제1 상부 선택신호(UP_SEL)의 논리 레벨에 따라 제1 홀수 번째 컬럼라인(COL_O<0>)과 제1 짝수 번째 컬럼라인(COL_E<0>) 중 어느 하나를 선택하되, 제1 하부 경로 선택부(351A_1)와 반대로 선택할 수 있다. 예컨대, 임의의 단위 로우 라인 시간 동안 제1 하부 경로 선택부(331A_1)가 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제1 상부 경로 선택부(351A_1)는 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택할 수 있다. 반대로, 상기 임의의 단위 로우 라인 시간 동안 제1 하부 경로 선택부(331A_1)가 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택했다면, 상기 임의의 단위 로우 라인 시간 동안 제1 상부 경로 선택부(351A_1)는 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택할 수 있다. 제1 상부 신호변환부(351A_3)는 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 제1 내지 제3 상부 래치부(351A_5, 351A_7, 351A_9)는 각각 멀티 비트의 상기 제1 상부 디지털신호를 래치할 수 있는 레지스터(register) 형태의 래치부를 포함할 수 있다.

상부 직렬화부(353)는 상부 리드신호(UP_READ)에 응답하여, 복수의 상부 리드아웃부(351A, …)로부터 출력되는 상부 디지털신호들을 제2 채널(CH1)을 통해 행 별로 순차적으로 출력할 수 있다. 물론, 상부 직렬화부(353)는 2 개 이상의 채널을 통해 행 별로 순차적으로 출력할 수도 있다.

다시 도 17를 참조하면, 상부 리드아웃 제어부(360)는 복수의 상부 경로 선택부들(351A_1, …)을 제어하기 위한 상부 선택신호(UP_SEL)와, 복수의 상부 신호변환부(351A_3, …)로부터 출력되는 상부 디지털신호들이 복수의 제1 내지 제3 상부 래치부(351A_5, 351A_7, 351A_9, …)에 예정된 순서에 따라 래치되도록 제어하기 위한 상부 래치신호(UP_LOAD)와, 복수의 제1 내지 제3 상부 래치부(351A_5, 351A_7, 351A_9, …)에 래치된 상부 디지털신호들이 상부 직렬화부(353)를 통해 행 별로 순차적으로 출력되도록 제어하기 위한 상부 리드신호(UP_READ)를 생성할 수 있다.

이어서, 저장부(370)는 하부 리드아웃 회로부(330)로부터 출력되는 하부 디지털신호들과 상부 리드아웃 회로부(350)로부터 출력되는 상부 디지털신호들을 상기 행 순서에 따라 저장하고 그 저장된 디지털신호들을 행 순서대로 출력하기 위한 제1 내지 제4 라인 메모리부(373A ~ 373D)와, 제1 내지 제4 라인 메모리부(373A ~ 373D)를 제어하기 위한 라인 메모리 제어부(371)를 포함할 수 있다.

여기서, 라인 메모리 제어부(371)는 제1 및 제2 채널(CH0, CH1)을 통해 전송되는 하부 디지털신호들 및 상부 디지털신호들을 행 별로 제1 내지 제4 라인 메모리부(373A ~ 373D)에 저장하고, 제1 내지 제4 라인 메모리부(373A ~ 373D)에 저장된 행 별 디지털신호들을 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

그리고, 제1 내지 제4 라인 메모리부(373A ~ 373D)는 각각 행 별로 전송된 디지털신호들을 저장할 수 있다. 예컨대, 제1 라인 메모리부(373A)는 제1 행(ROW<0>)에 대응하는 디지털신호들을 모두 저장할 수 있고, 제2 라인 메모리부(373B)는 제2 행(ROW<1>)에 대응하는 디지털신호들을 모두 저장할 수 있다. 이러한 제1 내지 제4 라인 메모리부(373A ~ 373D)는 각각 디지털 라인 메모리(Digital Line Memory : DLM)를 포함할 수 있다.

이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(300)의 동작을 도 22 내지 도 25를 참조하여 설명한다.

도 22에는 픽셀 어레이(310)와 행 제어부(320)의 동작을 설명하기 위한 도면이 도시되어 있다.

도 22를 참조하면, 행 제어부(320)는 픽셀 어레이(210)를 1 개의 행씩 제어하거나 또는 2 개의 행씩 제어할 수 있다. 예컨대, 행 제어부(120)는 제1 행(ROW<0>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어한 다음, 제2 행(ROW<1>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어하고 동시에 제3 행(ROW<2>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어한 다음, 제4 행(ROW<3>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어하고 동시에 제5 행(ROW<4>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어한 다음, 제6 행(ROW<5>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어하고 동시에 제7 행(ROW<6>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어한 다음, 제8 행(ROW<7>)에 포함된 픽셀들로부터 픽셀신호들이 색상별로 순차적으로 리드아웃되도록 제어할 수 있다. 이때, 제8 행(ROW<7>)을 마지막 행이라 가정하였음에 유의한다. 한편, 노출(exposure) 순서 또한 리드아웃 순서와 동일하게 실시될 것이나, 노출 순서에 대한 설명은 본 발명과 무관하므로, 그에 대한 자세한 설명은 생략하도록 한다.

도 23에는 하부 리드아웃 회로부(330) 및 상부 리드아웃 회로부(350)의 동작을 설명하기 위한 도면이 도시되어 있다. 이때, 도 23에는 설명의 편의를 위해 제1 내지 제8 행(ROW<0> ~ ROW<7>)과 제1 및 제2 열(COL<0>, COL<1>)에 대응하는 픽셀신호들만이 도시되어 있고, 그 픽셀신호들이 블록으로 표현되어 있다. 그리고, 제1 행(ROW<0>)이 첫 번째 행이고 제8 행(ROW<7>)이 마지막 번째 행인 것을 예로 들어 설명한다.

도 23을 참조하면, 하부 리드아웃 회로부(330)에는 제1 행(ROW<0>), 제2 행(ROW<1>)/제3 행(ROW<2>), 제4 행(ROW<3>)/제5 행(ROW<4>), 제6 행(ROW<5>)/제7 행(ROW<6>), 제8 행(ROW<7>) 순서로 픽셀신호들이 입력될 수 있다. 이때, 하부 리드아웃 회로부(330)로 입력되는 픽셀신호들은 제1 내지 제8 행(ROW<0> ~ ROW<7>)으로부터 출력되는 픽셀신호들 중 절반에 대응하는 픽셀신호들을 포함할 수 있다. 동시에, 상부 리드아웃 회로부(350)에는 제1 행(ROW<0>), 제2 행(ROW<1>)/제3 행(ROW<2>), 제4 행(ROW<3>)/제5 행(ROW<4>), 제6 행(ROW<5>)/제7 행(ROW<6>), 제8 행(ROW<7>) 순서로 픽셀신호들이 입력될 수 있다. 이때, 상부 리드아웃 회로부(350)로 입력되는 픽셀신호들은 제1 내지 제8 행(ROW<0> ~ ROW<7>)으로부터 출력되는 픽셀신호들 중 나머지 절반에 대응하는 픽셀신호들을 포함할 수 있다.

먼저, 하부 리드아웃 회로부(330)의 동작을 설명한다.

제1 하부 리드아웃부(331A)는 첫 번째 로우 라인 시간 중 전반(前半) 시간 동안 제1 행(ROW<0>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 첫 번째 로우 라인 시간 중 전반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제1 행(ROW<0>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제1 하부 래치부(331A_5)는 제1 행(ROW<0>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 그리고, 제1 하부 리드아웃부(331A)는 상기 첫 번째 로우 라인 시간 중 후반(後半) 시간 동안에는 픽셀신호를 입력받지 않는 돈 캐어(don't care) 상태일 수 있다.

그리고, 제1 하부 리드아웃부(331A)는 두 번째 로우 라인 시간 중 전반 시간 동안 제3 행(ROW<2>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 두 번째 로우 라인 시간 중 전반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제3 행(ROW<2>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제2 하부 래치부(331A_7)는 제3 행(ROW<2>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 그리고, 제1 하부 리드아웃부(331A)는 두 번째 로우 라인 시간 중 후반 시간 동안 제2 행(ROW<1>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 두 번째 로우 라인 시간 중 후반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제2 행(ROW<1>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제3 하부 래치부(331A_9)는 제2 행(ROW<1>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다.

그리고, 제1 하부 리드아웃부(331A)는 세 번째 로우 라인 시간 중 전반 시간 동안 제5 행(ROW<4>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 세 번째 로우 라인 시간 중 전반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제5 행(ROW<4>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제1 하부 래치부(331A_5)는 제5 행(ROW<4>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 이때, 제1 하부 래치부(331A_5)에 래치되어 있던 제1 행(ROW<2>)의 픽셀신호는 제5 행(ROW<4>)의 픽셀신호가 제1 하부 래치부(331A_5)에 래치되기 이전에 하부 직렬화부(333)에 의해 제1 채널(CH0)로 출력될 수 있다. 또한, 제1 하부 리드아웃부(331A)는 상기 세 번째 로우 라인 시간 중 후반 시간 동안 제4 행(ROW<3>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 세 번째 로우 라인 시간 중 후반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제4 행(ROW<3>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제3 하부 래치부(331A_9)는 제4 행(ROW<3>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다. 이때, 제3 하부 래치부(331A_9)에 래치되어 있던 제2 행(ROW<1>)의 픽셀신호는 제4 행(ROW<3>)의 픽셀신호가 제3 하부 래치부(331A_9)에 래치되기 이전에 하부 직렬화부(333)에 의해 제1 채널(CH0)로 출력될 수 있다.

그리고, 제1 하부 리드아웃부(331A)는 네 번째 로우 라인 시간 중 전반 시간 동안 제7 행(ROW<6>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 네 번째 로우 라인 시간 중 전반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제7 행(ROW<6>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호를 디지털신호로 변환하며, 제2 하부 래치부(331A_7)는 제7 행(ROW<6>)에 포함된 블루 색상(B)의 픽셀신호를 래치할 수 있다. 이때, 제2 하부 래치부(331A_7)에 래치되어 있던 제3 행(ROW<2>)의 픽셀신호는 제7 행(ROW<6>)의 픽셀신호가 제1 하부 래치부(331A_5)에 래치되기 이전에 하부 직렬화부(333)에 의해 제1 채널(CH0)로 출력될 수 있다. 또한, 제1 하부 리드아웃부(331A)는 상기 네 번째 로우 라인 시간 중 후반 시간 동안 제6 행(ROW<5>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 네 번째 로우 라인 시간 중 후반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제6 행(ROW<5>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제3 하부 래치부(331A_9)는 제6 행(ROW<5>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다. 이때, 제3 하부 래치부(331A_9)에 래치되어 있던 제4 행(ROW<3>)의 픽셀신호는 제6 행(ROW<5>)의 픽셀신호가 제3 하부 래치부(331A_9)에 래치되기 이전에 하부 직렬화부(333)에 의해 제1 채널(CH0)로 출력될 수 있다.

그리고, 제1 하부 리드아웃부(331A)는 다섯 번째 로우 라인 시간 중 전반 시간 동안 상기 돈 캐어 상태일 수 있다. 이때, 제2 하부 래치부(331A_7)에 래치되어 있던 제7 행(ROW<6>)의 픽셀신호는 하부 직렬화부(333)에 의해 제1 채널(CH0)로 출력될 수 있다. 또한, 제1 하부 리드아웃부(331A)는 상기 다섯 번째 로우 라인 시간 중 후반 시간 동안 제8 행(ROW<7>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 하부 경로 선택부(331A_1)는 상기 다섯 번째 로우 라인 시간 중 후반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 하부 신호변환부(331A_3)는 제8 행(ROW<7>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호를 디지털신호로 변환하며, 제3 하부 래치부(331A_9)는 제8 행(ROW<7>)에 포함된 레드 색상(R)의 픽셀신호를 래치할 수 있다. 이때, 제3 하부 래치부(331A_9)에 래치되어 있던 제6 행(ROW<5>)의 픽셀신호는 제8 행(ROW<7>)의 픽셀신호가 제3 하부 래치부(331A_9)에 래치되기 이전에 하부 직렬화부(333)에 의해 제1 채널(CH0)로 출력될 수 있다.

다음, 상부 리드아웃 회로부(250)의 동작을 설명한다.

제1 상부 리드아웃부(351A)는 상기 첫 번째 로우 라인 시간 중 전반 시간 동안 상기 돈 캐어 상태일 수 있다. 또한, 제1 상부 리드아웃부(351A)는 상기 첫 번째 로우 라인 시간 중 후반 시간 동안 제1 행(ROW<0>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 첫 번째 로우 라인 시간 중 후반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제1 행(ROW<0>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제1 상부 래치부(251A_5)는 제1 행(ROW<0>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다.

그리고, 제1 상부 리드아웃부(351A)는 상기 두 번째 로우 라인 시간 중 전반 시간 동안 제2 행(ROW<1>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 두 번째 로우 라인 시간 중 전반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제2 행(ROW<1>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제2 상부 래치부(351A_7)는 제2 행(ROW<1>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다. 또한, 제1 상부 리드아웃부(351A)는 상기 두 번째 로우 라인 시간 중 후반 시간 동안 제3 행(ROW<2>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 두 번째 로우 라인 시간 중 후반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제1 행(ROW<0>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제3 상부 래치부(351A_9)는 제3 행(ROW<2>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다.

그리고, 제1 상부 리드아웃부(351A)는 상기 세 번째 로우 라인 시간 중 전반 시간 동안 제4 행(ROW<3>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 세 번째 로우 라인 시간 중 전반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제4 행(ROW<3>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제1 상부 래치부(351A_5)는 제4 행(ROW<3>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다. 한편, 제1 상부 래치부(351A_5)에 래치되어 있던 제1 행(ROW<0>)의 픽셀신호는 제4 행(ROW<3>)의 픽셀신호가 제1 상부 래치부(351A_5)에 래치되기 이전에 상부 직렬화부(353)에 의해 제2 채널(CH1)로 출력될 수 있다. 또한, 제1 상부 리드아웃부(351A)는 상기 세 번째 로우 라인 시간 중 후반 시간 동안 제5 행(ROW<4>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 세 번째 로우 라인 시간 중 후반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제5 행(ROW<4>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제2 상부 래치부(351A_7)는 제5 행(ROW<4>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다. 한편, 제2 상부 래치부(351A_7)에 래치되어 있던 제2 행(ROW<1>)의 픽셀신호는 제5 행(ROW<4>)의 픽셀신호가 제2 상부 래치부(351A_7)에 래치되기 이전에 상부 직렬화부(353)에 의해 제2 채널(CH1)로 출력될 수 있다.

그리고, 제1 상부 리드아웃부(351A)는 상기 네 번째 로우 라인 시간 중 전반 시간 동안 제6 행(ROW<5>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 네 번째 로우 라인 시간 중 전반 시간 동안 제1 홀수 번째 컬럼라인(COL_O<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제6 행(ROW<5>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제3 상부 래치부(351A_9)는 제6 행(ROW<5>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다. 한편, 제3 상부 래치부(351A_9)에 래치되어 있던 제3 행(ROW<2>)의 픽셀신호는 제6 행(ROW<5>)의 픽셀신호가 제3 상부 래치부(351A_9)에 래치되기 이전에 상부 직렬화부(353)에 의해 제2 채널(CH1)로 출력될 수 있다. 또한, 제1 상부 리드아웃부(351A)는 상기 네 번째 로우 라인 시간 중 후반 시간 동안 제7 행(ROW<6>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 네 번째 로우 라인 시간 중 후반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제7 행(ROW<6>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호를 디지털신호로 변환하며, 제1 상부 래치부(351A_5)는 제7 행(ROW<6>)에 포함된 그린 색상(Gb)의 픽셀신호를 래치할 수 있다. 한편, 제1 상부 래치부(351A_5)에 래치되어 있던 제4 행(ROW<3>)의 픽셀신호는 제7 행(ROW<6>)의 픽셀신호가 제1 상부 래치부(351A_5)에 래치되기 이전에 상부 직렬화부(353)에 의해 제2 채널(CH1)로 출력될 수 있다.

그리고, 제1 상부 리드아웃부(351A)는 상기 다섯 번째 로우 라인 시간 중 전반 시간 동안 제8 행(ROW<7>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 리드아웃할 수 있다. 이를 더욱 자세하게 설명하면, 제1 상부 경로 선택부(351A_1)는 상기 다섯 번째 로우 라인 시간 중 전반 시간 동안 제1 짝수 번째 컬럼라인(COL_E<0>)을 선택하고, 제1 상부 신호변환부(351A_3)는 제8 행(ROW<7>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호를 디지털신호로 변환하며, 제2 상부 래치부(351A_7)는 제8 행(ROW<7>)에 포함된 그린 색상(Gr)의 픽셀신호를 래치할 수 있다. 한편, 제2 상부 래치부(351A_7)에 래치되어 있던 제5 행(ROW<4>)의 픽셀신호는 제8 행(ROW<7>)의 픽셀신호가 제2 상부 래치부(351A_7)에 래치되기 이전에 상부 직렬화부(353)에 의해 제2 채널(CH1)로 출력될 수 있다. 또한, 제1 상부 리드아웃부(351A)는 상기 다섯 번째 로우 라인 시간 중 후반 시간 동안 상기 돈 캐어 상태일 수 있다.

도 24A 및 도 24B에는 도 22 및 도 23를 부연 설명하기 위한 타이밍도가 도시되어 있다.

도 24A를 참조하면, 상기 첫 번째 로우 라인 시간 중 전기 시간 동안에는 제1 행(ROW<0>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃되며, 상기 첫 번째 로우 라인 시간 중 후기 시간 동안에는 제1 행(ROW<0>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(330)로 리드아웃됨을 알 수 있다.

상기 두 번째 로우 라인 시간 중 전기 시간 동안에는 제2 행(ROW<1>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들이 상부 리드아웃 회로부(350)로 리드아웃되고, 동시에 제3 행(ROW<2>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃됨을 알 수 있다. 그리고, 상기 두 번째 로우 라인 시간 중 후기 시간 동안에는 제2 행(ROW<1>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃되고, 동시에 제3 행(ROW<2>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(350)로 리드아웃됨을 알 수 있다. 한편, 상기 두 번째 로우 라인 시간 중 후기 시간 동안에는 제1 행(ROW<0>)의 픽셀신호들에 대응하는 디지털신호들이 제1 및 제2 채널(CH0, CH1)을 통해 출력됨을 알 수 있다.

도 24B를 참조하면, 상기 세 번째 로우 라인 시간 중 전기 시간 동안에는 제4 행(ROW<3>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들이 상부 리드아웃 회로부(350)로 리드아웃되고, 동시에 제5 행(ROW<4>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃됨을 알 수 있다. 한편, 상기 세 번째 로우 라인 시간 중 전기 시간 동안에는 제2 행(ROW<1>)의 픽셀신호들에 대응하는 디지털신호들이 제1 및 제2 채널(CH0, CH1)을 통해 출력됨을 알 수 있다. 그리고, 상기 세 번째 로우 라인 시간 중 후기 시간 동안에는 제4 행(ROW<3>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃되고, 동시에 제5 행(ROW<4>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(350)로 리드아웃됨을 알 수 있다. 한편, 상기 세 번째 로우 라인 시간 중 후기 시간 동안에는 제3 행(ROW<1>)의 픽셀신호들에 대응하는 디지털신호들이 제1 및 제2 채널(CH0, CH1)을 통해 출력됨을 알 수 있다.

상기 네 번째 로우 라인 시간 중 전기 시간 동안에는 제6 행(ROW<5>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들이 상부 리드아웃 회로부(350)로 리드아웃되고, 동시에 제7 행(ROW<6>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃됨을 알 수 있다. 한편, 상기 네 번째 로우 라인 시간 중 전기 시간 동안에는 제4 행(ROW<3>)의 픽셀신호들에 대응하는 디지털신호들이 제1 및 제2 채널(CH0, CH1)을 통해 출력됨을 알 수 있다. 그리고, 상기 네 번째 로우 라인 시간 중 후기 시간 동안에는 제6 행(ROW<5>)의 픽셀신호들 중 레드 색상(R)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃되고, 동시에 제7 행(ROW<6>)의 픽셀신호들 중 그린 색상(Gb)의 픽셀신호들이 상부 리드아웃 회로부(350)로 리드아웃됨을 알 수 있다. 한편, 상기 네 번째 로우 라인 시간 중 후기 시간 동안에는 제5 행(ROW<4>)의 픽셀신호들에 대응하는 디지털신호들이 제1 및 제2 채널(CH0, CH1)을 통해 출력됨을 알 수 있다.

도면에 도시되지 않았지만, 상기 다섯 번째 로우 라인 시간 중 전기 시간 동안에는 제8 행(ROW<7>)의 픽셀신호들 중 그린 색상(Gr)의 픽셀신호들이 상부 리드아웃 회로부(350)로 리드아웃될 것이고, 동시에 제8 행(ROW<7>)의 픽셀신호들 중 블루 색상(B)의 픽셀신호들이 하부 리드아웃 회로부(330)로 리드아웃될 것이다. 한편, 상기 다섯 번째 로우 라인 시간 중 전기 시간 동안에는 제6 행(ROW<5>)의 픽셀신호들에 대응하는 디지털신호들이 제1 및 제2 채널(CH0, CH1)을 통해 출력될 것이다.

도 25에는 라인 메모리 제어부(371)와 제1 내지 제4 라인 메모리부(373A ~ 373D)의 동작을 설명하기 위한 도면이 도시되어 있다.

도 25를 참조하면, 라인 메모리 제어부(371)는 상기 두 번째 로우 라인 시간 중 후기 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제1 행(ROW<0>)의 디지털신호들을 제1 라인 메모리부(371A)에 저장할 수 있다.

그리고, 라인 메모리 제어부(371)는 상기 세 번째 로우 라인 시간 중 전기 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제2 행(ROW<1>)의 디지털신호들을 제2 라인 메모리부(373B)에 저장할 수 있다. 그리고, 라인 메모리 제어부(371)는 상기 세 번째 로우 라인 시간 중 후기 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제3 행(ROW<2>)의 디지털신호들을 제3 라인 메모리부(373C)에 저장할 수 있다. 한편, 라인 메모리 제어부(371)는 상기 세 번째 로우 라인 시간 동안 제1 라인 메모리부(373A)에 저장된 제1 행(ROW<0>)의 디지털신호들이 출력되도록 제어할 수 있다.

그리고, 라인 메모리 제어부(371)는 상기 네 번째 로우 라인 시간 중 전기시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제4 행(ROW<3>)의 디지털신호들을 제1 라인 메모리부(373A)에 저장할 수 있다. 그리고, 라인 메모리 제어부(371)는 상기 네 번째 로우 라인 시간 중 후기 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제5 행(ROW<4>)의 디지털신호들을 제4 라인 메모리부(373D)에 저장할 수 있다. 한편, 라인 메모리 제어부(371)는 상기 네 번째 로우 라인 시간 동안 제2 및 제3 라인 메모리부(373B, 373C)에 저장된 제2 및 제3 행(ROW<1>, ROW<2>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

그리고, 라인 메모리 제어부(371)는 상기 다섯 번째 로우 라인 시간 중 전기 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제6 행(ROW<5>)의 디지털신호들을 제2 라인 메모리부(373B)에 저장할 수 있다. 그리고, 라인 메모리 제어부(371)는 상기 다섯 번째 로우 라인 시간 중 후기 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제7 행(ROW<6>)의 디지털신호들을 제3 라인 메모리부(373C)에 저장할 수 있다. 한편, 라인 메모리 제어부(371)는 상기 다섯 번째 로우 라인 시간 동안 제1 및 제4 라인 메모리부(373A, 373D)에 저장된 제4 및 제5 행(ROW<3>, ROW<4>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있다.

그리고, 라인 메모리 제어부(371)는 도면에 도시되지 않았지만, 여섯 번째 로우 라인 시간 중 중기 시간에 제1 및 제2 채널(CH0, CH1)을 통해 입력되는 제8 행(ROW<7>)의 디지털신호들을 제4 라인 메모리부(373D)에 저장할 수 있을 것이다. 한편, 라인 메모리 제어부(371)는 상기 여섯 번째 로우 라인 시간 동안 제2 및 제3 라인 메모리부(373B, 373C)에 저장된 제6 및 제7 행(ROW<5>, ROW<6>)의 디지털신호들이 행 순서에 따라 순차적으로 출력되도록 제어할 수 있을 것이다.

이와 같은 본 발명의 제2 실시예에 따르면, 본 발명의 비교예에 비하여, 상/하부 리드아웃 경로를 통해 색상별로 픽셀신호들을 리드아웃할 수 있고, 라인 메모리부의 개수를 줄일 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 본 발명의 실시예에는 2-shared 픽셀 구조와 4-shared 픽셀 구조만을 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 그 이상의 픽셀들이 공유된 픽셀 구조 - 예컨대, 8-shared 픽셀 구조 등을 포함함 - 에도 본 발명이 적용 가능하다.

200 : 이미지 센싱 장치 210 : 픽셀 어레이
220 : 행 제어부 230 : 하부 리드아웃 회로부
240 : 하부 리드아웃 제어부 250 : 상부 리드아웃 회로부
260 : 상부 리드아웃 제어부 270 : 저장부
271 : 라인 메모리 제어부 273A ~ 273D : 제1 내지 제4 라인 메모리부

Claims

복수의 픽셀이 행(row)과 열(column) 방향으로 배열된 픽셀 어레이;
상기 픽셀 어레이에 포함된 복수의 행 중 일부의 행들을 둘 이상의 행 단위로 제어하되, 연속된 순서의 행들로부터 픽셀신호들이 동시에 출력되도록 제어하기 위한 행 제어부;
상기 픽셀신호들 중 일부를 행 순서에 따라 순차적으로 리드아웃하기 위한 제1 리드아웃 회로부;
상기 픽셀신호들 중 나머지를 행 순서에 따라 순차적으로 리드아웃하기 위한 제2 리드아웃 회로부; 및
상기 제1 및 제2 리드아웃 회로부로부터 상기 행 순서에 따라 순차적으로 리드아웃되는 리드아웃신호들을 행 별로 저장하기 위한 저장부
를 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 행 제어부는 상기 픽셀 어레이의 첫 번째 행 및 마지막 번째 행에 대해서만 하나의 행 단위로 제어하고, 상기 첫 번째 행 및 상기 마지막 번째 행을 제외한 나머지 행들을 2 개의 행 단위로 제어하는 이미지 센싱 장치.
제1항에 있어서,
상기 복수의 픽셀은 인접한 둘 이상의 픽셀끼리 그룹화된 복수의 픽셀 그룹을 포함하며,
상기 복수의 픽셀 그룹은 열 방향으로 인접한 2 개의 픽셀이 공유된 2-shared 픽셀 구조를 가지는 이미지 센싱 장치.
제3항에 있어서,
상기 복수의 픽셀 그룹의 열에 대응하여 구비된 복수의 컬럼라인 그룹을 포함하며,
상기 복수의 컬럼라인 그룹은 각각 상기 복수의 픽셀 그룹 중 열 방향의 픽셀 그룹들이 교대로 접속된 제1 및 제2 컬럼라인을 포함하는 이미지 센싱 장치.
제4항에 있어서,
상기 제1 리드아웃 회로부는 각각의 행에 포함된 2 개 색상의 픽셀들 중 제1 색상의 픽셀들로부터 픽셀신호들을 리드아웃하는 이미지 센싱 장치.
제5항에 있어서,
상기 제1 리드아웃 회로부는,
상기 복수의 컬럼라인 그룹과 1대 1로 구비된 복수의 제1 리드아웃부; 및
상기 복수의 제1 리드아웃부에 의해 행 별로 리드아웃되는 복수의 제1 리드아웃신호를 직렬로 상기 저장부에게 전송하기 위한 제1 직렬화부를 포함하는 이미지 센싱 장치.
제6항에 있어서,
상기 복수의 제1 리드아웃부 각각은,
상기 제1 및 제2 컬럼라인 중 어느 하나를 단위 로우 라인 시간마다 교대로 선택하기 위한 경로 선택부;
상기 경로 선택부를 통해 출력되는 픽셀신호들을 디지털신호로 변환하기 위한 신호 변환부; 및
상기 신호 변환부로부터 출력되는 디지털신호를 래치하기 위한 래치부를 포함하는 이미지 센싱 장치.
제5항에 있어서,
상기 제2 리드아웃 회로부는 상기 2 개 색상의 픽셀들 중 제2 색상의 픽셀들로부터 픽셀신호들을 리드아웃하는 이미지 센싱 장치.
제8항에 있어서,
상기 제2 리드아웃 회로부는,
상기 복수의 컬럼라인 그룹과 1대 1로 구비된 복수의 제2 리드아웃부; 및
상기 복수의 제2 리드아웃부에 의해 행 별로 리드아웃되는 복수의 제2 리드아웃신호를 직렬로 상기 저장부에게 전송하기 위한 제2 직렬화부를 포함하는 이미지 센싱 장치.
제9항에 있어서,
상기 복수의 제2 리드아웃부 각각은,
상기 제1 및 제2 컬럼라인 중 어느 하나를 단위 로우 라인 시간마다 교대로 선택하기 위한 경로 선택부;
상기 경로 선택부를 통해 출력되는 픽셀신호들을 디지털신호로 변환하기 위한 신호 변환부; 및
상기 신호 변환부로부터 출력되는 디지털신호를 래치하기 위한 래치부를 포함하는 이미지 센싱 장치.
제3항에 있어서,
상기 저장부는,
상기 리드아웃신호들을 행 별로 저장하고, 그 저장된 행 별 저장신호들을 행 순서에 따라 출력하기 위한 제1 내지 제4 라인 메모리부; 및
상기 제1 내지 제4 라인 메모리부를 제어하기 위한 라인 메모리 제어부를 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 복수의 픽셀은 인접한 둘 이상의 픽셀끼리 그룹화된 복수의 픽셀 그룹을 포함하며,
상기 복수의 픽셀 그룹은 열 방향 및 행 방향으로 인접한 4 개의 픽셀이 공유된 4-shared 픽셀 구조를 가지는 이미지 센싱 장치.
제12항에 있어서,
상기 복수의 픽셀 그룹의 열에 대응하여 구비된 복수의 컬럼라인 그룹을 포함하며,
상기 복수의 컬럼라인 그룹은 각각 상기 복수의 픽셀 그룹 중 열 방향의 픽셀 그룹들이 교대로 접속된 제1 및 제2 컬럼라인을 포함하는 이미지 센싱 장치.
제13항에 있어서,
상기 제1 리드아웃 회로부는 각각의 행에 포함된 2 개 색상의 픽셀들 중 제1 색상의 픽셀들로부터 픽셀신호들을 리드아웃하는 이미지 센싱 장치.
제14항에 있어서,
상기 제1 리드아웃 회로부는,
상기 복수의 컬럼라인 그룹과 1대 1로 구비된 복수의 제1 리드아웃부; 및
상기 복수의 제1 리드아웃부에 의해 행 별로 리드아웃되는 복수의 제1 리드아웃신호를 직렬로 상기 저장부에게 전송하기 위한 제1 직렬화부를 포함하는 이미지 센싱 장치.
제15항에 있어서,
상기 복수의 제1 리드아웃부 각각은,
상기 제1 및 제2 컬럼라인 중 어느 하나를 예정된 시간 - 단위 로우 라인 시간의 절반에 대응하는 시간임 - 마다 교대로 선택하기 위한 경로 선택부;
상기 경로 선택부를 통해 출력되는 픽셀신호들을 디지털신호로 변환하기 위한 신호 변환부; 및
상기 신호 변환부로부터 출력되는 디지털신호를 선택적으로 래치하기 위한 제1 내지 제3 래치부를 포함하는 이미지 센싱 장치.
제14항에 있어서,
상기 제2 리드아웃 회로부는 상기 2 개 색상의 픽셀들 중 제2 색상의 픽셀들로부터 픽셀신호들을 리드아웃하는 이미지 센싱 장치.
제17항에 있어서,
상기 제2 리드아웃 회로부는,
상기 복수의 컬럼라인 그룹과 1대 1로 구비된 복수의 제2 리드아웃부; 및
상기 복수의 제2 리드아웃부에 의해 행 별로 리드아웃되는 복수의 제2 리드아웃신호를 직렬로 상기 저장부에게 전송하기 위한 제2 직렬화부를 포함하는 이미지 센싱 장치.
제18항에 있어서,
상기 복수의 제2 리드아웃부 각각은,
상기 제1 및 제2 컬럼라인 중 어느 하나를 예정된 시간 - 단위 로우 라인 시간의 절반에 대응하는 시간임 - 마다 선택적으로 접속하기 위한 경로 선택부;
상기 경로 선택부를 통해 출력되는 픽셀신호들을 디지털신호로 변환하기 위한 신호 변환부; 및
상기 신호 변환부로부터 출력되는 디지털신호를 선택적으로 래치하기 위한 제1 내지 제3 래치부를 포함하는 이미지 센싱 장치.
제12항에 있어서,
상기 저장부는,
상기 리드아웃신호들을 행 별로 저장하고, 그 저장된 행 별 저장신호들을 행 순서에 따라 출력하기 위한 제1 내지 제4 라인 메모리부; 및
상기 제1 내지 제4 라인 메모리부를 제어하기 위한 라인 메모리 제어부를 포함하는 이미지 센싱 장치.