KR20010111176A

KR20010111176A - 차동 증폭기의 동적 공통 모드 피드백 회로

Info

Publication number: KR20010111176A
Application number: KR1020000031362A
Authority: KR
Inventors: 이종화
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-06-08
Filing date: 2000-06-08
Publication date: 2001-12-17

Abstract

여기에 개시되는 공통 모드 피드백(CMFB, common mode feedback)을 이용한 증폭기 회로는 입력 신호에 대응하는 출력 신호를 전달하기 위한 한 쌍의 출력 단자들 및; 목표 전하 샘플링 동작을 수행하며, 전하 재분배 구간에서 상기 증폭기 회로의 출력 단자들을 전기적으로 연결하는 커패시터를 포함한다.

Description

차동 증폭기의 동적 공통 모드 피드백 회로{DYNAMIC COMMON MODE FEED-BACK CIRCUIT FOR USE IN A DIFFERENTIAL AMPLIFIER}

본 발명은 차동 증폭기에 관한 것으로서, 구체적으로는 차동 증폭기에 사용되는 동적 공통 모드 피드백 회로에 관한 것이다.

도 1에는 폴디드 캐스코드 증폭기 (folded-cascode amplifier)의 일반적인 구조가 도시되어 있다. 이러한 증폭기에서 출력 공통 모드 (DC 레벨)는 증폭기 출력의 스윙 범위 및 이득을 극대화할 수 있는 레벨로 선택된다. 하지만, 이러한 공통 모드를 제공하는 증폭기의 바이어스 (B<5>)가 고정되어 있으면, 파워, 온도, 공정 조건의 변화, 증폭기 입력의 공통 모드와 출력 공통 모드 사이의 차이 또는 노이즈에 의한 출력 공통 모드의 변화에 의해 출력 신호 범위를 확보하지 못하거나 이득이 저하되는 현상이 발생하게 된다.

앞서 설명된 여러가지 요소들에 대해 안정된 증폭기 출력을 보장하기 위해서는, 일반적으로, 증폭기의 바이어스 부분에 음의 피드백 회로를 추가하여 증폭기를 구성하게 되며, 이를 "공통 모드 피드백 회로" (CMFB, common mode feedback)라 불린다. CMFB 회로를 적용한 폴디드 캐스코드 증폭기의 일예가 도 2에 도시되어 있다. 이 구조에서는 증폭기의 출력 공통 모드를 일정하게 유지하기 위해 고정된 바이어스 B<5> 대신 CMFB 회로의 음의 피드백 출력 (FB)을 사용한다.

CMFB 회로에는 증폭기 출력의 DC 레벨을 추출하는 공통 모드 감지 기능이 구현되어 있다. 증폭기 출력의 공통 모드가 어떤 기준값보다 크거나 작아질 경우, CMFB 회로는 이 출력의 공통 모드를 감지하여 기준값과 비교한 후 공통 모드가 기준값에 가까워지도록 바이어스 피드백을 조정하는 음의 피드백 루프를 갖고 있다. 예를 들면, 도 2에서, 증폭기 출력의 공통 모드가 기준값보다 높아진 경우, 출력공통 모드와 기준값의 차이가 CMFB 회로의 분해능 이내로 안정화될 때까지 CMFB의 출력 피드백이 증가하여 출력 공통 모드가 일정하게 유지될 수 있도록 만든다.

종래 CMFB 회로는 크게 동적 (dynamic) CMFB 구조와 정정 (static) CMFB 구조로 나눌 수 있는 데, 동적 구조는 스위치 커패시터 (switched-capacitor)의 전하 재분배 (charge redistribution)를 이용하여 CMFB 회로에 의한 추가 전력 소모 없이 공통 모드 피드백 기능을 구현하는 반면에, 정적 구조는 추가의 증폭기를 사용하기 때문에 정적인 파워 소모가 발생하는 단점을 갖는다.

종래 기술에 따른 공통 모드 피드백 회로들이 도 3 및 도 4에 각각 도시되어 있다.

CMFB 회로의 동작은 피드백 커패시터의 전하와 비교할 목표 전하를 정하는 전하 유지 상태 (charge hold phase)와, 목표 전하를 피드백 커패시터의 전하와 비교하여 FB를 업데이트시키는 전하 리프레쉬 상태 (charge refresh state)로 구성된다. 회로 동작의 핵심은 FB, OUTP, OUTN 노드들과, 상기 노드들을 연결하는 두개의 피드백 커패시터들로 이루어지며, 도 3에서 점선으로 표시된 부분이 이에 속한다. 상기 노드들은 도 2의 증폭기에서 반대 위상에 있으며, CMFB 회로의 피드백 커패시터를 통해 음의 피드백 루프를 형성하게 된다.

이 음의 피드백 루프는 출력 공통 모드가 FB와 한 구간 동안 균형을 이루도록 형성되어 출력 공통 모드의 변화를 억제하는 기능을 갖는다. 결과적으로, 회로의 DC 레벨을 틀어지게 만드는 가변 요소가 피드백 커패시터에 저장되는 전하량의 변화로 보상된다고 볼 수 있다. 피드백 커패시터를 제외한 나머지 커패시터들은 공통 모드와 FB의 균형이 피드백 커패시터의 초기 전하가 미지의 값으로 설정된 상태에서 이루어지지 않도록 피드백 커패시터에 초기 목표 전하를 공급하는 기능과 각 노드가 안정화된 후 피드백 커패시터의 자유 방전에 의해서 공통 모드가 다시 틀어지지 않도록 피드백 커패시터의 전하 손실을 주기적으로 보충해주는 기능을 한다.

Q2 클럭이 전하 유지 구간이고, Q1 클럭이 전하 리프레쉬 구간이라고 할 때, 도 3에 도시된 CMFB 회로의 동작을 각 구간에 따라 살펴보면 다음과 같다.

CF₁=CF₂=C_f이고 CT₁=CT₂=C_t라 할 때, Q2 클럭에서 목표 전하 유지 커패시터들 (CT₁, CT₂)에는 기준 공통 모드 레벨인 COM과 기준 바이어스 레벨인 BIAS에 의해 다음의 목표 전하가 저장된다.

[수학식 1]

Q_t=C_t(COM - BIAS)

이때, 피드백 커패시터들 (CF₁, CF₂)에는 Q1 구간에서 균형을 이룬 OUTP, OUTN, Common-Mode 및 FB를 OUT_H, CUTN_H, COM_H및 FB_H라 할 때, 다음의 전하가 저장된다.

[수학식 2]

Q_t=C_t(COM_H- BS_H)

Q1 클럭이 하이가 되면서 CF₁및 CF₂가 CT₁및 CT₂와 각각 병렬로 연결되는 전하 리프레쉬 구간이 되면, C_f와 C_t의 비에 따라 전하 재분배가 일어나 CF₁및 CF₂에는 최종적으로 다음의 전하가 남게 된다.

[수학식 3]

Q={(Q_t+Q_f)C_t}/(C_t+C_f)

이것이 다음 전하 유지 구간에서의 Q_f값이 되며, 수학식 2의 Q_f와 같다. 정확히 말하면, BS 노드가 플로팅 노드 (floating node)이기 때문에 수학식 2는 Q_f만큼 커패시터에 전하가 저장된다는 의미가 아니라 Q1 클럭에서의 전하 재분배에 의한 전하 (Q_f)만큼 Q2 클럭에서 OUT_H및 OUTN_H의 공통 모드 COM_H와 BS_H사이에 Q_f/C_f의 전압차가 발생한다는 의미가 정확한 해석이 된다.

결과적으로, OUTP 및 OUTN의 공통 모드가 이동되더라도 일차적으로 음의 피드백에 의한 출력 공통 노드와 FB 사이의 균형에 의해 변화가 억제되고 이러한 이동이 음의 피드백으로 억제할 수 없을 만큼 커져 Q_f가 목표 전화와 큰 차이를 갖게 되면 도 3의 전하 재분배에 의해서 Q_f가 적정한 값이 되도록 동작이 일어난다.

상기 CMFB 회로의 핵심은 전하 재분배에 의해 피드백 커패시터에 항상 같은 크기의 전하가 유지되도록 구현함으로써 증폭기 동작에 변하지 않는 일정한 기준점을 제공하고 증폭기의 현 동작 환경에 가장 알맞은 DC 상태가 자동으로 얻어지게끔 음의 피드백을 구성하는 데 있다. 기준 전하 (또는 출력 공통 모드와 BS 사이의 기준 전압차)가 증폭기에 주어지면 증폭기는 이 전압차를 가지고 음의 피드백 루프를 돌면서 스스로 안정된 상태의 출력 공통 모드와 BS가 얻어질 때까지 균형을 일으켜공통 모드와 BS를 조정시킨다.

따라서, 안정된 후의 공통 모드 레벨은 기준 공통 모드 레벨인 COM이 다른 값이 될 수 있으나, 보통 BIAS와 COM이 증폭기 토포로지(topology)에 최적인 값으로 선택되기 때문에, 그 차이는 0.1-0.3V 내외가 되며, 보다 기준에 근사한 공통 모드 레벨을 얻으려면 BIAS를 변화시킴으로써 적정한 목표 전하를 찾아내는 것이 가능하다.

도 3의 CMFB 회로는 도면에 도시된 바와 같이 클럭 신호들과 반대가 되도록 연결하면 (Q1, Q2, Clock의 위치를 서로 바꾸어 연결), 증폭기에서 클럭에 따라 어떠한 동작을 하느냐에 따라 DC 레벨이 약간 변할 수는 있지만 거의 동일한 성능을 나타낸다. 이점을 이용해 전하 재분배 (feed-back capacitor charge refresh)가 한 클럭에 한번이 아니라 두번 일어나도록 만들어 보다 안정적인 성능을 얻을 수 있도록 구현된 CMFB 회로가 도 4에 도시된 회로이다.

도 4는 도 3의 회로를 두개로 만들어 양쪽이 서로 반대 위상의 클럭들과 연결되도록 symmetric clock topology를 이용한 점을 제외하면 그 기본 동작은 도 3과 완전히 같다. 실제 동작에 있어서, 도 3 및 도 4의 CMFB 회로들은 거의 동일한 성능을 갖기 때문에, 일반적으로, 증폭기에 대한 용량 부하가 적은 도 4의 회로가 많이 사용된다.

동적 CMFB 회로를 사용할 경우, 증폭기의 출력 노드에 추가의 용량 부하 (capacitive load)가 형성됨을 알 수 있는 데 이러한 로드는 증폭기의 안정 시간 (settling time) 및 위상 마진 (phase margin)을 악화시키게 된다. 증폭기가 CMFB회로를 사용하기 전과 동일한 성능을 갖기 위해서는 폴디드 캐스코드 증폭기의 전류를 늘리거나 트랜지스터의 크기를 크게 만들어야 하므로 가능한 커패시터의 수가 적고 커패시턴스도 작은 CMFB 회로를 구성하는 것이 중요하다. 또한, 커패시터에 사용된 스위치들은 상태 천이시마다 관련 노드들에 클럭 피드쓰루(feedthrough)를 유발하고 스위칭을 위한 클럭 신호가 아날로그 신호에서 노이즈원 (noise source)으로 작용하게 되므로 스위치의 수를 줄이고 가능한 클럭 수를 적게 사용하는 것이 바람직하다.

본 발명의 목적은 공통 모드 피드백 회로에 의한 용량 부하를 줄이고 사용된 스위치 및 클럭 수를 줄임으로써 향상된 공통 모드 피드백 회로를 구비한 증폭기를 제공하는 것이다.

도 1은 일반적인 폴디드-캐스코드 차동 증폭기를 보여주는 회로도;

도 2는 도 1의 차동 증폭기에 공통 모드 피드백 회로를 적용한 실시예;

도 3은 종래 기술에 따른 동적 공통 모드 피드백 회로를 보여주는 회로도;

도 4는 종래 기술에 따른 동적 공통 모드 피드백 회로의 다른 예를 보여주는 회로도;

도 5는 본 발명에 따른 동적 공통 모드 피드백 회로의 일 실시예;

도 6은 본 발명에 따른 동적 공통 모드 피드백 회로의 다른 실시예;

도 7은 종래 기술에 따른 공통 모드 피드백 회로 및 본 발명에 따른 공통 모드 피드백 회로를 적용하는 증폭기 회로의 출력 파형들을 비교하기 위한 도면; 그리고

도 8은 종래 기술에 따른 공통 모드 피드백 회로 및 본 발명에 따른 공통 모드 피드백 회로의 FB 출력 파형들을 비교하기 위한 도면이다.

상술한 제반 목적을 달성하고자 하는 본 발명의 특징에 따르면, 공통 모드 피드백(CMFB, common mode feedback)을 이용한 증폭기 회로는 입력 신호에 대응하는 출력 신호를 전달하기 위한 한 쌍의 출력 단자들 및; 목표 전하 샘플링 동작을 수행하며, 전하 재분배 구간에서 상기 증폭기 회로의 출력 단자들을 전기적으로 연결하는 커패시터를 포함한다.

이 실시예에 있어서, 상기 증폭기 회로는 폴디드-캐스코드 차동 증폭기 회로를 포함한다.

이하 본 발명에 따른 바람직한 실시예가 참조도면들에 의거하여 상세히 설명된다.

동적 CMFB 회로의 동작에 있어서, 가장 중요한 점은 전체 동작에서 증폭기 출력의 공통 모드와 바이어스 사이의 밸런싱이 계속 유지되어야 하기 때문에, CMFB 회로를 구성하는 한 OUTP, OUTN 및 CMFB의 세 노드들과 두개의 피드백 커패시터들로 구성되는 피드백 루프가 전 동작에 걸쳐 항상 구성되어 있어야 한다는 데 있다. 즉, 어떠한 방식으로 CMFB 회로를 구성하든 커패시터를 사용하는 방식이면, 도 3에서 점선으로 표시된 부분은 필수 구조가 된다. 필수 구조를 제외한 목표 전하 유지 커패시터와 연결을 위한 스위치 부분은 회로에 따라 변화가 가능한 데 본 발명의 구조에서는 증폭기 동작에 맞게 커패시터와 스위치를 수정한 개선된 구조를 제안하고 자 하는 것이다.

일예로서 도 1에 도시된 폴디드 캐스코드 증폭기와 같은 차동 증폭기 구조에서는 출력 노드 OUTP 및 OUTN은 DC 레벨이 같지만 크기 (amplitude)가 서로 다르다. 따라서, 기존 구조에서는 출력 노드 OUTP 및 OUTN을 완전히 분리된 두개의 노드들로 생각하여 목표 전하를 제공하는 커패시터를 두개의 노드들에 대해 각각 준비했다가 전하 재분배가 일어나는 Q1 클럭에서 해당 피드백 커패시터와 각각 연결되는 구조를 사용한다.

하지만, 전하 샘플링 구조를 갖는 증폭기와 같이 증폭기에 스위치 커패시터가 사용되면 증폭기가 NON-resetting 구조가 아닌 경우, 앞서 설명된 것과 다른 해석이 가능하다. 전하 샘플링 구조를 갖는 증폭기는 증폭 구간 이전에 입력을 샘플링하기 위해 증폭기의 모든 노드가 DC 상태에 놓이는 구간을 갖게 되는 데 일반적인 auto-zero mode가 이에 해당한다.

이 경우, 증폭 구간에서는 출력 노드가 DC 레벨은 같아도 크기에 있어서 서로 완전히 다른 값을 갖게 되지만, 샘플링 구간에서는 출력 노드를 포함한 증폭기의 전 노드가 DC 상태에 놓이기 때문에 출력 노드들 OUTP 및 OUTN이 DC 레벨과 크기가 거의 같은 값을 갖는 상태가 된다. 즉, 증폭기의 샘플링 구간 동안은 두 출력 노드들을 하나의 노드로 간주하는 것이 가능하게 된다.

이점을 이용하여 구조를 개선한 본 발명의 CMFB 회로가 도 5에 도시되어 있다.

증폭기가 DC 상태에 있는 샘플링 구간에서 OUTP 및 OUTN을 동일 노드로 간주하고 CMFB 회로의 전하 분배 구간이 증폭기의 샘플링 구간과 같아지도록 스위치 클럭을 적용하면 기준 전하를 저장하기 위해 사용하던 두개의 커패시커들을 하나로 통일하는 것이 가능해진다. 기존 구조에서 수정된 부분을 점선 부분에 표시하여 개선된 구조와 함께 도 6에 도시되어 있다. 도 6의 두 구조에서 달라진 것은 CMFB가 업데이터되는 Q1 구간에서 OUTP 및 OUTN이 강제적으로 같은 노드가 되면서 하나의 커패시터로 두개의 피드백 커패시터에 목표 전하를 전달하도록 만든 것이다.

개선된 구조는 기준 구조에 비해 CMFB에 의한 증폭기의 용량 부하를 줄일 수 있으며 제거된 커패시터에 관련된 스위치들을 제거함으로써 클럭 피드쓰루를 줄일 수 있고 전체적으로 CMFB 회로의 크기를 감소시키는 결과를 얻게 된다. 기존 방식에서는 Q1 및 Q2에 비해 high pulse plateu가 좁은 Q1P 및 Q2P (early falling clock signals)을 사용하여 클럭 피드쓰루를 줄이는 방식을 택하고 있으나, 제안된방식에서는 기존에 비해 스위치를 줄인 잇점을 이용하여 Q1P 및 Q2P 대신 Q1 및 Q2 클럭들을 사용함으로써 사용된 클럭 수를 줄일 수 있다.

(성능비교)

도 3의 기존 구조와 제안된 구조의 CMFB 회로를 도 1의 동일한 증폭기에 적용하였을 때의 증폭기 출력 비교 파형들이 도 7에 도시되어 있다. 사용된 커패시터들의 수가 줄었기 때문에, 공통 모드가 서로 다른 값으로 안정화되어있는 것을 볼 수 있으며, 사용된 스위치 수의 감소로 인해 Q2 클럭이 로우로 바뀌는 순간에 나타나는 파형의 왜곡이 현저히 감소된 것을 확인할 수 있다.

도 3의 기존 CMFB 구조와 본 발명의 CMFB 구조의 FB 출력 비교 파형들이 도 8에 도시되어 있다. 기존의 구조에서 전하 재분배가 두개의 유지 커패시터와 피드백 커패시터 쌍 각각에서 이루어져 전하 재분배 구간이 끝날 때 피드백 커패시터에 남는 전하가 유지 구간에서의 총 전하의 1/2이 되는 반면 제안된 구조의 전하 재분배는 하나의 유지 커패시터와 두개의 피드백 커패시터 사이에 이루어지기 때문에, 피드백 커패시터의 최종 전하는 유지 구간의 총 전하의 1/3이 된다. 기존 구조와 본 발명의 구조에서 피드백 커패시터의 최종 전하가 달라지고 그에 따라 공통 모드와 FB 사이의 전압차가 서로 다르게 나타나기 때문에 각 경우 해당 전압차를 가지고 증폭기가 만들 수 있는 최종 밸런싱 상태가 서로 달라져 도 7 및 도 8에 나타난 것처럼 증폭기가 안정화 된 상태에서의 출력 공통 모드와 BS가 다른 레벨에 형성된다.

상술한 바와 같이, 피드백 커패시터의 전하가 목표 전하로 수렴하는 데 있어 기존의 CMFB 회로에서 한번의 전하 재분배에 의해 1/2 비율로 수렴이 일어나는 반면에, 본 발명에 따른 구조의 경우 1/3 비율로 수렴하기 때문에 FB가 안정화되는데 본 발명의 CMFB 회로가 대략 1 클럭 정도 더 필요로 하는 것을 볼 수 있으며, 본 발명의 경우, 사용된 스위치의 감소로 인해 스위치 상태가 변하는 순간의 피드쓰루에 의한 영향이 현저히 개서된 것을 볼 수 있다. 기존 방식에 대한 본 발명의 방식의 수렴 속도 및 안정화된 출력 공통 모드 및 BS 레벨의 차이는 본 발명의 방식의 유지 커패시터의 값을 줄여 전하 재분배가 끝나고 피드백 커패시터에 남는 전하를 증가시킴으로써 개선하거나 변경시키는 것이 가능하다.

Claims

공통 모드 피드백(CMFB, common mode feedback)을 이용한 증폭기 회로에 있어서,

입력 신호에 대응하는 출력 신호를 전달하기 위한 한 쌍의 출력 단자들 (OUTP,OUTN) 및;

목표 전하 샘플링 동작을 수행하며, 전하 재분배 구간에서 상기 증폭기 회로의 출력 단자들 (OUTP, OUTN)을 전기적으로 연결하는 커패시터 (CT)를 포함하는 것을 특징으로 하는 공통 모드 피드백을 이용한 증폭기 회로.
제 1 항에 있어서,

상기 증폭기 회로는 폴디드-캐스코드 차동 증폭기 회로를 포함하는 것을 특징으로 하는 공통 모드 피드백을 이용한 증폭기 회로.