CN101826874B - 用于d/a转换器的校正电路 - Google Patents

Abstract

本发明提供了一种用于D/A转换器的校正电路，包括：恒流源，其连接在用于向D/A转换器提供电源电压的高电位和低电位电源线之间；以及电流控制器，其适合于根据输入D/A转换器的输入数字信号控制流向恒流源的电流，从而在输入D/A转换器的输入数字信号变化时，减小从高电位电源线分别经过D/A转换器和恒流源流向低电位电源线的电流的总和的变化。

Description

用于D/A转换器的校正电路

技术领域

本发明涉及校正电路，该校正电路对在D/A转换器的输入/输出特性中造成的非线性失真进行校正。

背景技术

图4是示出传统电压相加型D/A转换器10的配置的电路图。如图4所示，电压相加型D/A转换器10由电压生成器11和电压相加单元12来配置，其中电压生成器11产生分别对应于输入数字信号的D0到D7比特位的值的电压，而电压相加单元12生成通过将电压生成器11生成的各电压相加而获得的输出信号OUT。在图示的示例之中，由8个反相器N0-N7来配置电压生成器11，通过将输入数字信号的D0到D7比特位进行电平反转来产生这些反相器的输出。在电压相加单元12中，电阻器Ri0-Ri7的一端分别连接到反相器N0到N7的输出端，而另一端共同连接到电阻器R1的一端。在示例之中，电阻器Ri0-Ri7具有相同的电阻12R，该电阻要远低于电阻器R1的电阻，而反相器N0-N7的输出电阻要远低于电阻器Ri0-Ri7的电阻。电阻器R1的另一端连接到运算放大器13的反相输入端(负输入端)，而非反相输入端(正输入端)固定为基准电平Vref。在电压相加型D/A转换器10的电源电压是VCC的情况下，例如，基准电平Vref是VCC/2。电阻器R2连接在运算放大器13的输出端和反相输入端之间，而运算放大器13的输出信号是电压相加型D/A转换器10的输出信号OUT。

当输入数字信号的D0-D7比特位中的高电平比特位的数量是n时，则反相器N0-N7使8个电阻器Ri0-Ri7中的n个电阻器的一端为低电平(0V)，而(8-n)个电阻器的一端为高电平(VCC)。在电阻器R1的电阻远高于电阻器Ri0-Ri7的电阻的情形中，仅有很小的电路流过电阻器R1。所以，例如，在比特位D0-D3是低电平，电阻器Ri0-Ri3的一端连接到电源VCC，比特位D4-D7是高电平，电阻器Ri4-Ri7的一端接地(n＝4状态)的情形下，从电源VCC流向4个并联的电阻器Ri0-Ri3的各电流就像它们流过四个并联的电阻器Ri4-Ri7一样。所以，电阻器Ri0-Ri7和电阻器R1的共同连接点的电压V1与比特位D0-D7中的高电平比特位的数量n成比例，如以下表达式所示：

V1＝VCC{12R/(8-n)}/{(12R/(8-n))+(12R/n)}

  ＝VCC·n/8                              (1)

由电阻器R1、R2和运算放大器13配置的乘法器用因子-R2/R1乘以电压V1，并将结果设置为输出信号OUT。如以上描述的，根据电压相加型D/A转换器10，输出信号OUT的电压与输入数字信号的比特位D0-D7中的高电平比特位的数量n成比例，且可以表示为9个标度。这类电压相加型D/A转换器在例如JP-2008-236010A的图5中公开。

在上述的传统电压相加型D/A转换器10中，将电源电压VCC提供给电压相加型D/A转换器10的高电位和低电位电源线15、16分别具有线电阻Rp、Rn。在传统电压相加型D/A转换器10中，根据输入数字信号的比特位D0-D7的内容，流过线电阻Rp、Rn的各电流也彼此不同。以下将对此具体描述。

首先，图5A到5C显示了在输入数字信号的各比特位的值有各种变化的情况下，图4中电阻器R1的输入侧的等效电路。在图5A中，输入数字信号的比特位D0-D7均为低电平，在图5B中，输入数字信号的比特位D0-D7均为高电平。在这些示例中，电阻器Ri0-Ri7连接在电源VCC侧的线电阻Rp和电阻器R1之间或者接地侧的线电阻Rn和电阻器R1之间。所以，没有电流流过电阻器Ri0-Ri7，也没有电流流过线电阻Rp、Rn。与此相反，如图5C所示，在比特位D0-D3是低电平、而比特位D4-D7是高电平的情况下，并联的4个电阻器Ri0-Ri3(电阻12R/4＝3R)连接在电源VCC侧的线电阻Rp和电阻器R1之间，而并联的4个电阻器Ri4-Ri7(电阻12R/4＝3R)连接在接地侧的线电阻Rn和电阻器R1之间。所以，VCC/(6R)的电流流过线电阻Rp、Rn。

尽管省略了图示，但是在比特位D0-D7中的高电平比特位的数量n不是4的情况下，流过线电阻Rp、Rn的电流I根据数量n而变化。具体而言，数量n、线电阻Rp和电阻器R1之间电阻器的电阻Ra、线电阻Rn和和电阻器R1之间电阻器的电阻Rb、以及流过线电阻Rp、Rn的电流I之间的关系如下表所示。

[表1]

n	Ra	Rb	I
				0	3R/2	∞	0
1	12R/7	12R	(7VCC)/(96R)
				2	2R	6R	VCC/(8R)
3	12R/5	4R	(5VCC)/(32R)
				4	3R	3R	VCC/(6R)
5	4R	12R/5	(5VCC)/(32R)
				6	6R	2R	VCC/(8R)
7	12R	12R/7	(7VCC)/(96R)
				8	∞	3R/2	0

如以上描述的，在传统电压相加型D/A转换器10中，流过高电位电源线15的线电阻Rp和低电位电源线16的线电阻Rn的电流I根据输入数字信号的比特位D0-D7的内容而变化，因此，经由高电位和低电位电源线15、16施加到电压生成器11上的电源电压也根据输入数字信号的比特位D0-D7的内容而变化。在传统电压相加型D/A转换器10中，在高电位电源线15的线电阻Rp和低电位电源线16的线电阻Rn为高的情况下，存在输出信号OUT相对于输入数字信号的线性度劣化的问题。

发明内容

鉴于以上描述的情况，提出了本发明。本发明的目的是提供校正电路，该校正电路可以改善因电源线的线电阻的压降引起的D/A转换器的线性度的劣化。

本发明的一方面提供了用于D/A转换器的校正电路，包括：恒流源，其连接在用于向D/A转换器提供电源电压的高电位和低电位电源线之间；以及电流控制器，其适合于根据输入D/A转换器的输入数字信号控制流向所述恒流源的电流，从而在输入所述D/A转换器的所述输入数字信号变化时，减小从高电位电源线分别经过所述D/A转换器和所述恒流源流向低电位电源线的电流的总和的变化。

在所述校正电路中，所述电流控制器可以控制流向所述恒流源的电流，以使得流向低电位电源的各电流的总和变得恒定。

在所述校正电路中，所述电流控制器可以控制流向所述恒流源的电流，以使得流向低电位电源的各电流的总和变得与以特定数量的输入数字信号的高电平比特位流过所述D/A转换器的电流相同。

本发明的另一方面提供了组合电路，包括：D/A转换器和校正电路，该校正电路包括：恒流源，连接在用于向所述D/A转换器提供电源电压的高电位和低电位电源线之间；以及电流控制器，该电流控制器适合于根据输入所述D/A转换器的输入数字信号来控制流向所述恒流源的电流。

根据本发明，减小了根据输入数字信号在高电位和低电位电源线的线电阻中所产生的压降变化，并可以减小高电位和低电位电源线之间的电源电压的变化，从而能够改善了D/A转换器的线性度。

附图说明

在附图中：

图1是显示根据本发明实施例的D/A转换器的校正电路配置的电路图；

图2A-2C是图示上述实施例中控制流向恒流源的电流的方法的图示；

图3是图示根据上述实施例的修改的D/A转换器的校正电路和DEM解码器配置的电路图；

图4是显示电压相加型D/A转换器的传统配置示例的图示；

图5A-5C是图示在电压相加型D/A转换器的高电位和低电位电源线中造成的压降的图示。

具体实施方式

以下，将参照附图描述本发明的实施例。

图1是显示根据本发明实施例的D/A转换器的校正电路20的配置的电路图。在该示例中，显示了应用于以上描述的图4的电压相加型D/A转换器10的校正电路20。为了有助于理解校正电路20和电压相加型D/A转换器10之间的关系，将电压相加型D/A转换器10也与校正电路20一起示出。如图1所示，校正电路20具有恒流源21和电流控制器22。恒流源21连接在用于将向电压相加型D/A转换器10提供电源电压VCC的高电位和低电位电源线15、16之间。电流控制器22是这样的电路，其根据输入到电压相加型D/A转换器10的输入数字信号的比特位D0-D7的内容来控制流向恒流源21的电流，以便减小从高电位电源线15经由D/A转换器10的电压生成器11和恒流源21流向低电位电源线16的各电流的总和的变化(即该各电流的总和近似变为恒定)，而不论输入数字信号的比特位D0-D7的内容如何。

具体而言，如下表所示(表2)，电流控制器22根据输入数字信号的比特位D0-D7中的高电平比特位的数量n，控制流向恒流源21的电流Ia，以便总是将从高电位电源线15分别经由D/A转换器10的电压生成器11和恒流源21流向低电位电源线16的各电流的总和设置为VCC/(6R)。在下表2中，n和I之间的关系与表1所示相同。

[表2]

n	I	Ia
			0	0	VCC/(6R)
1	(7VCC)/(96R)	VCC/(6R)-(7VCC)/(96R)
			2	VCC/(8R)	VCC/(6R)-VCC/(8R)
3	(5VCC)/(32R)	VCC/(6R)-(5VCC)/(32R)
			4	VCC/(6R)	0
5	(5VCC)/(32R)	VCC/(6R)-(5VCC)/(32R)
			6	VCC/(8R)	VCC/(6R)-VCC/(8R)
7	(7VCC)/(96R)	VCC/(6R)-(7VCC)/(96R)
			8	0	VCC/(6R)

图2A-2C是上表2中n＝0，8和4的情况下的电阻器R1的输入侧的等效电路图，并显示出图2A-2C与以上描述的图4A-4C不同。在比特位D0-D7均为低电平(图2A)或高电平(图2B)的情况下，没有电流流过电阻器Ri0-Ri7，因此由恒流源21来使电流Ia＝VCC/(6R)流过线电阻Rp、Rn。相反，在比特位D0-D7中的4个是低电平、而其他4个是高电平(图2C)的情况下，I＝VCC/(6R)流过电阻器Ri0-Ri3和电阻器Ri4-Ri7。所以，流向恒流源21的电流Ia被设置为0。在n具有除0、8和4以外的其他值的情况下，各电流类似地流过。在该实施例中，电流控制器22根据上表2确定流向恒流源21的电流Ia，并且总是将流过线电阻Rp、Rn的电流的总和I+Ia设置为VCC/(6R)。

如以上描述的，根据该实施例，不论输入电压相加型D/A转换器10的输入数字信号如何，可以使得流过高电位电源线15的线电阻Rp和低电位电源线16的线电阻Rn的电流恒定，并且可以使得提供给电压生成器11的电源电压恒定。所以，能够改善因高电位电源线15的线电阻Rp和低电位电源线16的线电阻Rn的压降而引起的线性度的劣化。

<修改>

尽管以上已经描述了本发明的所述实施例，但是还可以对该实施例进行多种修改。例如，可以有以下修改。

(1)在本实施例中，描述了将校正电路20应用于输入数字信号的比特位具有相同权重的D/A转换器。本发明也可以应用于比特位具有不同权重的D/A转换器。

(2)在本实施例中，本发明应用于电压相加型D/A转换器。可选择地，本发明可以应用于具有另一配置的D/A转换器，诸如电流相加型D/A转换器。

(3)在本实施例中，当电压生成器11的电阻器Ri0-Ri7的电阻分散时，这造成电压相加型D/A转换器10的线性度的劣化。作为对电阻的分散进行补偿以改善线性度的技术，存在DEM(动态元件匹配)技术。在该技术中，在具有例如n个值的输入数字信号被提供给电压相加型D/A转换器的情况下，设置为高电平的n个比特位不是固定的，但是设置为高电平的比特位的空间和时间密度与n成比例，并且设置为高电平的比特位随机变化。在本发明中，可以实施将上述实施例和DEM技术相互结合在一起的修改。例如，JP-2008-236010A的图5公开了一种电路配置，其中将用于实现DEM技术的DEM解码器放置在电压相加型D/A转换器之前。可以考虑一种将本发明的校正电路应用于电压相加型D/A转换器的模式。

在该模式中，DEM解码器将多比特位的输入数字信号提供给电压相加型D/A转换器，并且DEM解码器可以获知输入数字信号中提供给电压相加型D/A转换器的高电平比特位的数量。在将本发明的校正电路应用于位于这种DEM解码器之后的电压相加型D/A转换器的情况下，DEM解码器可以将输入数字信号中的高电平比特位的数量通知给电流控制器，并且根据该信息，电流控制器可以控制流向恒流源的电流。

在图3中，显示了D/A转换器10′的校正电路20和DEM解码器30的配置。输入数字信号Din输入到DEM解码器30。DEM解码器30将多条线的时序数字信号(DP0-DP7和DN0-DN7)提供给D/A转换器10′，其中每个信号都具有与输入数字信号一致的1或0的密度(即，高电平比特位或低电平比特位)。在该情况下，DEM解码器30将与输入数字信号相关的信息发送给电流控制器22。具体而言，DEM解码器30将输入数字信号中的高电平比特位(或低电平比特位)的数量通知给电流控制器22。

当接收到高电平比特位(或低电平比特位)的数量时，电流控制器22设置流向各恒流源21′、21″的电流Ia′、Ia″，从而减小从高电位电源线15分别经由D/A转换器10′和恒流源21′、21″流向低电位电源线16的各电流的总和的变化。根据该配置，本发明还应用于包括DEM解码器的D/A转换器，从而能够改善了包括DEM解码器的D/A转换器的线性度。

(4)在本实施例中，根据可以经由电压生成器11流向线电阻Rp、Rn的电流的所有各种电流值，来改变流向恒流源21的电流，并且使得流过线电阻Rp、Rn的电流的总和恒定。具体而言，在上表1所示的示例中，通过电压生成器11流向线电阻Rp、Rn的各电流的值有5种(包括0)。如表2所示，所以流向恒流源21的电流也在5种电流值(包括0)中变化。然而，不能使用对应于流向恒流源21的电流的所有各种电流值的电流值，而是选择部分电流值，并且可以将其中最优选的电流值选择作为流向恒流源21的电流值。例如，对恒流源21进行配置，以使得能够流过对应于表2中的n＝0，2，和4的电流值Ia。作为流向恒流源21的电流值，在n＝1(7)的情况下，可以选择对应于n＝2的电流值Ia，在n＝3(5)的情况下，可以选择对应于n＝4的电流值Ia。在该模式中，还可以将高电位和低电位电源线15、16之间的电源电压的变化减小到一定程度，则能够改善线性度。

(5)在本实施例中，主要由流过电压生成器11的电流的变化来配置根据输入数字信号的电流变化，因此流向恒流源21的电流是受控的，以便流过电压生成器11的电流I和流过恒流源21的电流Ia的总和为恒定。。然而，在除了电压生成器11以外还有其中出现电流根据输入数字信号而变化的电路，在包括这种电路的情况下，可以控制流向恒流源21的电流Ia，以便电流的总和是恒定的

(6)在以上示例中，尽管输入数字信号定义为8个比特位(D0-D7)，但是比特位的数量不受限于此，可以使用超过8个或少于8个的比特位。在该情况下，将提供的反相器和电阻器的数量设置为与比特位的数量相同。

(7)在本实施例中，总是将从高电位电源线15分别经由D/A转换器10的电压生成器11和恒流源21流向低电位电源线16的各电流的总和(I+Ia)设置为对应于高电平比特位的数量n是4的状态下的VCC/(6R)。然而，该电流的总和并不受限于此，流向低电位电源线16的电流的总和(I+Ia)也可以变得与以特定数量(例如，在本实施例中0-7)的输入数字信号的高电平比特位流过D/A转换器的电流相同。例如，如表3所示，电流控制器22对电流Ia进行控制，以便可以将电流的总和(I+Ia)设置为例如对应于高电平比特位的数量n为2的状态下的VCC/(8R)。

[表3]

n	I	Ia
			0	0	VCC/(8R)
1	(7VCC)/(96R)	VCC/(8R)-(7VCC)/(96R)
			2	VCC/(8R)	0
3	(5VCC)/(32R)	VCC/(8R)-(5VCC)/(32R)
			4	VCC/(6R)	VCC/(8R)-VCC/(6R)
5	(5VCC)/(32R)	VCC/(8R)-(5VCC)/(32R)
			6	VCC/(8R)	0
7	(7VCC)/(96R)	VCC/(8R)-(7VCC)/(96R)
			8	0	VCC/(8R)

而且，电流控制器22也可以对电流Ia进行控制，以便可以将流向低电位电源线16的电流的总和(I+Ia)设置为设计负载(burden)或消耗电流值容许的范围内的任意值。

Claims (5)

1.一种用于D/A转换器的校正电路，包括：

恒流源，连接在用于将电源电压提供给D/A转换器的高电位和低电位电源线之间；以及

电流控制器，适合于根据输入所述D/A转换器的输入数字信号，控制流向所述恒流源的电流，从而在输入所述D/A转换器的所述输入数字信号变化时，减小从所述高电位电源线分别经由所述D/A转换器和所述恒流源流向所述低电位电源线的各电流的总和的变化。

2.如权利要求1所述的校正电路，其中所述电流控制器控制流向所述恒流源的所述电流，以使得流向所述低电位电源的各电流的总和变得恒定。

3.如权利要求2所述的校正电路，其中所述电流控制器控制流向所述恒流源的电流，以使得流向所述低电位电源的各电流的总和变得与以特定数量的所述输入数字信号的高电平比特位流过所述D/A转换器的电流相同。

4.一种组合电路，包括：

D/A转换器；以及

校正电路，包括：恒流源，所述恒流源连接在用于向所述D/A转换器提供电源电压的高电位和低电位电源线之间；以及电流控制器，适合于根据输入所述D/A转换器的输入数字信号，控制流向所述恒流源的电流，从而在输入所述D/A转换器的所述输入数字信号变化时，减小从所述高电位电源线分别经由所述D/A转换器和所述恒流源流向所述低电位电源线的各电流的总和的变化。

5.如权利要求4所述的组合电路，进一步包括提供在D/A转换器的输入侧的DEM解码器，其中所述DEM解码器对所述电流控制器进行控制，以便减小从所述高电位电源线分别经由所述D/A转换器和所述恒流源流向所述低电位电源线的各电流的总和的变化。

Images