JP2017163197A - 電力増幅回路 - Google Patents

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Abstract

【課題】高周波帯においてＭＡＧを向上させることができる電力増幅回路を提供する。【解決手段】電力増幅回路は、位相が互いに反転した第１入力信号と第２入力信号が入力される入力回路と、ソースに第１電圧が供給され、第１入力信号をゲートで受ける第１トランジスタと、ソースに第１電圧が供給され、第２入力信号をゲートで受ける第２トランジスタと、第２トランジスタのゲートと第１トランジスタのドレインとの間に接続される第１中和回路と、第１トランジスタのゲートと第２トランジスタのドレインとの間に接続される第２中和回路と、第１トランジスタのドレインに縦続接続されるＮ個の第３トランジスタと、第２トランジスタのドレインに縦続接続されるＮ個の第４トランジスタと、Ｎ番目の第３トランジスタのドレインとＮ番目の第４トランジスタのドレインに接続され、位相が互いに反転した第１出力信号と第２出力信号とを出力する出力回路と、を備える。【選択図】図３

Description

本開示は、電力増幅回路に関する。
近年、通信やレーダに代表される無線技術の利用増加に伴い、割当て可能な周波数帯域が急速に逼迫している。周波数逼迫を緩和するために、ミリ波帯などに代表される高周波帯の利用がすでに始まっている。代表例として６０ＧＨｚ帯はミリ波通信、７９ＧＨｚ帯はミリ波レーダにおいて利用されている。
周波数逼迫を緩和するために、更に高い周波数である１００ＧＨｚ超の周波数帯の利用が期待されている。１００ＧＨｚ超の周波数帯を用いた無線装置は、６０ＧＨｚ帯や７９ＧＨｚ帯等のミリ波帯を用いた無線装置よりも広帯域占有が可能であるため、より高速な通信や高分解能なレーダを実現できる。
１００ＧＨｚ超の周波数帯の利用に伴い、１００ＧＨｚ超で動作する無線ＩＣ（Integrated Circuit）が広く普及されることが予想されるため、１００ＧＨｚ超で動作する無線ＩＣを安価に製造することは重要である。
一般に、無線ＩＣは、半導体を材料とし、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスによって製造される。ＣＭＯＳプロセスは、低コストで集積度の高い小型の無線ＩＣを製造できる。更に、微細ＣＭＯＳプロセスは、理論上１００ＧＨｚ超で動作が可能なトランジスタ（無線ＩＣ）を製造できる。
１００ＧＨｚ超で動作可能な無線ＩＣを微細ＣＭＯＳプロセスにより製造する場合、無線ＩＣの構成要素である電力増幅回路の設計マージンは小さい。ＰＶＴ（Process Voltage Temperature）バラツキなどが生じたとしても、安定的に無線ＩＣを動作させるために、電力増幅回路の高利得化技術の開発が進められている。
電力増幅回路の設計マージンを大きくする重要なパラメータとして、最大有能利得（Maximum Available Gain：ＭＡＧ）が考えられる。しかし、電力増幅回路のＭＡＧは、トランジスタの寄生容量等の寄生素子の影響によって低下してしまう。
例えば、特許文献１には、ＭＡＧを向上させる構成として、トランジスタのゲートとドレインとの間の寄生容量Ｃｇｄの影響を打ち消す（中和（neutralization）させる）構成を備える電力増幅回路が開示されている。
特許第５２２８０１７号公報
電力増幅回路のＭＡＧを低下させる原因として、前述の寄生容量Ｃｇｄ以外に、例えば、トランジスタのゲート−ソース間の寄生容量（Ｃｇｓ）、ドレイン−ソース間の寄生容量（Ｃｄｓ）がある。寄生容量Ｃｇｓ及び寄生容量Ｃｄｓは、トランジスタのソースに寄生するインダクタンスの影響によってトランジスタのソースが接地されないことに起因して発生する。
しかしながら、特許文献１に記載の電力増幅回路は、寄生容量Ｃｇｄ以外の寄生素子の影響を十分に中和することができないため、ＭＡＧの低下に対する改善効果は不十分である。特に、トランジスタの最大発振周波数（ｆｍａｘ）付近の高周波数帯では、寄生素子の影響がより顕著になってしまうため、電力増幅回路のＭＡＧは、より低下してしまう。
本開示は、かかる点に鑑みてなされたものであり、高周波帯においてＭＡＧを向上させることができる電力増幅回路を提供することを目的とする。
本開示の電力増幅回路は、第１位相を有する第１入力信号と前記第１位相を反転させた第２位相を有する第２入力信号が入力される入力回路と、ソースに第１電圧が供給され、前記入力回路から前記第１入力信号をゲートで受ける第１トランジスタと、ソースに前記第１電圧が供給され、前記入力回路から前記第２入力信号をゲートで受ける第２トランジスタと、前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続され、寄生素子を中和する第１中和回路と、前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続され、寄生素子を中和する第２中和回路と、前記第１トランジスタのドレインに縦続接続されるＮ個（Ｎは１以上の整数）の第３トランジスタと、前記第２トランジスタのドレインに縦続接続されるＮ個の第４トランジスタと、Ｎ番目の前記第３トランジスタのドレインとＮ番目の前記第４トランジスタのドレインに接続され、第３位相を有する第１出力信号と前記第３位相を反転させた第４位相を有する第２出力信号とを出力する出力回路と、を備える。
本開示によれば、高周波帯においてＭＡＧを向上させることができる電力増幅回路を実現できる。
従来の電力増幅回路１０の構成を示す回路図 従来の、寄生素子を中和する回路を有する電力増幅回路２０の構成を示す回路図 本開示の実施の形態１に係る電力増幅回路１００の構成例を示す回路図 本開示の実施の形態１に係る中和回路１０５、１０６の第１構成例を示す図 本開示の実施の形態１に係る中和回路１０５、１０６の第２構成例を示す図 本開示の実施の形態１に係る電力増幅回路１００のＭＡＧ特性を示す図 本開示の実施の形態２に係る電力増幅回路２００の構成例を示す回路図 本開示の実施の形態２に係る電力増幅回路２００のＭＡＧ特性を示す図 本開示の実施の形態３に係る電力増幅回路３００の構成例を示す回路図 本開示の実施の形態３に係る電力増幅回路３００のＭＡＧ特性を示す図 本開示の実施の形態４に係る電力増幅回路４００の構成例を示す回路図
（本開示に至る経緯）
まず、本開示に至る経緯について説明する。本開示は、１００ＧＨｚを超える高周波帯で動作する電力増幅回路に関する。
図１は、従来の電力増幅回路１０の構成を示す図である。電力増幅回路１０は、入力トランジスタ１１、１２と、入力回路１３と、出力回路１４とを有する。入力トランジスタ１１、１２は、それぞれ、入力回路１３から互いに極性の異なる入力信号Ｖｉｎｐ、Ｖｉｎｎを受け取る。出力回路１４は、それぞれ、入力トランジスタ１１、１２から信号を受け取り、互いに極性の異なる出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎを出力する。
入力回路１３、出力回路１４には、それぞれ負荷が接続される。入力回路１３、出力回路１４に接続される負荷に対して、共役整合がとれているとき、電力増幅回路１０の電力利得が理論上最大となる。この最大の電力利得は、最大有能利得（Maximum Available Gain：ＭＡＧ）と呼ばれる。電力増幅回路では、ＭＡＧを向上させることが設計マージンにおいて重要である。
電力増幅回路のＭＡＧは、Ｙパラメータ（Ｙ２１、Ｙ１２）と安定係数ｋを用いて次式（１）で表わされる。
Figure 2017163197
 式（１）に、電力増幅回路１０の等価回路から得られるＹパラメータを代入すると、次式（２）のようになる。
Figure 2017163197
 ここで、ωは角周波数、ｇｍはトランジスタの相互コンダクタンス値、Ｃｇｄはトランジスタのゲート−ドレイン間の寄生容量の容量値である。式（２）に示すように、Ｃｇｄが主にＭＡＧを低下させる要因となる。
Ｃｇｄに起因するＭＡＧの低下を抑制するために、クロスカップリングキャパシタを用いた電力増幅回路が知られている。容量値Ｃｘを有するクロスカップリングキャパシタを用いた電力増幅回路のＭＡＧは、次式（３）のように示される。
Figure 2017163197
 つまり、寄生容量Ｃｇｄと同等の容量値Ｃｘのクロスカップリングキャパシタを用いることにより、Ｃｇｄの影響を打ち消すことができる。以下では、寄生素子の影響を打ち消すことを、寄生素子を中和（neutralization）する、として説明する。
しかしながら、電力増幅回路にはＣｇｄ以外の寄生素子が存在し、その寄生素子がＭＡＧを低下させる要因となるため、クロスカップリングキャパシタのみを用いた電力増幅回路は、ＭＡＧの低下を十分に抑制することができない。
Ｃｇｄ以外の寄生素子に起因するＭＡＧの低下を抑制する構成として、例えば、特許文献１は、寄生素子を中和（neutralization）する回路を有する電力増幅回路を開示している。特許文献１に開示される従来の電力増幅回路について、図２を参照して説明する。
図２は、従来の、寄生素子を中和する回路を有する電力増幅回路２０の構成を示す回路図である。図２において、図１と同様の構成については同一の符番を付し説明を省略する。
電力増幅回路２０では、入力トランジスタ１１のドレインと入力トランジスタ１２のゲートとの間に、クロスカップリングキャパシタ１５（容量値Ｃｘ）と抵抗１７（抵抗値Ｒｘ）が直列に接続される。また、入力トランジスタ１２のドレインと入力トランジスタ１１のゲートとの間にクロスカップリングキャパシタ１６（容量値Ｃｘ）と抵抗１８（抵抗値Ｒｘ）が直列に接続される。
この構成により、クロスカップリングキャパシタと抵抗を用いた電力増幅回路２０は、Ｃｇｄと、Ｃｇｄ以外の寄生素子の一部とを中和することができ、クロスカップリングキャパシタのみを用いた電力増幅回路と比較して、ＭＡＧの低下を抑制できる。
しかしながら、図２に示した特許文献１の電力増幅回路２０では、Ｃｇｄ以外にも存在する寄生素子の影響を十分に中和することができないため、ＭＡＧの低下に対する改善効果は不十分である。特に、トランジスタの最大発振周波数（ｆｍａｘ）付近の高周波数帯では、ＭＡＧが低下してしまう。
Ｃｇｄ以外の寄生素子として、例えば、トランジスタのゲート−ソース間の寄生容量（Ｃｇｓ）、ドレイン−ソース間の寄生容量（Ｃｄｓ）が考えられる。寄生容量Ｃｇｓ及び寄生容量Ｃｄｓは、トランジスタのソースに寄生するインダクタンスの影響によってトランジスタのソースが接地されないことに起因して発生する。これらの寄生容量を含む寄生素子の影響によって、トランジスタの出力端子（ドレイン端子）への帰還パスが発生してしまう。特許文献１の電力増幅回路２０では、帰還パスの影響を抑えることが困難である。
このような事情に鑑み、本開示は、トランジスタのドレイン端子への帰還パスの影響を抑えることにより、高周波帯でのＭＡＧを向上させることができる電力増幅回路を提供することを目的とする。
次に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。
（実施の形態１）
図３は、本開示の実施の形態１に係る電力増幅回路１００の構成例を示す回路図である。電力増幅回路１００は、入力トランジスタ１０１、１０２と、カスコードトランジスタ１０３、１０４と、中和回路１０５、１０６と、入力回路１０７と、出力回路１０８とを有する。
入力回路１０７には、電圧Ｖｂ１、正相（第１位相）の入力信号Ｖｉｎｐ（第１入力信号）、逆相（第２位相）の入力信号Ｖｉｎｎ（第２入力信号）が入力される。入力回路１０７は、正相の入力信号Ｖｉｎｐと逆相の入力信号Ｖｉｎｎとの整合処理を行う。
入力トランジスタ１０１（第１トランジスタ）のゲートは、入力回路１０７と接続し、入力回路１０７から正相の入力信号Ｖｉｎｐを受け取る。入力トランジスタ１０１のソースは、グランド（ＧＮＤ）に接続される。入力トランジスタ１０１のソースには、０［Ｖ］の電圧（第１電圧）が供給される。なお、入力トランジスタ１０１のソースには、０［Ｖ］以外の電圧を供給する電源が接続されてもよい。
入力トランジスタ１０２（第２トランジスタ）のゲートは、入力回路１０７と接続し、入力回路１０７から逆相の入力信号Ｖｉｎｎを受け取る。入力トランジスタ１０２のソースは、グランドに接続される。入力トランジスタ１０２のソースには、０［Ｖ］の電圧（第１電圧）が供給される。なお、入力トランジスタ１０２のソースには、０［Ｖ］以外の電圧を供給する電源が接続されてもよい。入力回路１０７は、入力トランジスタ１０１、１０２のゲートに対して、電圧Ｖｂ１を供給する。
中和回路１０５、１０６（インピーダンス値Ｚｘ）は、電力増幅回路１００における寄生素子を中和する回路である。寄生素子は、入力トランジスタ１０１の寄生素子や入力トランジスタ１０２の寄生素子などを含む。中和回路１０５（第１中和回路）は、入力トランジスタ１０１のドレインと入力トランジスタ１０２のゲートとの間に接続され、寄生素子を中和する。中和回路１０６（第２中和回路）は、入力トランジスタ１０２のドレインと入力トランジスタ１０１のゲートとの間に接続され、寄生素子を中和する。中和回路１０５、１０６の構成例については後述する。
カスコードトランジスタ１０３（第３トランジスタ）は、入力トランジスタ１０１のドレインに対して縦続接続（カスコード接続）する。詳細には、カスコードトランジスタ１０３のソースが、入力トランジスタ１０１のドレインに接続する。カスコードトランジスタ１０３のドレインは、出力回路１０８に接続する。
カスコードトランジスタ１０４（第４トランジスタ）は、入力トランジスタ１０２のドレインに対して縦続接続（カスコード接続）する。詳細には、カスコードトランジスタ１０４のソースが、入力トランジスタ１０２のドレインに接続する。カスコードトランジスタ１０４のドレインは、出力回路１０８に接続する。
カスコードトランジスタ１０３は、カスコードトランジスタ１０４と対を為す。カスコードトランジスタ１０３のゲートは、カスコードトランジスタ１０４のゲートと接続する。カスコードトランジスタ１０３のゲートとカスコードトランジスタ１０４のゲートとは、バイアス電圧Ｖｂ２の信号を受け取る。
なお、カスコードトランジスタ１０３のゲートは、カスコードトランジスタ１０４のゲートに接続されなくてもよい。
出力回路１０８は、カスコードトランジスタ１０３、１０４のドレインに対して、電圧Ｖｄｄを供給する。出力回路１０８は、カスコードトランジスタ１０３、１０４からそれぞれの出力を取り出し、正相（第３位相）の出力信号Ｖｏｕｔｐ（第１出力信号）、逆相（第４位相）の出力信号Ｖｏｕｔｎ（第２出力信号）を出力する。
次に、中和回路１０５、１０６の構成について、図４、図５を参照して説明する。
図４は、実施の形態１に係る中和回路１０５、１０６の第１構成例を示す図である。図４に示すように、中和回路１０５、１０６は、キャパシタ１０９を有する。
キャパシタ１０９は、ＭＩＭ（Metal-Insulator-Metal）キャパシタまたはＭＯＭ（Metal-Oxide-Metal）キャパシタのような固定容量であってもよいし、ＭＩＭキャパシタまたはＭＯＭキャパシタとスイッチとを組み合わせてアレイ上に配置した可変容量であってもよい。また、キャパシタ１０９は、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタのような可変容量であってもよい。
図４に示す構成では、中和回路１０５、１０６はキャパシタ１０９のみで構成されるため、回路のレイアウトが容易であり、回路の面積を小さくできる。また、キャパシタ１０９を固定容量で構成する場合、回路内に小さな容量を容易に形成できる。キャパシタ１０９を可変容量で構成する場合、製造後のキャリブレーションが可能である。
図５は、実施の形態１に係る中和回路１０５、１０６の第２構成例を示す図である。図５に示すように、中和回路１０５、１０６は、キャパシタ１０９と、キャパシタ１０９に直列に接続される抵抗１１０とを有する。
キャパシタ１０９は、図４と同様に、可変容量であっても固定容量であってもよい。抵抗１１０は、固定抵抗であっても可変抵抗であってもよい。
図５に示す構成では、中和回路１０５、１０６が抵抗１１０を有することにより、アイソレーション特性が向上し、ＭＡＧの更なる向上が可能である。また、抵抗１１０を固定抵抗で構成する場合、小さな抵抗を容易に形成できる。抵抗１１０を可変容量で構成する場合、製造後のキャリブレーションが可能である。
次に、実施の形態１に係る電力増幅回路１００のＭＡＧの特性について、図６を参照して説明する。
図６は、実施の形態１に係る電力増幅回路１００のＭＡＧの特性を示す図である。図６の横軸は周波数を示す。図６の縦軸は、電力増幅回路１００のＭＡＧの値を、図２に示した従来の電力増幅回路２０のＭＡＧの値によって規格化されたＭＡＧ（Normalized MAG）の値をｄＢ（デシベル）で示す。つまり、図６の縦軸において、規格化されたＭＡＧのｄＢ値が０より大きければ、従来の電力増幅回路２０のＭＡＧの値よりも大きいことを示す。
また、図６において、特性４０２は、図４に示した構成を有する中和回路１０５、１０６を備える電力増幅回路１００の特性であり、特性４０３は、図５に示した構成を有する中和回路１０５、１０６を備える電力増幅回路１００の特性である。
図６に示すように、特性４０２、特性４０３のどちらも、０ｄＢより大きな値を有する。つまり、実施の形態１に係る電力増幅回路１００は、図２に示した従来の電力増幅回路２０と比較して、ＭＡＧの値が大幅に改善されている。
以上説明したように、実施の形態１に係る電力増幅回路１００は、入力トランジスタ１０１、１０２の寄生素子をそれぞれ中和する中和回路１０５、１０６と、入力トランジスタ１０１、１０２とそれぞれ縦続接続するカスコードトランジスタ１０３、１０４とを備える。中和回路１０５、１０６を備えることにより、入力トランジスタ１０１、１０２のドレインから入力トランジスタ１０１、１０２のゲートへの帰還パスを、入力トランジスタ１０１、１０２のドレイン−ソース間の寄生容量（Ｃｇｓ）と入力トランジスタ１０１、１０２のソース−ゲート間の寄生容量（Ｃｄｓ）とを介した（経由した）経路に限定することができる。更に、カスコードトランジスタ１０３、１０４を縦続接続させることにより、比較的低い周波数帯（数十ＧＨｚ以下）では、アイソレーション特性が向上する。
また、高周波帯(数十ＧＨｚより高い)では、出力回路１０８に接続されるカスコードトランジスタ１０３、１０４のドレインとカスコードトランジスタ１０３、１０４のソースとの間の寄生容量と、中和回路１０５、１０６の働きにより入力トランジスタ１０１、１０２の限定された寄生容量と、を直列に接続することができる。つまり、実施の形態１に係る電力増幅回路１００は、寄生容量を直列に接続することにより、カスコードトランジスタ１０３、１０４を備えない構成と比べ、入力回路１０７と出力回路１０８の間の寄生容量を削減できる。この結果、中和回路１０５、１０６とカスコードトランジスタ１０３、１０４との協働作用により、高周波帯においてもアイソレーション特性を向上させることができ、ＭＡＧの値を向上させることができる。
なお、実施の形態１では、入力トランジスタ１０１のドレインに対して縦続接続する１個のカスコードトランジスタ１０３と、入力トランジスタ１０２のドレインに対して縦続接続する１個のカスコードトランジスタ１０４と、を含む構成について説明したが、本開示はこれに限定されない。入力トランジスタ１０１のドレインに対して縦続接続するＮ個（Ｎは２以上の整数）のカスコードトランジスタ（第３トランジスタ）と、入力トランジスタ１０２のドレインに対して縦続接続するＮ個（Ｎは２以上の整数）のカスコードトランジスタ（第４トランジスタ）と、を含む構成であってもよい。この構成において、入力トランジスタ１０１、１０２それぞれに縦続接続するＮ個のカスコードトランジスタは、互いに対をなす。
また、この構成において、入力トランジスタ１０１のドレインに対して縦続接続するＮ個のカスコードトランジスタをそれぞれ、入力トランジスタ１０１のドレインに近い方から順に、１番目とすると、Ｎ番目のカスコードトランジスタ（Ｎ番目の第３トランジスタ）のドレインは、出力回路１０８に接続する。
また、この構成において、入力トランジスタ１０１に縦続接続するＮ個のカスコードトランジスタのそれぞれのゲートには、互いに異なるＮ通りのバイアス電圧が供給され、入力トランジスタ１０２に縦続接続するＮ個のカスコードトランジスタのそれぞれのゲートには、対を為す入力トランジスタ１０１に縦続接続するＮ個のカスコードトランジスタのそれぞれのゲートと同じＮ通りのバイアス電圧が供給される。
（実施の形態２）
図７は、本開示の実施の形態２に係る電力増幅回路２００の構成例を示す回路図である。なお、図７において、図３に示した構成と同様の構成については、同一の符番を付し説明を省略する。
図７に示す電力増幅回路２００は、図３に示した電力増幅回路１００にインダクタ２０１、２０２を追加した構成である。
インダクタ２０１（第１インダクタ）の一方の端子は、カスコードトランジスタ１０３のゲートに接続される。そして、バイアス電圧Ｖｂ２は、インダクタ２０１の他方の端子から供給される。インダクタ２０２（第２インダクタ）の一方の端子は、カスコードトランジスタ１０４のゲートに接続される。そして、バイアス電圧Ｖｂ２は、インダクタ２０１の他方の端子から供給される。インダクタ２０１、２０２のインダクタンス値は、Ｌで示す。
次に、実施の形態２に係る電力増幅回路２００のＭＡＧの特性について、図８を参照して説明する。
図８は、実施の形態２に係る電力増幅回路２００のＭＡＧの特性を示す図である。図８における横軸、縦軸は、図６と同様である。特性６０１は、図４に示した構成を有する中和回路１０５、１０６を備える電力増幅回路２００の特性であり、特性６０２は、図５に示した構成を有する中和回路１０５、１０６を備える電力増幅回路２００の特性である。また、図８には、比較のために、図６に示した特性４０２、４０３も示されている。
図８に示すように、特性６０１、特性６０２のどちらも、０ｄＢより大きな値を有する。つまり、図２に示した従来の電力増幅回路２０と比較して、実施の形態２に係る電力増幅回路２００のＭＡＧの値が大幅に改善されている。また、特性６０１、特性６０２は、特性４０２、４０３に対しても高い特性である。つまり、実施の形態２の電力増幅回路２００は、実施の形態１に示した電力増幅回路１００よりも、ＭＡＧの値が改善されている。
以上説明したように、実施の形態２の電力増幅回路２００は、実施の形態１に示した電力増幅回路１００の構成に対してインダクタ２０１、２０２を追加し、対を為すカスコードトランジスタ１０３、１０４の間で位相の異なる信号を発生させることにより、特定の周波数においてＭＡＧの値を向上させることができる。詳細には、実施の形態２の電力増幅回路２００は、インダクタとカスコードトランジスタの寄生容量との間の共振周波数付近でＭＡＧの値を向上させることができる。例えば、図８の特性６０１、特性６０２では、１００ＧＨｚを超えた付近でＭＡＧの値が向上している。
なお、カスコードトランジスタ１０３、１０４のゲートにそれぞれ接続するインダクタ２０１、２０２は、ゲートに供給される信号（図７のバイアス電圧Ｖｂ２の信号）によって逆位相の信号を出力するように電磁界結合させてもよい。それにより、インダクタ２０１、２０２は、インダクタ単体と比較して、相互インダクタンスの分、実効的なインダクタンスを増加させることができる。そのため、回路全体におけるインダクタの面積を削減させることができる。
また、カスコードトランジスタ１０３、１０４のゲートにそれぞれ接続するインダクタ２０１、２０２は、ゲートの信号によって同位相の信号を出力するように電磁界結合させてもよい。それにより、インダクタ２０１、２０２は、インダクタ単体と比較して相互インダクタンスの分、実効的なインダクタンスを削減させることができる。高周波帯で動作する電力増幅回路では、配線にインダクタンスが発生するため、配線を延ばして回路全体のレイアウトを変更することが困難である。インダクタ２０１、２０２をトランスに置き換える構成は、実効的なインダクタンスを削減させた分、配線を延ばすことができるため、回路全体のレイアウトの自由度を高めることができる。
なお、ゲートに供給される信号によって逆位相または同位相の信号を出力するように電磁界結合させた構成でも、図８に示したＭＡＧの特性と同様の特性が得られる。
（実施の形態３）
図９は、本開示の実施の形態３に係る電力増幅回路３００を示す図である。なお、図９において、図７に示した構成と同様の構成については、同一の符番を付し説明を省略する。
図９に示す電力増幅回路３００は、図７に示した電力増幅回路２００におけるカスコードトランジスタ１０３、１０４がＮ個縦続接続され、それぞれのカスコードトランジスタに、インダクタ２０１、２０２が接続された構成である。
具体的には、電力増幅回路３００において、Ｎ個のカスコードトランジスタ１０３−１〜１０３−Ｎは、入力トランジスタ１０１のドレイン側に縦続接続される。同様に、Ｎ個のカスコードトランジスタ１０４−１〜１０４−Ｎは、入力トランジスタ１０２のドレイン側に縦続接続される。そして、カスコードトランジスタ１０３−１〜１０３−Ｎのそれぞれのゲートには、インダクタ２０１−１〜２０１−Ｎの一方の端子が接続される。カスコードトランジスタ１０４−１〜１０４−Ｎのそれぞれのゲートには、インダクタ２０２−１〜２０２−Ｎの一方の端子が接続される。また、互いに異なるＮ通りのバイアス電圧Ｖｂ２〜Ｖｂ（Ｎ＋１）は、インダクタ２０１−１〜２０１−Ｎのそれぞれの他方の端子から供給される。同様に、互いに異なるＮ通りのバイアス電圧Ｖｂ２〜Ｖｂ（Ｎ＋１）は、インダクタ２０２−１〜２０２−Ｎのそれぞれの他方の端子から供給される。また、カスコードトランジスタ１０３−Ｎ（Ｎ番目の第３トランジスタ）のドレイン及びカスコードトランジスタ１０４−Ｎ（Ｎ番目の第４トランジスタ）のドレインは、出力回路１０８に接続される。
この構成により、カスコードトランジスタ１０３−ｉ（ｉは１以上Ｎ以下の整数）（ｉ番目の第３トランジスタ）のゲートには、インダクタ２０１−ｉを介して、互いに異なるＮ通りのバイアス電圧Ｖｂ２〜Ｖｂ（Ｎ＋１）のうちバイアス電圧Ｖｂ（ｉ＋１）（第ｉのバイアス電圧）が供給される。カスコードトランジスタ１０３−ｉと対を為すカスコードトランジスタ１０４−ｉ（ｉ番目の第４トランジスタ）のゲートにも、同様に、インダクタ２０２−ｉを介して、互いに異なるＮ通りのバイアス電圧Ｖｂ２〜Ｖｂ（Ｎ＋１）のうちバイアス電圧Ｖｂ（ｉ＋１）（第ｉのバイアス電圧）が供給される。
次に、実施の形態３に係る電力増幅回路３００のＭＡＧの特性について、図１０を参照して説明する。
図１０は、実施の形態３に係る電力増幅回路３００のＭＡＧの特性を示す図である。図１０における横軸、縦軸は、図６と同様である。特性８０１は、図４に示した構成を有する中和回路１０５、１０６を備える電力増幅回路３００の特性である。また、図１０には、比較のために、図６、図８に示した特性４０２、特性４０３、特性６０１、特性６０２も示されている。
図１０に示すように、特性８０１は、０ｄＢより大きな値を有する。つまり、実施の形態３に係る電力増幅回路３００は、図２に示した従来の電力増幅回路２０と比較して、ＭＡＧの値が大幅に改善されている。また、特性８０１は、特性４０２、特性４０３、特性６０１、特性６０２に対しても高い特性である。つまり、実施の形態３の電力増幅回路３００は、実施の形態１に示した電力増幅回路１００、及び、実施の形態２に示した電力増幅回路２００よりもＭＡＧの値が改善されている。
なお、図１０では、図４に示した構成を有する中和回路１０５、１０６を備える電力増幅回路３００の特性のみを示したが、電力増幅回路３００は、図５に示した構成を有する中和回路１０５、１０６を備えた構成であってもよい。この構成においても、ＭＡＧの値の改善効果は得られる。
以上説明したように、実施の形態３に係る電力増幅回路３００は、インダクタが接続されたカスコードトランジスタを複数個縦続に接続する多段構成とすることにより、１段のみのカスコードトランジスタを備える電力増幅回路と比較して、更に高インピーダンス化できる。そのため、実施の形態３に係る電力増幅回路３００は、アイソレーション特性を向上させることができ、更にＭＡＧの値を向上させることができる。
なお、実施の形態３では、カスコードトランジスタ１０３−１〜１０３−Ｎ、１０４−１〜１０４−Ｎの全てにインダクタが接続される構成について説明したが、本開示はこれに限定されない。インダクタは、入力トランジスタ１０１に縦続接続されるカスコードトランジスタ１０３−１〜１０３−Ｎのうち、Ｋ個（Ｋは１以上Ｎ以下の整数）のカスコードトランジスタ１０３に接続されてもよい。この場合、インダクタは、入力トランジスタ１０２に縦続接続されるカスコードトランジスタ１０４−１〜１０４−Ｎのうち、Ｋ個のカスコードトランジスタ１０４にも接続される。Ｋ個（Ｋは１以上Ｎ以下の整数）のカスコードトランジスタ１０３は、Ｋ個のカスコードトランジスタ１０４と対を為す。インダクタが接続される数を減らすことにより、回路面積を削減することができる。
また、カスコードトランジスタ１０３−１〜１０３−Ｎ、１０４−１〜１０４−Ｎのゲートにそれぞれ接続するインダクタ２０１−１〜２０１−Ｎ、２０２−１〜２０２−Ｎは、全てまたは一部を、ゲートに供給される信号によって逆位相の信号を出力するように電磁界結合させてもよい。この構成により、インダクタ単体と比較して、相互インダクタンスの分、実効的なインダクタンスを増加させることができるため、インダクタの面積を削減させることができる。この場合、ゲートの信号によって逆位相の信号を出力するように電磁界結合させる関係となるのは、対をなすカスコードトランジスタ（つまり、カスコードトランジスタ１０３−ｉとカスコードトランジスタ１０４−ｉ（ｉは１以上Ｎ以下の整数））間のインダクタ同士である。
また、カスコードトランジスタ１０３、１０４のゲートにそれぞれ接続するインダクタ２０１、２０２は、ゲートに供給される信号によって同位相の信号を出力するように電磁界結合させてもよい。この構成により、インダクタ単体と比較して、相互インダクタンスの分、実効的なインダクタンスを削減させることができるため、回路全体のレイアウトの自由度を高めることができる。この場合、ゲートの信号によって同位相の信号を出力するように電磁界結合させる関係となるのは、対をなすカスコードトランジスタ（つまり、カスコードトランジスタ１０３−ｉとカスコードトランジスタ１０４−ｉ（ｉは１以上Ｎ以下の整数））間のインダクタ同士である。
（実施の形態４）
実施の形態３では、カスコードトランジスタを多段構成する例について説明した。カスコードトランジスタを多段構成にすると、カスコードトランジスタの耐圧を超える電圧がかかり、カスコードトランジスタが故障してしまう場合がある。実施の形態４では、カスコードトランジスタのゲートに供給するバイアス電圧を調整することにより、カスコードトランジスタのソースの電位を調整し、カスコードトランジスタにかかる電圧を所望の電圧に抑えることができる構成について説明する。
図１１は、本開示の実施の形態４に係る電力増幅回路４００を示す図である。なお、図１１において、図９に示した構成と同様の構成については、同一の符番を付し説明を省略する。
図１１に示す電力増幅回路４００では、カスコードトランジスタ１０３−１〜１０３−Ｎ、１０４−１〜１０４−Ｎに対してバイアス電圧を供給する構成が図９に示した電力増幅回路３００と異なる。以下、カスコードトランジスタ１０３−１に対してバイアス電圧を供給する構成を例にとって説明する。
カスコードトランジスタ１０３−１のゲートには、図９に示した電力増幅回路３００と同様に、インダクタ２０１−１の一方の端子が接続される。そして、抵抗４０１−１、コンパレータ４０５−１は、インダクタ２０１−１の他方の端子とカスコードトランジスタ１０３−１のソースとの間に接続される。
コンパレータ４０５−１は、第１および第２の入力端子と１つの出力端子とを有する。抵抗４０１−１は、コンパレータ４０５−１の第１の入力端子とカスコードトランジスタ１０３−１のソースとの間に接続される。キャパシタ４０３−１は、第１および第２の接続端子を有し、第１の接続端子がコンパレータ４０５−１の第１の入力端子に接続され、第２の接続端子がグランドに接続される。そして、キャパシタ４０３−１の第２の接続端子に０［Ｖ］の電圧（第１電圧）が供給される。コンパレータ４０５−１の第２の入力端子には、参照電圧Ｖｒｅｆ１が入力される。なお、キャパシタ４０３−１の第２の接続端子には、０［Ｖ］以外の電圧（第１電圧）を供給する電源が接続されてもよい。
コンパレータ４０５−１は、抵抗４０１−１、キャパシタ４０３−１を介して取得するカスコードトランジスタ１０３−１のソース−グランド間の電圧と、参照電圧Ｖｒｅｆ１とを比較し、カスコードトランジスタ１０３−１のソース−グランド間の電圧が参照電圧と等しくなるように、カスコードトランジスタ１０３−１のゲートに供給するバイアス電圧を制御する。
なお、キャパシタ４０３−１の第２の接続端子が、０［Ｖ］以外の電圧（第１電圧）を供給する電源に接続される場合、コンパレータ４０５−１は、抵抗４０１−１、キャパシタ４０３−１を介して取得するカスコードトランジスタ１０３−１のソースの電圧と第１電圧との差と、参照電圧Ｖｒｅｆ１とを比較し、カスコードトランジスタ１０３−１のソースの電圧と第１電圧との差が参照電圧と等しくなるように、カスコードトランジスタ１０３−１のゲートに供給するバイアス電圧を制御する。
カスコードトランジスタ１０３−２〜１０３−Ｎに対してバイアス電圧を供給する構成も、カスコードトランジスタ１０３−１の構成と同様である。また、カスコードトランジスタ１０４−１〜１０４−Ｎも、抵抗４０２−１〜４０２−Ｎと、キャパシタ４０４−１〜４０４−Ｎと、コンパレータ４０６−１〜４０６−Ｎとが接続されることにより、カスコードトランジスタ１０３−１に対するバイアス電圧を供給する構成と同様の構成を有する。
以上説明したように、実施の形態４では、コンパレータがカスコードトランジスタのソース電位が参照電圧となるように、カスコードトランジスタのゲートに供給するバイアス電圧を制御するため、微細ＣＭＯＳプロセスによって発生するカスコードトランジスタの特性のバラつきに関係なく、バイアス電圧をトランジスタの耐圧を超えない電圧にすることができる。これにより、微細ＣＭＯＳプロセスにおける信頼性を向上させることができる。
なお、実施の形態４においても、実施の形態３で説明した構成と同様に、ＭＡＧの改善効果は得られる。
なお、実施の形態４では、カスコードトランジスタ１０３−１〜１０３−Ｎ、１０４−１〜１０４−Ｎの全てにインダクタ、および、インダクタを介してバイアス電圧を供給する構成が接続される例について説明したが、本開示はこれに限定されない。インダクタは、入力トランジスタ１０１に縦続接続されるカスコードトランジスタ１０３−１〜１０３−Ｎのうち、いずれかＫ個（Ｋは１以上Ｎ以下の整数）のカスコードトランジスタ１０３に接続されてもよい。この場合、インダクタは、入力トランジスタ１０２に縦続接続されるカスコードトランジスタ１０４−１〜１０４−Ｎのうち、Ｋ個（Ｋは１以上Ｎ以下の整数）のカスコードトランジスタ１０３と対を為すＫ個のカスコードトランジスタ１０４にも接続される。そして、Ｋ個のカスコードトランジスタ１０３のうち、いずれか少なくとも１つのカスコードトランジスタに、実施の形態４にて説明したバイアス電圧を供給する構成が接続されていてもよい。インダクタが接続される数、および、バイアス電圧を供給する構成の数を減らすことにより、回路面積を削減することができる。
また、実施の形態４では、ゲートにインダクタが接続されるカスコードトランジスタ１０３−１〜１０３−Ｎ、１０４−１〜１０４−Ｎにおいて、ゲートにバイアス電圧を供給する構成が接続される例について説明したが、本開示はこれに限定されない。実施の形態４で説明したバイアス電圧を供給する構成は、インダクタが接続されないゲートにバイアス電圧を供給する構成に対しても適用できる。
本開示に係る電力増幅回路は、１００ＧＨｚ超での利用が期待される高分解能レーダや高速通信に有用である。
１０、２０、１００、２００、３００、４００ 電力増幅回路
１１、１２、１０１、１０２ 入力トランジスタ
１３、１０７ 入力回路
１４、１０８ 出力回路
１５、１６ クロスカップリングキャパシタ
１７、１８、１１０、４０１−１〜４０１−Ｎ、４０２−１〜４０２−Ｎ 抵抗
１０３、１０３−１〜１０３−Ｎ、１０４、１０４−１〜１０４−Ｎ カスコードトランジスタ
１０５、１０６ 中和回路
１０９、４０３−１〜４０３−Ｎ、４０４−１〜４０４−Ｎ キャパシタ
２０１、２０１−１〜２０１−Ｎ、２０２、２０２−１〜２０２−Ｎ インダクタ
４０５−１〜４０５−Ｎ、４０６−１〜４０６−Ｎ コンパレータ

Claims (5)

  1. 第１位相を有する第１入力信号と前記第１位相を反転させた第２位相を有する第２入力信号が入力される入力回路と、
    ソースに第１電圧が供給され、前記入力回路から前記第１入力信号をゲートで受ける第１トランジスタと、
    ソースに前記第１電圧が供給され、前記入力回路から前記第２入力信号をゲートで受ける第２トランジスタと、
    前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続され、寄生素子を中和する第１中和回路と、
    前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続され、寄生素子を中和する第２中和回路と、
    前記第１トランジスタのドレインに縦続接続されるＮ個（Ｎは１以上の整数）の第３トランジスタと、
    前記第２トランジスタのドレインに縦続接続されるＮ個の第４トランジスタと、
    Ｎ番目の前記第３トランジスタのドレインとＮ番目の前記第４トランジスタのドレインに接続され、第３位相を有する第１出力信号と前記第３位相を反転させた第４位相を有する第２出力信号とを出力する出力回路と、
    を備える電力増幅回路。
  2. 前記第１中和回路および前記第２中和回路は、それぞれ、キャパシタを有する、
    請求項１に記載の電力増幅回路。
  3. 前記第１中和回路および前記第２中和回路は、それぞれ、前記キャパシタに直列に接続する抵抗を有する、
    請求項２に記載の電力増幅回路。
  4. 前記Ｎ個の第３トランジスタに接続されるＮ個の第１インダクタと、
    前記Ｎ個の第４トランジスタに接続されるＮ個の第２インダクタと、
    を更に備え、
    前記Ｎ個の第３トランジスタのうちｉ番目（ｉは１以上Ｎ以下の整数）の第３トランジスタのゲートには、互いに異なるＮ通りのバイアス電圧のうち第ｉのバイアス電圧が供給され、
    前記Ｎ個の第４トランジスタのうち前記ｉ番目の第３トランジスタと対を為すｉ番目の第４トランジスタのゲートには、前記第ｉのバイアス電圧が供給され、
    前記Ｎ個の第１インダクタのうちｉ番目の第１インダクタは、前記ｉ番目の第３トランジスタのゲートに一方の端子が接続され、他方の端子から前記第ｉのバイアス電圧が供給され、
    前記Ｎ個の第２インダクタのうちｉ番目の第２インダクタは、前記ｉ番目の第４トランジスタのゲートに一方の端子が接続され、他方の端子から前記第ｉのバイアス電圧が供給される、
    請求項１から３のいずれか一項に記載の電力増幅回路。
  5. 前記Ｎ個の第３トランジスタのうちｉ番目（ｉは１以上Ｎ以下の整数）の第３トランジスタのゲートには、互いに異なるＮ通りのバイアス電圧のうち第ｉのバイアス電圧が供給され、
    前記Ｎ個の第４トランジスタうち前記ｉ番目の第３トランジスタと対を為すｉ番目の第４トランジスタのゲートには、前記第ｉのバイアス電圧が供給され、
    第１および第２の入力端子と１つの出力端子とを有し、前記ｉ番目の第３トランジスタ及び前記ｉ番目の第４トランジスタの少なくとも１つのトランジスタに前記第ｉのバイアス電圧を供給するコンパレータと、
    第１および第２の接続端子を有し、前記第１の接続端子が前記第１の入力端子に接続され、前記第２の接続端子に前記第１電圧が供給されるキャパシタと、
    前記第１の入力端子と、前記少なくとも１つのトランジスタのソースとの間に接続される抵抗と、
    を更に備え、
    前記コンパレータは、前記第２の入力端子に参照電圧が供給され、前記少なくとも１つのトランジスタのソースの電圧と前記第１電圧との差が前記参照電圧と等しくなるように、前記第ｉのバイアス電圧を制御する、
    請求項１から３のいずれか一項に記載の電力増幅回路。
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