JPH0441613Y2 - - Google Patents
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- Publication number
- JPH0441613Y2 JPH0441613Y2 JP10942487U JP10942487U JPH0441613Y2 JP H0441613 Y2 JPH0441613 Y2 JP H0441613Y2 JP 10942487 U JP10942487 U JP 10942487U JP 10942487 U JP10942487 U JP 10942487U JP H0441613 Y2 JPH0441613 Y2 JP H0441613Y2
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- Japan
- Prior art keywords
- fet
- amplifier
- circuit
- adjustment device
- stage
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は初段差動FETを有する差動増幅器の
温度ドリフト調整装置に関する。
温度ドリフト調整装置に関する。
＜従来の技術＞
初段差動FETを有する差動増幅器としては従
来第２図に示す回路図のものが知られている。第
２図において１は初段差動FETであり、一対の
FETのソース側が共通接続され、一方の入力電
圧が入力される側のドレイン端子d1が次段アンプ
２の反転入力端子に、他方の入力電圧が入力され
る側のドレイン端子d2が非反転入力端子に接続さ
れている。これらドレイン端子には第１の抵抗
Ra、第２の抵抗Rbを介して正電圧源（＋Vcc）
が接続されている。３はトランジスタのエミツタ
側に第３の抵抗Rcの一端が、ベース側にツエナ
ーダイオードのカソードが接続された定電流回路
であり、抵抗Rcとツエナーダイオードのアノー
ドは負電圧源（−VEE）に接続されている。
来第２図に示す回路図のものが知られている。第
２図において１は初段差動FETであり、一対の
FETのソース側が共通接続され、一方の入力電
圧が入力される側のドレイン端子d1が次段アンプ
２の反転入力端子に、他方の入力電圧が入力され
る側のドレイン端子d2が非反転入力端子に接続さ
れている。これらドレイン端子には第１の抵抗
Ra、第２の抵抗Rbを介して正電圧源（＋Vcc）
が接続されている。３はトランジスタのエミツタ
側に第３の抵抗Rcの一端が、ベース側にツエナ
ーダイオードのカソードが接続された定電流回路
であり、抵抗Rcとツエナーダイオードのアノー
ドは負電圧源（−VEE）に接続されている。
＜考案が解決しようとする問題点＞
上記のような差動増幅器の初段差動素子の要件
としては温度変化に対するドリフトが小である
こと、バイアス電流が小であること、ノイズ
が小であることが要求される。この様な素子とし
ては単体のFET素子のほか、モノリシツクな構
造のFET素子やバイポーラ型でモノリシツクな
構造の素子、同じくバイポーラ型で単体の構造の
素子等各種用いることが出来る。しかしそれぞれ
の素子に長短が有り、例えば単体のFET素子は
バイアス、ノイズともに小であるがドリフトが大
きいという欠点が有り、モノリシツクな構造の素
子はドリフト、バイアスともに小で有るがノイズ
が大きいという欠点がある。また、バイポーラ型
の素子は単体、モノリシツク構造ともドリフト、
ノイズは小で有るがバイアス電流が高いという欠
点がある。
としては温度変化に対するドリフトが小である
こと、バイアス電流が小であること、ノイズ
が小であることが要求される。この様な素子とし
ては単体のFET素子のほか、モノリシツクな構
造のFET素子やバイポーラ型でモノリシツクな
構造の素子、同じくバイポーラ型で単体の構造の
素子等各種用いることが出来る。しかしそれぞれ
の素子に長短が有り、例えば単体のFET素子は
バイアス、ノイズともに小であるがドリフトが大
きいという欠点が有り、モノリシツクな構造の素
子はドリフト、バイアスともに小で有るがノイズ
が大きいという欠点がある。また、バイポーラ型
の素子は単体、モノリシツク構造ともドリフト、
ノイズは小で有るがバイアス電流が高いという欠
点がある。
本考案は上記従来技術の問題点に鑑みて成され
たもので、単体のFETを用いこのFETのドレイ
ン側に接続された負荷抵抗の値を選別することに
より温度ドリフトの改善を計るようにした差動増
幅器の温度ドリフト調整装置を実現することを目
的とする。
たもので、単体のFETを用いこのFETのドレイ
ン側に接続された負荷抵抗の値を選別することに
より温度ドリフトの改善を計るようにした差動増
幅器の温度ドリフト調整装置を実現することを目
的とする。
＜問題点を解決するための手段＞
上記問題点を解決するための本考案の構成は、
ドレイン端子のそれぞれが第１，第２の負荷抵抗
を介して正電源側に接続され、ソース端子が共通
接続された一対のFETからなる初段差動FETと、
前記ソース端子に接続された定電流回路と、前記
初段差動FETのドレインと前記第１，第２の負
荷抵抗の接続点のそれぞれが次段のアンプに接続
された差動増幅器の温度ドリフト調整装置におい
て、前記調整装置はコンデンサを介して前記定電
流回路に接続されるとともに同期検波回路に接続
された交流信号源と、前記次段アンプの出力を時
定数回路を介して前記FETのいずれかのゲート
に接続するとともに、その出力を入力する同期検
波回路とを具備したことを特徴とするものであ
る。
ドレイン端子のそれぞれが第１，第２の負荷抵抗
を介して正電源側に接続され、ソース端子が共通
接続された一対のFETからなる初段差動FETと、
前記ソース端子に接続された定電流回路と、前記
初段差動FETのドレインと前記第１，第２の負
荷抵抗の接続点のそれぞれが次段のアンプに接続
された差動増幅器の温度ドリフト調整装置におい
て、前記調整装置はコンデンサを介して前記定電
流回路に接続されるとともに同期検波回路に接続
された交流信号源と、前記次段アンプの出力を時
定数回路を介して前記FETのいずれかのゲート
に接続するとともに、その出力を入力する同期検
波回路とを具備したことを特徴とするものであ
る。
＜実施例＞
以下、本考案の一実施例を図面に基づいて説明
する。第１図は本考案の一実施例を示す回路図
で、第２図に示す従来例と同一の要素には同一符
号を付して重複する説明は省略する。図において
１０は調整装置である。この調整装置は同期検波
回路１１、この検波回路１１の出力を表示する表
示部１２、交流信号源１３、時定数回路１４から
構成されており、交流信号源１３からの交流信号
はコンデンサC2を通つて定電流回路を構成する
トランジスタのベースに接続され、次段アンプの
出力が同期検波回路に入力されるとともにRe，
C1からなる時定数回路１４を介して初段差動
FETの一方のゲート端子に接続されている。な
お、温度ドリフト調整時にはFETの他方のゲー
ト端子は共通電位に接続されている。Rdは交流
信号の負電源側へのリーク防止抵抗である。
する。第１図は本考案の一実施例を示す回路図
で、第２図に示す従来例と同一の要素には同一符
号を付して重複する説明は省略する。図において
１０は調整装置である。この調整装置は同期検波
回路１１、この検波回路１１の出力を表示する表
示部１２、交流信号源１３、時定数回路１４から
構成されており、交流信号源１３からの交流信号
はコンデンサC2を通つて定電流回路を構成する
トランジスタのベースに接続され、次段アンプの
出力が同期検波回路に入力されるとともにRe，
C1からなる時定数回路１４を介して初段差動
FETの一方のゲート端子に接続されている。な
お、温度ドリフト調整時にはFETの他方のゲー
ト端子は共通電位に接続されている。Rdは交流
信号の負電源側へのリーク防止抵抗である。
この様に構成した装置において、まずｎチヤン
ネルFET入力差動増幅器のオフセツト電圧
（Voffの温度ドリフトについて考察すると、一方
の側のFETの温度ドリフトは次式により表わす
ことが出来る。
ネルFET入力差動増幅器のオフセツト電圧
（Voffの温度ドリフトについて考察すると、一方
の側のFETの温度ドリフトは次式により表わす
ことが出来る。
〓〓VGS／〓Ｔ
＝（〓VGS／〓ID）・（〓ID／〓Ｔ）
＝（１／Gn）・（〓ID／〓Ｔ） ……(1)
ただし、Ｔ；温度（Ｋ）
VGS；Ｔ（Ｋ）のときのゲート、ソース間の
電圧 ID；ドレイン電流 Gn；一方のFETの相互コンダクタンス (1)式において、 〓ID／〓Ｔ＝ID（１／μ・〓μ／〓Ｔ＋２／Vp−VGS
・ 〓φ／〓Ｔ） ……(2) ただし、Vp；ピンチオフ電圧（ID＝０となる
ときのVGS） μ；電子の移動度 φ；pn接合の接触電位差 ここで、FETの一般式から Vp−VGS＝−2ID／Gnと表わすことが出来る。
従つて 〓VGS／〓Ｔ＝ID／Gm（１／μ・〓μ／〓Ｔ− ２／Vp−VGS・〓φ／〓Ｔ） ＝ID／Gm・１／μ・〓μ／〓Ｔ−〓φ／〓Ｔ……(3
) さらに一対のFETを用いた差動増幅器のオフ
セツト電圧Voffは Voff VGS1−VGS2なので 〓Voff／〓Ｔ ＝（〓VGS1／〓Ｔ）−（〓VGS2／〓Ｔ） ＝（ID1／Gn1−ID2／Gn2） ・１／μ・〓μ／〓Ｔ ……(4) となる。
電圧 ID；ドレイン電流 Gn；一方のFETの相互コンダクタンス (1)式において、 〓ID／〓Ｔ＝ID（１／μ・〓μ／〓Ｔ＋２／Vp−VGS
・ 〓φ／〓Ｔ） ……(2) ただし、Vp；ピンチオフ電圧（ID＝０となる
ときのVGS） μ；電子の移動度 φ；pn接合の接触電位差 ここで、FETの一般式から Vp−VGS＝−2ID／Gnと表わすことが出来る。
従つて 〓VGS／〓Ｔ＝ID／Gm（１／μ・〓μ／〓Ｔ− ２／Vp−VGS・〓φ／〓Ｔ） ＝ID／Gm・１／μ・〓μ／〓Ｔ−〓φ／〓Ｔ……(3
) さらに一対のFETを用いた差動増幅器のオフ
セツト電圧Voffは Voff VGS1−VGS2なので 〓Voff／〓Ｔ ＝（〓VGS1／〓Ｔ）−（〓VGS2／〓Ｔ） ＝（ID1／Gn1−ID2／Gn2） ・１／μ・〓μ／〓Ｔ ……(4) となる。
今、交流重畳端子より交流入力電圧Viを加え、
初段差動FETのソース端子が共通接続されたＳ
点の電圧が変動した場合について考える。このと
きのＳ点の電圧変動Vsは次式のように表わすこ
とが出来る。
初段差動FETのソース端子が共通接続されたＳ
点の電圧が変動した場合について考える。このと
きのＳ点の電圧変動Vsは次式のように表わすこ
とが出来る。
Vs＝１／（Gn1＋Gn2）・（Vi／Rc） ……(5)
このときＳ点からT1，T2までの利得をそれぞ
れA1，A2とすると A1＝Gn1・Ra， A2＝Gn2・Rb ……(6) となる。さらに、次段アンプの利得が大きいな
ら、直流的な電位はT1，T2とも同様で有るから、 Ra・ID1＝Rb・ID2 ……(7) となる。ここでRa，Rbを調整してA1＝A2とし
た場合を考えると、 (6)，(7)式より ID1／Gn1＝ID2／Gn2 が成立し、これを(1)式に代入すると０ドリフトと
なる。つまり、次段アンプ出力の交流分を０とし
たときに０ドリフトとなる。
れA1，A2とすると A1＝Gn1・Ra， A2＝Gn2・Rb ……(6) となる。さらに、次段アンプの利得が大きいな
ら、直流的な電位はT1，T2とも同様で有るから、 Ra・ID1＝Rb・ID2 ……(7) となる。ここでRa，Rbを調整してA1＝A2とし
た場合を考えると、 (6)，(7)式より ID1／Gn1＝ID2／Gn2 が成立し、これを(1)式に代入すると０ドリフトと
なる。つまり、次段アンプ出力の交流分を０とし
たときに０ドリフトとなる。
なお、本考案において交流分の検出手段として
同期検波回路を用いているのはRa，Rbのうちど
ちら抵抗を調整したら良いかを判断するためであ
る。
同期検波回路を用いているのはRa，Rbのうちど
ちら抵抗を調整したら良いかを判断するためであ
る。
なお、本考案は負荷抵抗Ra，Rbの代りにカレ
ントミラーなどの能動負荷を持つた差動増幅器や
FETで構成された定電流回路を持つた差動増幅
器にも適用可能である。
ントミラーなどの能動負荷を持つた差動増幅器や
FETで構成された定電流回路を持つた差動増幅
器にも適用可能である。
＜考案の効果＞
以上、実施例とともに具体的に説明したように
本考案によれば、次段アンプの出力を見ながら簡
単に温度ドリフトを０にするための抵抗値（Ra，
Rb）を選定することが出来る。また、このよう
にな調整を行うことにより初段電流源の変動が次
段アンプに伝わらないので、電源変動除去比（P.
S.R.R）や同相変動除去比（C.M.R.R）が向上す
るという複次的効果もある。
本考案によれば、次段アンプの出力を見ながら簡
単に温度ドリフトを０にするための抵抗値（Ra，
Rb）を選定することが出来る。また、このよう
にな調整を行うことにより初段電流源の変動が次
段アンプに伝わらないので、電源変動除去比（P.
S.R.R）や同相変動除去比（C.M.R.R）が向上す
るという複次的効果もある。
第１図は本考案の一実施例を示す差動増幅器の
回路構成図、第２図は従来例を示す回路構成図で
ある。 １……初段差動増幅FET、２……次段アンプ、
３……定電流回路、１０……調整装置、１１……
同期検波回路、１２……表示部、１４……時定数
回路。
回路構成図、第２図は従来例を示す回路構成図で
ある。 １……初段差動増幅FET、２……次段アンプ、
３……定電流回路、１０……調整装置、１１……
同期検波回路、１２……表示部、１４……時定数
回路。
Claims (1)
- ドレイン端子のそれぞれが第１，第２の負荷抵
抗を介して正電源側に接続され、ソース端子が共
通接続された一対のFETからなる初段差動FET
と、前記ソース端子に接続された定電流回路と、
前記初段差動FETのドレインと前記第１，第２
の負荷抵抗の接続点のそれぞれが次段のアンプに
接続された差動増幅器の温度ドリフト調整装置に
おいて、前記調整装置はコンデンサを介して前記
定電流回路に接続されるとともに同期検波回路に
接続された交流信号源と、前記次段アンプの出力
を時定数回路を介して前記FETのいずれかのゲ
ートに接続するとともに、その出力を入力する同
期検波回路とを具備したことを特徴とする差動増
幅器の温度ドリフト調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10942487U JPH0441613Y2 (ja) | 1987-07-16 | 1987-07-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10942487U JPH0441613Y2 (ja) | 1987-07-16 | 1987-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6415415U JPS6415415U (ja) | 1989-01-26 |
| JPH0441613Y2 true JPH0441613Y2 (ja) | 1992-09-30 |
Family
ID=31345652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10942487U Expired JPH0441613Y2 (ja) | 1987-07-16 | 1987-07-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441613Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6192686A (ja) * | 1984-09-08 | 1986-05-10 | 狭山精密工業株式会社 | 自動玉貸機の不正防止機構 |
| JPS6192685A (ja) * | 1984-09-08 | 1986-05-10 | 狭山精密工業株式会社 | パチンコ用自動玉貸機 |
-
1987
- 1987-07-16 JP JP10942487U patent/JPH0441613Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6415415U (ja) | 1989-01-26 |
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