KR19980024050A - 신호의 레벨을 천이시키기 위해 이중 회로를 갖는 방법 및 장치 - Google Patents

신호의 레벨을 천이시키기 위해 이중 회로를 갖는 방법 및 장치 Download PDF

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Abstract

본 명세서에서는 입력 신호 레벨(an input signal level)에 응답하여 입력 신호에 비해 신호 레벨에서 천이된 신호를 출력하기 위한 방법 및 장치가 개시된다. 구동기(a driver)는 입력 신호에 응답하여 제 1 신호를 출력하는 제 1 회로와, 상기 입력 신호에 응답하여 제 2 신호를 출력하는 제 2 회로를 포함한다. 상기 제 1 회로는 상기 입력 신호에 비해 상기 제 1 신호 레벨을 실질적으로 천이시키기 위한 회로를 포함하며 상기 제 2 회로보다 더욱 느리게 응답한다. 상기 구동기 출력은 상기 제 1 신호와 제 2 신호에 모두 응답함으로써 상기 제 2 회로가 상기 입력 신호에 대한 구동기 응답을 향상시키도록 한다.

Description

신호의 레벨을 천이시키기 위해 이중 회로를 갖는 방법 및 장치
본 발명은 정보 처리 시스템(information processing systems)에서 구동기(driver), 특히 상이한 CMOS 기술에 의해 제조된 회로와 같이 상이한 전압 요건을 갖는 회로를 인터페이스(interfacing)하기 위한 구동기로 응용될 수 있는 것에 관한 것이다.
집적 회로의 내부 전압 공급과 회로에 의해 조정될 수 있는 대응하는 신호들의 전압 레벨은 회로에 사용된 제조 기술의 요건과 한계에 의해 영향을 받는다. 다소 상이한 기술들을 사용하여 제조되어 상이한 내부 전압 공급을 필요로 하는 집적 회로를 컴퓨터 시스템이 가지는 것은 이례적인 일은 아니다. 이러한 경우에도 컴퓨터 시스템 내의 회로들은 서로 통신해야만 한다. 예를 들면, 마이크로프로세서 집적 회로는 2.5 볼트의 공칭 내부 전압원(Vdd)을 필요로 하는 몇몇 CMOS(complementary metal oxide semiconductor) 기술을 사용하여 제조될 수 있는 반면에, 컴퓨터 시스템 인터페이스 버스 혹은 메모리 버스 상에서 마이크로프로세서와 통신하는 다른 장치들은 3.3 볼트의 공칭 내부 전압원(OVdd)을 필요로 하는 다소 상이한 CMOS 기술을 사용하여 제조될 수 있다. OVdd 내부 전압원을 갖는 장치들은 마이크로프로세서로부터 입력되는 것과 같은 논리 하이 신호가 OVdd에 근접할 것을 필요로 하지만, 마이크로프로세서는 Vdd에 근접하는 하이 레벨 신호(a high level signal)만을 공급할 수 있다. 또한, 한 소자에서 OVdd가 FET에 대한 소정의 최대 소스 드레인간 산화물 브레이크다운 전압(source-to drain oxide breakdown voltages) 혹은 소스 게이트간 산화물 브레이크다운 전압을 초과하면, 이 소자는 손상(damage)을 방지하도록 마이크로프로세서로부터 입력되는 것과 같은 논리 로우 신호가 접지(ground) 보다 충분히 높은 소정의 전압으로 제한될 것을 요구할 수 있다.
당업자라면 도 1에 도시된 바와 같은 하프 래치 회로(half latch circuit)를 사용하여 신호의 전압 레벨을 천이시킬 수 있음을 알 것이다. 이 회로는 드레인-소스 결합된 FET 쌍 P1과 N1으로 이루어진 제 1 단(a first stage)과, 드레인-소스 결합된 FET 쌍 P2와 N2로 이루어진 제 2 단(a second stage)을 가지며, 이때 PFET들에는 소정의 전압 Vhh가 공급된다. FET N1의 게이트에는 입력 신호가 결합되며, Vhh의 전압보다 낮은 전압에서 하이 논리 상태(a high logical state)를 나타내고 이보다 더욱 낮은 전압에서 로우 논리 상태(a low logical state)를 나타낸다. 제 1 단의 출력은 FET P2의 게이트에 결합된다. 제 2 단의 출력은 하프 래치 회로의 출력 신호를 제공하고, 또한 FET P1의 게이트에 재결합(coupled back)된다.
도 1의 하프 래치 회로의 동작은 이하 설명으로써 이해될 수 있다. 하이 입력 신호는 N1을 턴 온(turns on)하고 제 1 단 출력을 풀 다운(pulling down)하며P2를 턴 온한다. 이 하이 입력 신호는 인버터(inverter)에 의해 보수화(complemented)되고, 보수화된 로우 인버터 출력 신호는 N2를 턴 오프(turns off)한다. P2가 온(on)되고 N2가 오프(off)됨으로써 제 2 단 출력 신호가 Vhh에 근접하는 전압 레벨로 풀 업(pull up)된다. 제 2 단의 하이 출력 신호는 또한 PFET P1의 게이트로 피드백(fed back)되어 P1을 턴 오프함으로써 P1이 N1에 의한 제 1 단 출력의 풀 다운을 방해하지 않도록 한다.
로우 입력 신호는 N1을 턴 오프하며, 이는 제 1 단의 출력에 영향을 미치지 않는다. 이 로우 입력 신호는 또한 인버터에 의해 보수화된다. 결과로서 얻어지는 하이 인버터 출력 신호는 N2를 턴 온하여 제 2 단 출력을 풀 다운하고자 한다. 그러나, 이때 P2가 온 상태를 유지하여 제 2 단 출력을 풀 업하고자 하기 때문에 경쟁(contention)이 존재한다. 이러한 경쟁을 해결하기 위해 통상적으로 PFET P2를 과도하게 구동(overdriving)할 수 있는 사이즈(size)의 NFET N2를 선택함으로써 N2 및 P2가 모두 온일 때 제 2 단의 출력이 풀 다운되도록 한다. 이 경쟁은 또한 로우 출력 신호가 P1의 게이트로 피드백될 때, P1을 턴 온하고, 제 1 단의 출력을 풀 업하며, P2를 턴 오프함으로써 해결된다. 하강(falling) 입력 신호에 대해, 종래 기술의 하프 래치 회로에서 이와 같은 P2와 N2 사이의 경쟁은 하이 논리 상태에서 로우 논리 상태로의 출력 신호의 변환의 속도를 떨어뜨린다. 이것은 또한 하프 래치 회로의 전력 요건을 증가시킨다.
상기 기술된 바와 같이 구동기 응답이 느려지는 문제와는 대조적으로, 어떤 양상과 연관된 매우 빠른 응답으로 인해 다소 대조적인 문제가 구동기들에서 발생할 수 있다. 특히, 전류 상승율이 높을 경우 부근의 전원으로 과도한 노이즈(noise)를 유도할 수 있기 때문에 구동기의 출력에서의 변화율(the rate of change)이 매우 클 때 문제가 존재할 수 있다.
그러므로, 상이한 회로를 서로 결합하고 하나의 회로에서 다른 회로로 전송되는 신호의 전압 레벨을 천이시키도록 개선된 전압 레벨 천이기(shifter)(구동기)에 대한 필요성이 존재한다.
본 발명의 목적은 출력 신호의 전압 레벨이 입력 신호에 따라 천이될 때, 이 입력 신호에 응답하여 출력 신호를 구동하기 위한 구동기의 응답 시간을 줄이는 데 있다.
본 발명의 다른 목적은 입력 신호의 변화율 범위(a rate-of-change limit) 내에서 출력 신호를 구동함으로써 이 신호가 과도한 노이즈(noise)를 생성하지 않도록 하는 데 있다.
본 발명에 따르면, 본 발명의 전술한 목적과 다른 목적은 입력 신호에 응답하여 제 1 신호를 출력하는 제 1 회로와, 상기 입력 신호에 응답하여 제 2 신호를 출력하는 제 2 회로를 갖는 구동기에 의해 달성된다. 상기 제 1 회로는 상기 입력에 비해 상기 제 1 신호 레벨을 실제적으로 천이시키기 위한 회로를 포함하며, 상기 제 2 회로보다 늦게 응답한다. 상기 구동기 출력은 상기 제 1 신호와 상기 제 2 신호에 모두 응답함으로써 제 2 회로가 구동기 응답을 향상시키도록 한다.
본 발명은 입력 신호의 변화에 비해 제 2 신호가 제 1 신호의 데드 타임(dead time)보다 적은 데드 타임으로 응답하도록 한다.
또 다른 양상에서, 본 발명은 제 2 신호 응답이 제 1 신호 응답보다 높은 변화율(a higher rate of change)을 갖도록 한다.
또 다른 양상에서, 본 발명은 제 2 회로가 상기 입력 신호에 비해 제 2 신호 레벨을 실질적으로 천이시키지 않아서 상기 제 1 신호가 구동기 출력 신호를 상기 제 2 신호 레벨보다 높은 레벨로 구동하도록 한다.
또 다른 양상에서, 본 발명은 제 1 회로의 출력 노드가 제 2 회로의 출력 노드에 동작적으로 접속되고, 소정의 임계 전압 레벨 이상으로 증가하는 제 2 신호가 제 2 회로를 출력 임피던스가 높은 상태로 스위칭하도록 함으로써, 제 1 신호가 출력 신호를 높은 레벨로 구동시키도록 한다.
본 발명의 이점은 입력 신호가 제 1 회로에 의해 높은 레벨의 출력 신호로 천이되고, 구동기 응답이 제 1 회로 및 제 2 회로의 조합에 의해 가속된다는 데 있다.
본 발명의 또 다른 이점은 구동기 출력 신호에서의 변화율을 제한하면서도 빠른 응답을 달성한다는 데 있다.
본 발명의 부가적인 목적, 이점, 독특한 특징들은 다음의 설명에 의해 기술되며, 당업자에게 명백할 것이다. 다른 실시예들은 본 발명의 범주에 속한다. 이들 목적과 실시예들은 첨부된 청구항에서 개시된 조합에 의해 달성될 수 있다. 본 발명은 청구항에 정의된 바에 의해 한정된다.
도 1은 입력 신호의 레벨을 천이하는 데 사용할 수 있는 종래 기술의 하프 래치 회로(half latch circuit)의 개략도.
도 2는 입력 신호에 응답하여 신호를 발생하기 위한 제 1 회로 및 제 2 회로를 도시하는 본 발명으로 구현된 장치의 블록도.
도 3은 제 1 회로가 디스에이블되는 방법 및 장치와 연관된 여러 가지 신호의 타이밍을 도시한 도면.
도 4는 제 2 회로가 디스에이블되는 방법 및 장치와 연관된 여러 가지 신호의 타이밍을 도시한 도면.
도 5는 제 1 회로 및 제 2 회로가 인에이블되는 방법 및 장치와 연관된 여러 가지 신호의 타이밍을 도시한 도면.
도 6은 구동기의 제 2 회로의 개략도.
도 7은 입력 신호 레벨을 천이하기 위한 회로를 포함하는 구동기의 제 1 회로의 개략도.
*도면의 주요 부분에 대한 부호의 설명 *
200 : 구동기212 : 제 1 회로
218 : 제 2 회로230 : 인에이블 논리 회로
216, 220, 224 : 출력 노드
본 발명의 신규한 특징들을 명확하게 개시하기 위해, 다음의 설명은 CMOS 기술과, 바람직한 실시예의 구동기와 같은 오프-칩 구동기(an off-chip driver)에 의한 외부 로드의 구동에 대하여 당업자에게 명백한 통상적인 특징들을 생략하거나 혹은 간략하게 기술한다. 당업자는 본 명세서에 전체로서 참조로 인용된 존 피. 우이에무라(John P. Uyemura)에 의해 Circuit Design for CMOS VLSI, 1992, Kluwer Academic Publishers에 개시된 바와 같은 CMOS 기술, 고주파 스위칭, 전송선 효과의 상세한 사항에 정통하다고 가정한다.
도 2를 참조하면, 바람직한 실시예의 블록도가 도시된다. 구동기(200)는 제 1 회로(212)를 포함하며, 제 1 회로(212)는 전압원 OVdd로부터 전력을 공급받고 (214)에서 데이터 입력을 수신하며 이 데이터 입력에 응답하여 노드(216)에서 제 1 신호를 출력한다. 회로(212)는 0부터 2.5 볼트 DC 전압 범위를 갖는 데이터 입력 신호를 수신하고, 이에 응답하여 데이터 입력 신호에 대해 전압 레벨에서 천이된 제 1 신호를 발생함으로써 제 1 신호가 0부터 3.3 볼트 DC 범위를 갖도록 한다.
마찬가지로, 구동기(200)는 제 2 회로(218)를 포함하며, 제 2 회로(218)는 전압원 Vdd로부터 전력을 공급받고 데이터 입력(214)에서 데이터 입력을 수신하며 이 데이터 입력에 응답하여 노드(220)에서 신호를 출력한다. 제 2 회로(218)는 0부터 2.5 볼트 DC 전압 범위를 갖는 데이터 입력 신호를 수신하고, 이에 응답하여 데이터 입력 신호에 대해 전압 레벨에서 천이되지 않은 제 2 신호를 발생함으로써 제 2 신호가 본질적으로 입력 신호의 전압 레벨을 추종하도록 한다. 그러나, 이 제 2 회로(218)는, 데이터 입력 신호가 하이 상태(즉, 전압 레벨이 1.25 볼트 이상)로 갈 때 초기에 제 2 신호를 데이터 입력 신호의 전압 레벨을 추종하여 하이 상태로 구동하지만, 이어서 제 2 회로(218) 출력이 하이 임피던스 상태로 스위칭되도록 구성된다. 하이 임피던스 상태에서 제 2 회로(218)는 제 2 신호를 유지할 수 있지만, 더 이상 제 2 신호를 하이 상태로 구동하지 않는다.
제 1 회로(212)의 출력 노드(216)와 제 2 회로(218)의 출력 노드(220)는 구동기(200)의 출력 노드(224)를 제공하도록 동작적으로 상호 접속된다. 제 1 회로 및 제 2 회로의 출력 노드가 상호 접속되기 때문에, 노드(224)측의 구동기(200) 출력 신호는 제 1 신호 및 제 2 신호에 모두 응답한다.
구동기(200)에는 또한 인에이블 논리 회로(enable logic circuitary)(230)가 포함되며, 인에이블 논리 회로(230)는 제 1 회로(212) 및 제 2 회로(218)에 동작적으로접속되고, 제 1 회로(212)와 제 2 회로(218) 중 하나 혹은 모두를 디스에이블 또는 인에이블하기 위한 인에이블 입력(232)을 수신한다.
이제 도 3을 참조하면 시간 t0 이전의 초기 상태가 도시되며, 여기에서 제 1 회로 및 제 2 회로에 입력되는 데이터 입력 신호(도 2의 (214)측)는 로우 상태(즉, 1.25 볼트 DC와 같이 사전 설정된 범위 이하의 전압 레벨)이고, 상기 제 1 회로와 제 2 회로에 의해 발생되는 제 1 신호와 제 2 신호도 로우 상태이며, 전압 레벨은 상기 입력 신호에 대응하고 있다. 이후, 입력 신호는 시간 t0에서 상승하여 약 1.25 볼트에 도달하는데, 이 전압은 2.5 볼트가 공급되는 장치에 대한 논리 하이 상태의 하위 임계 전압이다. 제 2 회로만 인에이블될 때, 입력 신호에 응답하여 제 2 회로 출력 신호(노드(220)에서 도시된 출력 신호 전류)에 의해 구동된 구동기 출력 신호 전압(도 2의 노드(224))이 약 t0 + 0.5 나노세컨드(nanoseconds)에서 상승하기 시작한다. 구동기 출력 신호 전압은 약 t0 + 1.8 나노세컨드까지 약 1.65 볼트로 상승하는데, 이 전압은 3.3 볼트 전원을 사용하는 오프-칩 장치들의 논리 하이 상태의 임계 전압 레벨이다. (외부 전송 선로는 실질적인 캐퍼시턴스를 가지고 거의 저항이 없으므로 초기에 충전된 후에는 거의 전류를 필요로 하지 않기 때문에출력 신호 전류는 t0 + 1.8 나노세컨드 이전에 감소한다.)
이제 도 4를 참조하면, 제 1 회로만 인에이블될 때, 구동기 출력 신호 전압은 입력 신호에 응답하여 약 t0 + 0.9 나노세컨드에서 상승하기 시작하여 약 t0 + 1.3 나노세컨드에 도달하면 약 1.65 볼트까지 상승한다.
이제 도 5를 참조하면, 제 1 회로와 제 2 회로가 모두 인에이블될 때, 구동기 출력 신호 전압은 입력 신호에 응답하여 약 t0 + 0.5 나노세컨드에서 상승하기 시작하여 약 t0 + 1.15 나노세컨드에 도달하면 약 1.65 볼트까지 상승한다.
전술한 바를 요약하면, 제 2 회로 출력 신호 전류는 입력 신호 전압의 상승에 응답하여 제 1 회로 출력 신호 전류가 상승하는 것보다 더 빨리 상승하기 시작한다. 특히, 제 1 신호는 도 5에서 도시된 바와 같이 t0 + 0.9 나노세컨드의 일정한 시간 간격이 경과하기 이전에는 본질적으로 아무런 변화 없이 상승하지 않는 반면(이러한 시간 간격은 여기에서 데드 타임(dead time) 간격이라 부른다), 제 2 신호는 t0에서 t0 + 0.5 나노세컨드까지 보다 짧은 시간 간격 이후에 상승을 시작한다. 한편, 적은 데드 타임을 갖는 제 2 회로 출력 신호 전류가 상승하기 시작하는 동안에는 제 1 회로 출력 신호 전류와 같이 빠르게 상승하지 않는다. 제 1 회로와 제 2 회로의 출력 신호 전류를 결합함으로써, 구동기(200)의 전체적인 응답이 향상된다. 데드 타임은 제 2 회로의 응답으로 인해 감소되고, 구동기의 상승율은 제 1 회로를 포함하므로 제 2 회로의 상승율보다 빠르게 된다.
이제 도 6을 참조하면, 제 2 회로에 대한 바람직한 회로가 도시된다. 데이터 입력 신호 선로는 FET QP6과 QN6의 게이트 외에도 PFET QP2와 NFET QN2의 게이트에 접속된다. 인에이블 신호 선로는 QN3, QP3, QN4, QP4의 게이트에 접속된다. QN4와 QP4는 Vdd가 공급되는 인버터로서 접속되어 게이트에서 수신된 인에이블 신호를 인버트(invert)한다. QN4/QP4 인버터의 출력은 QP5의 게이트와 QN5의 게이트에 피드백되며, QP5의 소스에는 Vdd가 공급되고 QN5의 소스는 접지되어 있다. 이들 FET QN3, QP3, QN4, QP4, QN5, QP5는 i) 입력단 FET QN2, QP2, QN6, QP6, 즉 데이터 입력 신호를 수신하는 FET를 인에이블함으로써 회로가 상기 데이터 입력 신호에 응답하도록 접속되거나 혹은 ii) 출력단 FET QP1과 QN1을 모두 턴 오프하는 동안 입력단 FET를 디스에이블함으로써 입력 신호에도 불구하고 회로의 출력 임피던스가 하이(high)가 되도록 접속된다.
이들 입력단 FET는 데이터 입력 신호를 인버트한다. 출력단 FET QN1의 소스는 접지되고, 드레인은 QP1의 드레인에 접속되며 QP1의 소스를 통해 Vdd가 공급된다. 회로가 인에이블된 때, 데이터 입력 신호가 로우(low)이면 QP6/QN6 입력단 인버터는 QN1을 턴 온하고, 데이터 신호가 하이이면 QN1을 턴 오프한다.
QP1과 QN1의 드레인은 출력 저항 R1에 접속되고, 이것을 통해 제 2 회로 출력 노드(220)에 접속된다. 또한 출력 노드(220)에는 QN7과 QP7의 게이트가 접속되고, 이들의 드레인은 상호 접속되어 QP1의 게이트로 연결된다. QN7의 소스는 Vdd에 접속된다. QP7의 소스는 입력단 인버터 QP2/QN2의 출력(즉, 드레인)에 접속된다.
제 2 회로가 인에이블되고, QP6/QN6이 QN1을 턴 온하도록 데이터 입력 신호가 로우인 상태에서, 출력 노드(220)에서의 신호는 풀 다운되고, QP7이 턴 온되며 QN7이 턴 오프된다. QN7이 온이면, QP1이 턴 오프되고 QP1은 출력 노드(220)에서 QN1이 신호를 풀 다운하는 것을 방해하지 않는다. 또한, 데이터 입력 신호가 로우이면 QP2/QN2 입력단 인버터는 QP7의 소스의 전압을 풀 업하여, 그 결과QP7을 턴 오프하거나 QP1을 턴 오프하는 데 방해하지 않음으로써, 제 2 회로가 출력 노드(220)에서 제 2 신호를 동적으로 풀 다운하도록 한다.
제 2 회로가 인에이블된 상태에서, 데이터 입력 신호가 하이로 되면, QP6/QN6는 QN1을 턴 오프한다. 또한, QP2/QN2는 QP7의 소스의 전압을 로우로 풀하고, 그 결과 QP1의 게이트에 연결된 QP7의 드레인을 통해 QP1이 턴 온되며, 출력 노드(220)에서 제 2 신호가 풀 업된다. 제 2 신호가 하이로 됨으로써 QN7이 턴 온되고 QP7이 턴 오프된다. 그 결과, 이번에는 Vdd에 연결된 QN7의 소스와 QP1의 게이트에 연결된 QN7의 드레인을 통해 QP1의 게이트의 전압이 풀 업되고, QP1이 턴 오프된다. 그러므로, 제 2 신호가 하이로 되면 출력단 FET QN1과 QP1이 모두 턴 오프되고, 제 2 회로 출력이 하이 임피던스 상태로 되며, 그 결과 제 2 신호가 유지될 수 있게 되지만, 더 이상 제 2 회로는 구동되지 않는다.
이제 도 7을 참조하면, 제 2 회로의 바람직한 회로가 도시된다. 데이터 입력 신호 선로는 FET QP16 및 QN16 외에도 PFET QP12 및 NFET QN12의 게이트에 접속된다. 인에이블 신호 선로는 QN13, QP13, QN14, QP14의 게이트에 접속된다. QN14와 QP14는 Vdd가 공급되는 인버터로서 접속되어 이들의 게이트에 수신된 인에이블 신호를 인버트한다. QN14/QP14 인버터의 출력은 QP15의 게이트 및 QN15의 게이트에 공급되며, QP15의 소스에는 Vdd가 공급되고 QN15의 소스는 접지된다. 이들 FET QN13, QP13, QN14, QN15, QP15는 i) 입력단 FET QN12, QP12, QN16, QP16, 즉 데이터 입력 신호를 수신하는 FET를 인에이블하도록 접속되거나 혹은 ii) QP10을 턴 오프하고 QN10을 턴 온하여 이들을 디스에이블함으로써 제 1 신호를 로우로 구동하도록 접속된다.
이들 입력단 FET는 데이터 입력 신호를 인버트한다. QP12/QN12 드레인은 인버터로서 접속된 QP17/QN17의 게이트에 접속되며, QP17/QN17에는 Vdd가 공급되어 QN20의 게이트를 구동시킨다. QN20/QP20과 QN22/QP22는 종래의 기술인 하프-래치(도 1)와 같이 유사한 방법으로 접속되지만, QP20을 통해 QN20에 접속된 OVdd으로 인한 과도 전압(overvoltage)으로부터 QN20을 보호하기 위한 과도 전압 방지용 QN21/QP21을 더 갖고, 마찬가지로 QN10에 대한 과도 전압 보호를 제공하기 위한 부가적인 출력단 QP10/QN10, QN11/QP11을 더 가지며, 출력 저항 R2는 출력 노드(216)에 접속된다. QP16/QN16의 드레인은 인버터로서 접속된 QP18/QN18의 게이트에 접속되고, QP18/QN18에는 Vdd가 공급되어 QP19와 QN19의 게이트를 구동시키며, QP19와 QN19는 또한 인버터로서 접속되고 Vdd가 공급되어 QN10을 구동시킨다.
데이터 신호가 로우일 때, 순차적으로 QP16/QN16와 QP18/QN18과 QP19/QN19에 의해 데이터 신호가 인버트되어 QN10을 턴 온함으로써, QN10은 제 1 신호를 로우 상태로 풀 다운한다. 동시에, 데이터 신호는 순차적으로 QN12/QP12와 QN17/QP17에 의해 인버트되어 QN20을 턴 오프하고, QP20을 턴 온(QN22를 통해)하며, QP17/QN17 사이의 경쟁을 종료하도록 QP22를 턴 오프(QP20을 통해)하고 QN20과 QP22를 턴 오프하며, QN20을 턴 온한다. QN20이 오프이고 QP20이 온일 때, QP10이 턴 오프됨으로써 QP10은 제 1 신호를 로우로 풀하는 QN10을 방해하지 않는다.
데이터 신호가 하이이고, 순차적으로 QN12/QP12와 QN17/QP17에 의해 데이터 신호가 인버트되어 QN20을 턴 온하고 QP20을 턴 오프(QN22를 통해)할 때, QP10의 게이트가 풀 다운되고 QP10이 턴 온된다. QP10을 턴 온함으로써 QP10을 통해 제 1 신호가 OVdd에 근접하는 하이 상태로 풀 된다. 동시에, 데이터 신호는 순차적으로 QP16/QN16과 QP18/QN18과 QP19/QN19에 의해 인버트되어 QN10을 턴 오프함으로써 QN10이 제 1 신호를 하이로 풀하는 QP10을 방해하지 않도록 한다.
상기한 제 1 회로와 제 2 회로의 동작으로부터 이들 조합이 어느 정도 이점이 있는지 알 수 있을 것이다. 제 1 회로와 제 2 회로의 출력 노드가 구동기 출력 노드에 접속되기 때문에, 제 1 회로는 구동기 출력 신호를 하이 상태 혹은 로우 상태로 풀하는 데 제 2 회로의 조력을 받는다. 또한, 제 2 신호는 제 1 신호보다 작은 데드 타임으로 응답하기 때문에, 구동기 출력 신호는 제 1 회로만 사용할 때보다 빠르게 하이 상태 혹은 로우 상태에 도달한다. 더욱이, 제 1 회로는 제 2 회로가 초기에 제 2 신호를 Vdd 부근으로 구동한 후 하이 임피던스 상태로 전환하기 때문에 제 2 회로가 달성할 수 있는 Vdd 전압 레벨 이상으로 출력 신호를 구동하므로 제 2 회로에 의해 방해받지 않는다. 또한, 하이로 되는 제 1 신호는 제 2 회로가 하이 출력 임피던스 상태로 된 후 제 2 신호를 지연시킨다.
또한, 출력 저항(222) 및 (226)은 구동기(200)의 출력 임피던스와 외부 전송 선로(도시되지 않음) 및 외부 전송 선로의 로드 사이의 어느 정도의 정합(a certain degree of matching)이 달성되도록 크기가 조절됨을 주지해야 한다. 당업자가 이해하고 있는 바와 같이, 구동기 응답간, 구동기와 전송 선로 임피던스간, 신호 손실과 노이즈간에는 트래이드오프(tradeoffs)가 있다. 제 2 회로가 초기에 제 2 신호를 Vdd 부근으로 구동한 후 하이 출력 임피던스 상태로 스위치하고, 구동기의 출력 변화율은 시스템에서 초과적인 노이즈의 생성을 회피하기 위해 구비된 범위 내로 유지된다.
본 발명과 본 발명에 따른 이점이 상세히 기술되었지만, 청구항에 의해 정의된 바와 같이 본 발명의 범주를 벗어나지 않고 여러 가지 변형이 이루어질 수 있음을 이해해야 한다.
본 명세서에서는 입력 신호 레벨(an input signal level)에 응답하여 입력 신호에 비해 신호 레벨에서 천이된 신호를 출력하기 위한 방법 및 장치가 개시된다. 구동기(a driver)는 입력 신호에 응답하여 제 1 신호를 출력하는 제 1 회로와, 상기 입력 신호에 응답하여 제 2 신호를 출력하는 제 2 회로를 포함한다. 상기 제 1 회로는 상기 입력 신호에 비해 상기 제 1 신호 레벨을 실질적으로 천이시키기 위한 회로를 포함하며 상기 제 2 회로보다 더욱 느리게 응답한다. 상기 구동기 출력은 상기 제 1 신호와 제 2 신호에 모두 응답함으로써 상기 제 2 회로가 상기 입력 신호에 대한 구동기 응답을 향상시키도록 한다.

Claims (8)

  1. 디지털 논리 입력 신호에 응답하여 입력 신호에 비해 전압 레벨에서 천이된디지털 논리 신호를 출력하기 위한 구동기에 있어서,
    ① 입력 신호에 응답하여, 입력 신호보다 높은 전압 레벨의 제 1 신호를 출력하는 제 1 회로와,
    ② 상기 입력 신호에 응답하여, 상기 입력 신호와 실질적으로 동일한 전압 레벨의 제 2 신호를 출력함으로써 상기 제 2 신호가 상기 제 1 신호보다 빠르게 응답하도록 하는 제 2 회로
    를 포함하고,
    상기 구동기 출력 신호는 상기 제 1 신호와 상기 제 2 신호에 모두 응답하여, 상기 제 2 회로가 구동기의 출력 신호 응답을 향상시키도록 하는 구동기.
  2. 제 1 항에 있어서,
    상기 제 1 회로의 출력 노드는 상기 제 2 회로의 출력 노드에 동작적으로 접속됨으로써, 상기 제 2 회로가 상기 제 1 신호에 응답하도록 하는 구동기.
  3. 제 2 항에 있어서,
    일정한 임계 전압 레벨보다 높게 증가하는 상기 구동기 출력 신호가 상기 제 2 회로를 하이 출력 임피던스 상태로 스위칭함으로써, 상기 제 1 신호가 상기 출력 신호를 더 높은 레벨로 구동시키는 구동기.
  4. 제 3 항에 있어서,
    상기 제 1 회로에 공급되는 제 1 전원과,
    상기 제 1 회로와 상기 제 2 회로에 공급되는 제 2 전원
    을 포함하고,
    상기 제 2 전원은 상기 제 1 전원보다 낮은 전압 레벨을 갖는 구동기.
  5. 제 4 항에 있어서,
    상기 제 2 신호의 빠른 응답은 작은 데드 타임(dead time)을 갖는 구동기.
  6. 디지털 논리 입력 신호에 응답하여 입력 신호에 비해 전압 레벨에서 천이된 디지털 논리 신호를 출력하기 위한 방법에 있어서,
    ① 입력 신호에 응답하여, 입력 신호보다 높은 전압 레벨의 제 1 신호를 출력하고,
    ② 상기 입력 신호에 응답하여, 상기 입력 신호와 실질적으로 동일한 전압 레벨의 제 2 신호를 출력함으로써 상기 제 2 신호가 상기 제 1 신호보다 빠르게 응답하도록 하며,
    ③ 상기 제 1 신호와 상기 제 2 신호에 모두 응답하여 구동기 출력 신호를 출력함으로써, 상기 제 2 신호가 구동기의 출력 신호 응답을 개선하도록 하는 디지털 논리 신호 출력 방법.
  7. 제 6 항에 있어서,
    일정한 임계 전압 레벨보다 높게 증가하는 상기 구동기 출력 신호가 상기 제 2 신호에 대한 회로를 하이 출력 임피던스 상태로 스위칭함으로써, 상기 제 1 신호가 상기 구동기의 출력 신호를 더 높은 레벨로 구동시키는 디지털 논리 신호 출력 방법.
  8. 제 7 항에 있어서,
    상기 제 2 신호의 빠른 응답은 작은 데드 타임을 갖는 디지털 논리 신호 출력 방법.
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