JPH0923142A - パルス発生回路 - Google Patents

パルス発生回路

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JPH0923142A JP8151403A JP15140396A JPH0923142A JP H0923142 A JPH0923142 A JP H0923142A JP 8151403 A JP8151403 A JP 8151403A JP 15140396 A JP15140396 A JP 15140396A JP H0923142 A JPH0923142 A JP H0923142A
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Abstract

(57)【要約】 【課題】 入力信号の遷移間隔に関係なく所望の幅のパ
ルス信号を発生することができ、高周波動作用のメモリ
装置に適したパルス発生回路を提供する。 【解決手段】 入力信号ＩＮを受ける入力手段２００
と、入力手段２００の出力Ｎ４を遅延する遅延手段２１
０と、これらの各出力Ｎ４，Ｎ５に基づいてパルス信号
ＯＵＴを出力するパルス発生手段２２０と、を備え、出
力されるパルス信号ＯＵＴを入力手段２００へ帰還入力
させている。この帰還で、パルス信号ＯＵＴのパルス幅
の間で入力信号ＩＮの入力が抑止され、この間に入力信
号ＩＮが変化してもパルス発生手段２２０のパルス発生
に影響しないようにしてある。入力手段２００として
は、ＮＡＮＤゲートやＮＯＲゲートを用いることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は所定幅のパルス信号
を発生するパルス発生回路に関し、特に、半導体メモリ
装置に適用されるパルス発生回路に関するものである。
【０００２】
【従来の技術】
【０００３】半導体集積回路においては、目的に合わせ
た所望の幅（interval）を有するパルス信号が多用され
ており、このようなパルス信号を得るためにパルス発生
回路をデバイスに内蔵することが一般化している。図１
にパルス発生回路のブロック図を示し、図２にそのパル
ス発生回路の具体例を示している。
【０００４】図１に示すように入力信号ＩＮは入力手段
１００へ入力され、この入力手段１００の出力Ｎ１が遅
延手段１１０で所定時間遅延される。そして、パルス発
生手段１２０に遅延手段１１０の出力Ｎ２と入力手段１
００の出力Ｎ１とが入力されて該パルス発生手段１２０
からパルス信号ＯＵＴが出力される。
【０００５】図２の具体例を参照すれば、入力手段１０
０はインバータ１１（単に入力ノードでもよい）で構成
され、遅延手段１１０は直列接続されたインバータ１２
〜１８で構成されている。そしてパルス発生手段１２０
は、入力手段１００の出力Ｎ１と遅延手段１１０の出力
Ｎ２とを論理演算する２入力ＮＡＮＤゲート１９で構成
されている。
【０００６】図３に図２の回路の動作波形図を示し、こ
れらを参照してパルス発生回路の動作について詳述す
る。説明の便宜上、パルス発生回路１２０を構成する論
理回路（インバータ及びＮＡＮＤゲート）の通過にかか
る時間は１ｎｓと仮定する。
【０００７】この回路では、入力信号ＩＮが論理“ハ
イ”から論理“ロウ”に遷移するときに所定幅のパルス
信号ＯＵＴが出力されるが、その過程は次の通りであ
る。まず、入力信号ＩＮが論理“ハイ”の初期状態で入
力信号ＩＮ、出力Ｎ１、出力Ｎ２、及び出力信号ＯＵＴ
の各論理レベルは、それぞれ“ハイ”、“ロウ”、“ハ
イ”、及び“ハイ”である。この初期状態から入力信号
ＩＮが論理“ロウ”遷移すると、入力手段１００を構成
するインバータ１１を通過して１ｎｓ後に出力Ｎ１が論
理“ハイ”になる。これに従いパルス発生手段１２０を
構成するＮＡＮＤゲート１９の一入力が即座に論理“ハ
イ”になるが、他方の入力である出力Ｎ２は遅延回路１
１０により初期の論理“ハイ”を維持するので、この時
点で出力信号ＯＵＴは論理“ロウ”へ遷移する。この出
力Ｎ１の遷移から遅延手段１１０を構成する７つの直列
接続インバータ１２〜１８の通過に要する時間＝７ｎｓ
が経過すると、出力Ｎ２が論理“ロウ”へ遷移すること
になる。これによりＮＡＮＤゲート１９の両入力が論理
“ハイ”、“ロウ”になるので、出力信号ＯＵＴは論理
“ハイ”へ遷移する。即ち、図３上側の第１ケースに示
す波形図のように出力信号ＯＵＴの波形は、入力信号Ｉ
Ｎの論理“ロウ”遷移時点から２ｎｓほど遅れた後に発
生し７ｎｓの幅をもつ負パルスとなる。
【０００８】
【発明が解決しようとする課題】最近では、システムの
動作周波数がますます高周波化されてきており、これに
従って半導体メモリ装置にも高速動作が要求されてい
る。例えば、従来では３３ＭＨｚあるいは６６ＭＨｚで
あったシステムの周波数が現在では１００ＭＨｚ以上に
高周波化されてきている。それにより、メモリ内部で発
生する信号の周期がますます減少している。
【０００９】上記のようなパルス発生回路による出力パ
ルス信号の幅には入力信号の状態遷移時の間隔が関係
し、高速動作用のメモリ装置では、高周波化に伴う入力
信号の状態遷移間隔の減少が、生成されるパルス信号の
幅に影響する結果を招いている。このために、所望の幅
を有するパルス信号を出力することが難しい問題になっ
てきている。
【００１０】即ち、図１ないし図２に示すような従来技
術によるパルス発生回路において、出力されるパルス信
号ＯＵＴの幅は、入力信号ＩＮが論理“ロウ”にある時
間の影響を受ける。図３上側の第１ケースの波形図に示
すように、入力信号ＩＮの論理“ロウ”遷移間隔がパル
ス信号ＯＵＴに所望のパルス幅より長い場合には問題な
いが、図３下側の第２ケースの波形図のように、高周波
化に伴い入力信号ＩＮの周期が短くなってパルス信号Ｏ
ＵＴのパルス幅よりも入力信号ＩＮの論理“ロウ”遷移
間隔が短いような場合が生じると、所望の幅のパルス信
号ＯＵＴを生成することができない。
【００１１】このような従来技術に鑑みて本発明では、
高周波動作用の半導体メモリ装置でも確実に所望の幅の
パルス信号を発生可能なパルス発生回路を提供する。即
ち、入力信号の遷移間隔に関係なく所望のパルス幅でパ
ルス信号を発生可能なパルス発生回路を提供するもので
ある。
【００１２】
【課題を解決するための手段】この目的のために本発明
によれば、入力信号を受ける入力手段と、該入力手段の
出力を遅延する遅延手段と、これら入力手段及び遅延手
段の各出力に基づいてパルス信号を出力するパルス発生
手段と、を有するパルス発生回路において、出力される
パルス信号をパルス発生手段でのパルス発生に影響する
ように帰還させ、該パルス信号のパルス幅の間で入力信
号の抑止状態を設定することを特徴とする。
【００１３】その一態様として本発明では、出力される
パルス信号を入力手段の入力として帰還させ、該パルス
信号のパルス幅の間で入力信号の入力を抑止する構成を
提供する。この場合の入力手段は、ＮＡＮＤゲート或い
はＮＯＲゲートで構成することができる。
【００１４】また、別の態様として本発明では、出力さ
れるパルス信号に従い入力手段からパルス発生手段への
出力伝送を制御し、該パルス信号のパルス幅の間でその
論理を一定に保つ構成を提供する。この場合、出力され
るパルス信号により制御されて入力手段の出力を伝送す
る伝送ゲートと、前記パルス信号により制御されて前記
伝送ゲートの出力側を一定論理にラッチするＭＯＳトラ
ンジスタと、からなるスイッチ・ラッチ手段を設ける、
或いは、出力されるパルス信号により制御されて入力手
段の出力を伝送する伝送ゲートと、該伝送ゲートの出力
側を一定論理にラッチする直列接続のインバータと、か
らなるスイッチ・ラッチ手段を設けるものとすることが
できる。
【００１５】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、前述の従来技術
の説明同様に、各論理回路における所要時間は１ｎｓと
して説明する。
【００１６】図４に、第１実施形態のパルス発生回路の
ブロック図、図５にその回路の具体例を示す。
【００１７】この第１実施形態のパルス発生回路は、図
４に示すように、入力信号ＩＮを入力する入力手段２０
０に対し、パルス発生手段２２０によるパルス信号ＯＵ
Ｔが帰還入力されている。この入力手段２００の出力Ｎ
４は遅延手段２１０で遅延され、そして、入力手段２０
０の出力Ｎ４と遅延手段２１０の出力Ｎ５とがパルス発
生手段２２０へ入力される。パルス発生手段２２０は、
これら出力Ｎ４，Ｎ５に基づいてパルス信号ＯＵＴを出
力する。
【００１８】具体的には図５に示すように、入力手段２
００はＮＡＮＤゲート２１で構成され、遅延手段２１０
は直列接続されたインバータ２２〜２８で構成されてい
る。そして、パルス信号ＯＵＴを発生するパルス発生手
段２２０は、出力Ｎ４と出力Ｎ５とを論理演算する２入
力ＮＡＮＤゲート２９で構成されている。これらＮＡＮ
ＤゲートはＮＯＲゲートでもよく、或いはその他の論理
構成とすることも勿論可能である。
【００１９】図６に図５の回路の動作波形図を示し、こ
れらを参照して第１実施形態のパルス発生回路について
動作説明する。
【００２０】初期状態においては、パルス発生手段２２
０を構成するＮＡＮＤゲート２９の２入力のうちの一方
が必ず論理“ロウ”になるので、出力信号ＯＵＴは論理
“ハイ”である。従って、入力信号ＩＮが論理“ハイ”
にある場合、出力Ｎ４は論理“ロウ”で、出力Ｎ５は論
理“ハイ”になる。入力信号ＩＮが論理“ハイ”から論
理“ロウ”へ遷移すると、その遷移時点から１ｎｓ後に
出力Ｎ４は論理“ハイ”に遷移する。このときには、遅
延手段２１０による遅延でその出力Ｎ５は論理“ハイ”
を維持するので、出力信号ＯＵＴは、入力信号ＩＮが論
理“ロウ”へ遷移してから２ｎｓ後に論理“ロウ”へ遷
移する。このようにして一旦出力信号ＯＵＴが論理“ロ
ウ”に遷移すると、これを帰還入力するＮＡＮＤゲート
２１で構成した入力手段２００の出力Ｎ４は、遅延手段
２１０により設定される出力信号合ＯＵＴのパルス幅の
間、入力信号ＩＮの状態に関係なく論理“ハイ”を維持
することになる。即ちこの間、入力信号ＩＮに対し抑止
状態が設定される。従って、入力信号ＩＮの論理“ロ
ウ”間隔が少なくとも２ｎｓあれば、常に所望の幅、こ
の例では７ｎｓ（これは遅延手段２１０のインバータ数
により調整可能）を有するパルス信号ＯＵＴを得ること
が可能になる。
【００２１】このような動作過程について図６の波形図
に詳細に示されており、図６上側に示す第３ケースが入
力信号ＩＮの遷移間隔が十分にある場合、図６下側に示
す第４ケースが入力信号ＩＮの遷移間隔が短い場合であ
る。
【００２２】図７は、本発明によるパルス発生回路の第
２実施形態を示すブロック図である。入力信号ＩＮは入
力手段３００へ入力され、この入力手段３００の出力Ｎ
７は、遅延手段３１０及びスイッチ・ラッチ手段３３０
へ入力される。そして、遅延手段３１０の出力Ｎ８とス
イッチ・ラッチ手段３３０の出力Ｎ９とがパルス発生手
段３２０の２入力となり、このパルス発生手段３２０か
らパルス信号ＯＵＴが出力される。また、出力されるパ
ルス信号ＯＵＴは、スイッチ・ラッチ手段３３０へ帰還
入力される。
【００２３】図８及び図９の回路図に、第２実施形態の
具体例を示してある。
【００２４】図８を参照すれば、入力手段３００はイン
バータ３１（単に入力ノードでもよい）で構成され、そ
の出力Ｎ７を遅延する遅延手段３１０は直列接続された
インバータ３２〜３８で構成される。この遅延手段３１
０の出力Ｎ８は、パルス発生手段３２０を構成する２入
力ＮＡＮＤゲート３９の一入力となる。ＮＡＮＤゲート
３９の他方の入力はスイッチ・ラッチ手段３３０の出力
Ｎ９とされ、これら出力Ｎ８，Ｎ９の論理演算からパル
ス信号ＯＵＴが出力される。スイッチ・ラッチ手段３３
０では、パルス信号ＯＵＴがＣＭＯＳ伝送ゲートをなす
ＮＭＯＳトランジスタ４２のゲート端子へ印加され、そ
して、パルス信号ＯＵＴがインバータ４１で反転されて
ＣＭＯＳ伝送ゲートをなすＰＭＯＳトランジスタ４３の
ゲート端子へ印加される。これらＭＯＳトランジスタ４
２，４３による伝送ゲートのＯＮで入力手段の出力Ｎ７
が伝送され、出力Ｎ９としてパルス発生手段３２０へ入
力される。また、パルス信号ＯＵＴにより制御されるＰ
ＭＯＳトランジスタ４４が伝送ゲート４２，４３の出力
Ｎ９側に設けられており、伝送ゲート４２，４３がオフ
のときに出力Ｎ９の論理“ハイ”を維持するようにして
ある。
【００２５】この図８の回路の動作は、基本的には図５
の回路と同様である。即ち、入力信号ＩＮが論理“ハ
イ”から論理“ロウ”に遷移して出力信号ＯＵＴが論理
“ハイ”から論理“ロウ”へ遷移すると、遅延手段３１
０による遅延時間で設定されるその“ロウ”パルス幅の
間、スイッチ・ラッチ手段３３０の伝送ゲート４２，４
３がＯＦＦになって入力手段３００の出力Ｎ７の伝達が
阻止され、これに代わってＰＭＯＳトランジスタ４４の
ＯＮで出力Ｎ９が論理“ハイ”にラッチされる。つま
り、パルス信号ＯＵＴの所望のパルス幅の間は入力信号
ＩＮの抑止状態が設定され、入力信号ＩＮが論理“ロ
ウ”から論理“ハイ”に遷移してもこれに関係なくパル
ス信号を発生する。遅延時間が過ぎて遅延手段３１０の
出力Ｎ８が論理“ロウ”になると、ＮＡＮＤゲート３９
の両入力が論理“ハイ”、“ロウ”になるので、出力信
号ＯＵＴは論理“ハイ”へ遷移し、これにより伝送ゲー
ト４２，４３がＯＮ、ＰＭＯＳトランジスタ４４がＯＦ
Ｆになって入力手段３００の出力Ｎ７が伝送される。
【００２６】図９を参照すれば、スイッチ・ラッチ手段
３３０が、出力Ｎ７を伝送する伝送ゲート６０，６１及
びこれを制御するインバータ６２と出力Ｎ９の状態をラ
ッチする縦列接続のインバータ６３，６４とで構成され
ており、ラッチ手段としてＰＭＯＳトランジスタ４４に
代えてインバータ６３，６４を用いてある点で図８の回
路と異なっている。その動作は図８の回路と変わりな
い。
【００２７】図１０に示すのは、図５の第１実施形態に
ついてその遅延手段２１０の構成を変え、インバータ及
びＮＡＮＤゲートを用いて構成した例である。即ち、入
力手段２００は２入力ＮＡＮＤゲート７１で構成され、
その各入力が入力信号ＩＮ及び出力信号ＯＵＴとされて
いる。この出力Ｎ４を遅延する遅延手段２１０では、出
力Ｎ４を入力するインバータ７２，７３が直列接続さ
れ、このインバータ７３の出力がＮＡＮＤゲート７４で
出力Ｎ４と演算される。ＮＡＮＤゲート７４の出力はイ
ンバータ７５で反転された後、ＮＡＮＤゲート７６にお
いて出力Ｎ４と演算される。そして、ＮＡＮＤゲート７
６の出力がインバータ７７，７８を介することで出力Ｎ
５が発生する。パルス発生手段２２０は２入力ＮＡＮＤ
ゲート７９で構成されており、入力手段２００の出力Ｎ
４と遅延手段２１０の出力Ｎ５とを入力してパルス信号
ＯＵＴを出力する。このパルス発生回路の動作は、図５
の第１実施形態と同様である。
【００２８】
【発明の効果】本発明によれば、入力信号の遷移間隔に
関係なく希望する幅のパルス信号を発生することが可能
で、従って高周波動作に非常に有利である。
【図面の簡単な説明】
【図１】従来技術によるパルス発生回路のブロック図。
【図２】従来技術のパルス発生回路の具体的構成を示す
回路図。
【図３】図２の回路の動作波形図。
【図４】本発明によるパルス発生回路の第１実施形態を
示すブロック図。
【図５】第１実施形態の具体例を示す回路図。
【図６】図５の回路の動作波形図。
【図７】本発明によるパルス発生回路の第２実施形態を
示すブロック図。
【図８】第２実施形態の具体例を示す回路図。
【図９】第２実施形態の他の具体例を示す回路図。
【図１０】第１実施形態の他の具体例を示す回路図。
【符号の説明】
２００，３００ 入力手段 ２１０，３１０ 遅延手段 ２２０，３２０ パルス発生手段 ３３０ スイッチ・ラッチ手段

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力信号を受ける入力手段と、該入力手
    段の出力を遅延する遅延手段と、これら入力手段及び遅
    延手段の各出力に基づいてパルス信号を出力するパルス
    発生手段と、を有するパルス発生回路において、 出力されるパルス信号をパルス発生手段でのパルス発生
    に影響するように帰還させ、該パルス信号のパルス幅の
    間で入力信号の抑止状態を設定するようにしたことを特
    徴とするパルス発生回路。
  2. 【請求項２】 出力されるパルス信号を入力手段の入力
    として帰還させ、該パルス信号のパルス幅の間で入力信
    号の入力を抑止する請求項１記載のパルス発生回路。
  3. 【請求項３】 入力手段がＮＡＮＤゲートで構成される
    請求項２記載のパルス発生回路。
  4. 【請求項４】 入力手段がＮＯＲゲートで構成される請
    求項２記載のパルス発生回路。
  5. 【請求項５】 出力されるパルス信号に従い入力手段か
    らパルス発生手段への出力伝送を制御し、該パルス信号
    のパルス幅の間でその論理を一定に保つようにした請求
    項１記載のパルス発生回路。
  6. 【請求項６】 出力されるパルス信号により制御されて
    入力手段の出力を伝送する伝送ゲートと、前記パルス信
    号により制御されて前記伝送ゲートの出力側を一定論理
    にラッチするＭＯＳトランジスタと、からなるスイッチ
    ・ラッチ手段を設けた請求項５記載のパルス発生回路。
  7. 【請求項７】 出力されるパルス信号により制御されて
    入力手段の出力を伝送する伝送ゲートと、該伝送ゲート
    の出力側を一定論理にラッチする直列接続のインバータ
    と、からなるスイッチ・ラッチ手段を設けた請求項５記
    載のパルス発生回路。
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