JP2012114578A - 固体撮像装置 - Google Patents

Abstract

【課題】イメージセンサの画質の向上を図る。
【解決手段】実施形態の固体撮像装置は、複数の画素からの基準電圧と信号電圧とに対して信号処理を施して、前記基準電圧と前記信号電圧との差分値のデジタル値を出力するＡＤ変換回路と、所定のパルス波形Ｖｒｐ１，Ｖｒｐ２の参照電圧ＶＲＥＦをＡＤ変換回路に出力する参照電圧生成回路と、を具備する。参照電圧生成回路は、参照電圧ＶＲＥＦと基準電圧ＶＲＳＴとを比較する第１の信号処理において、電流源回路から第１の電流を供給し、パルス波形Ｖｒｐ１を生成し、第１の信号処理の後に、積分回路に電流源回路からの第２の電流を供給し、参照電圧ＶＲＥＦの電圧値を初期電圧にリセットし、参照電圧ＶＲＥＦと信号電圧ＶＳＩＧとを比較する第２の信号処理において、パルス波形Ｖｒｐ３を出力する。
【選択図】図５

Description

本発明の実施形態は、固体撮像装置に関する。

イメージセンサは、光電変換素子よって得られた入射光に応じた画素信号を、アナログ値の画素信号からデジタルデータへと変換し、画像データとして出力する。

カラム型ＡＤ変換回路が画素信号のＡＤ変換処理に用いられた場合、１行分の画素信号が同時に読み出され、ＡＤ変換処理される。

イメージセンサのＡＤ変換処理において、画素やコンパレータのばらつき成分を除去するための一手法として、例えば、相関二重サンプリング（ＣＤＳ：Corrected Double Sampling）処理が行われている。ＣＤＳ処理において、画素のリセット電圧が出力され、次に、画素から入射光に応じた信号電圧が出力される。そして、信号電圧とリセット電圧とに対して差分演算を施し、ばらつき成分が除去された画像信号が得られる。

しかし、ＡＤ変換処理及びＣＤＳ処理中にランダムなノイズが発生すると、出力される画像にノイズが含まれてしまう。

例えば、ＡＤ変換回路内におけるスイッチングによって生じるノイズや、回路に供給されるバイアス電圧のノイズなどが、出力される画像のノイズの原因となる場合がある。

特開２００５−３０３６４８号公報

イメージセンサの画質の向上を図る。

実施形態の固体撮像装置は、光電変換素子をそれぞれ有する複数の画素からの基準電圧と信号電圧とに対して信号処理を施して、前記基準電圧と前記信号電圧との差分値に対応するデジタル値を出力するＡＤ変換回路と、第１及び第２のパルス波形の参照電圧を、前記ＡＤ変換回路に出力する参照電圧生成回路と、を具備し、前記参照電圧生成回路は、第１及び第２の入力端子を有する積分回路と、前記第１の入力端子に接続されるバイアス回路と、前記第２の入力端子に接続される電流源回路とを含み、前記参照電圧生成回路は、前記参照電圧と前記基準電圧とを比較する第１の信号処理において、前記電流源回路からの第１の電流を前記積分回路に供給し、前記第１のパルス波形を生成し、前記第１の信号処理の後に、前記電流源回路からの第２の電流を前記積分回路に供給し、前記第１のパルス波形の電圧値を初期値にリセットし、前記参照電圧と前記信号電圧とを比較する第２の信号処理において、前記第１の電流を前記積分回路に供給し、前記第２のパルス波形を出力する。

実施形態のイメージセンサの全体構成の一例を示すブロック図。 実施形態のイメージセンサの内部構成の一例を示す等価回路図。 実施形態のイメージセンサの参照電圧生成回路の構成例を示す等価回路図。 実施形態のイメージセンサの参照電圧生成回路の動作を説明するための図。 実施形態のイメージセンサの動作を説明するための図。 実施形態のイメージセンサの参照電圧生成回路の構成例を示す等価回路図。 実施形態のイメージセンサの動作を説明するための図。 実施形態のイメージセンサの動作を説明するための図。 実施形態のイメージセンサの動作を説明するための図。

［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 第１の実施形態
図１乃至図５を参照して、第１の実施形態の固体撮像装置について、説明する。

（ａ）回路構成
図１乃至図４を用いて、第１の実施形態の固体撮像装置としてのイメージセンサの回路構成について、説明する。

図１は、本実施形態のイメージセンサの全体構成の一例を示している。図２は、本実施形態の固体撮像装置における内部構成の一例を示している。

本実施形態の固体撮像装置は、画素領域１、行（ロウ）選択回路２、負荷回路３、ＡＤ変換回路４、画像処理回路５及び制御部１０を含んでいる。

画素部１は、複数の画素（ピクセル：Pixel）６を含んでいる。複数の画素６は、ｘ方向及びｙ方向に沿って、例えば、ｍ×ｎ個の２次元（アレイ状）に配列されている。画素部１は、例えば、有効画素領域と補正画素領域とを含む。画素部１のことを画素アレイともよぶ。

ｘ方向（行方向）に沿って配列されている複数の画素６は、共通の行制御線ＲＬに接続されている。ｙ方向（列方向）に沿って配列されている複数の画素６は、共通の垂直信号線（列制御線ともよぶ）ＣＬに接続されている。画素６からの電圧（以下、画素信号とよぶ）は、垂直信号線ＣＬに出力される。

図２は、垂直信号線ＣＬに接続された画素６及びカラムＡＤＣ７の等価回路図を示している。尚、図２において、図示の簡略化のため、１つの画素６のみが示されているが、１本の垂直信号線ＣＬに、複数の画素６が接続されているのは、もちろんである。

本実施形態のイメージセンサは、例えば、ＣＭＯＳイメージセンサである。
図２に示されるように、画素６は、例えば、１つの光電変換素子ＰＤと３つのスイッチ素子Ｔｒ１，Ｔｒ２，Ｔｒ３とを含んでいる。スイッチ素子Ｔｒ１，Ｔｒ２，Ｔｒ３は、電界効果トランジスタである。

光電変換素子ＰＤは、例えば、フォトダイオードＰＤである。フォトダイオードＰＤのアノードは、グランド端に接続される。フォトダイオードＰＤのカソードは、スイッチ素子としての電界効果トランジスタＴｒ１の電流経路の一端に接続されている。
フォトダイオードＰＤは、入射光の大きさに応じて発生した電荷（信号電荷）を蓄積する。

スイッチ素子としての電界効果トランジスタＴｒ１は、例えば、ｎチャネル型ＭＯＳトランジスタである。電界効果トランジスタＴｒ１の電流経路の一端は、フォトダイオードＰＤのカソードに接続されている。電界効果トランジスタＴｒ１の電流経路の他端は、電界効果トランジスタＴｒ２の電流経路の一端及び電界効果トランジスタＴｒ３のゲートに接続されている。

電界効果トランジスタＴｒ１のゲートには、制御信号ＲＤが入力される。電界効果トランジスタＴｒ１のオン／オフは、制御信号ＲＤによって制御される。各画素６の画素信号の出力時において、制御信号ＲＤによって、電界効果トランジスタＴｒ１がオンされ、フォトダイオードＰＤからの信号電荷に応じた電圧値が、画素６の信号電圧Ｖｓｉｇとして、垂直信号線ＣＬに出力される。以下では、電界効果トランジスタＴｒ１のことを、リードトランジスタＴｒ１ともよぶ。

スイッチ素子としての電界効果トランジスタＴｒ２は、例えば、ｎチャネル型ＭＯＳトランジスタである。電界効果トランジスタＴｒ２の電流経路の一端は、電界効果トランジスタＴｒ１の電流経路の他端に接続され、ノードＮ１が形成される。電界効果トランジスタＴｒ２の電流経路の他端は、電源Ｖｄｄに接続されている。

電界効果トランジスタＴｒ２のゲートには、制御信号ＲＳＴが入力される。電界効果トランジスタＴｒ２のオン／オフは、制御信号ＲＳＴによって制御される。各画素６の画素信号の出力時において、制御信号ＲＳＴによって、電界効果トランジスタＴｒ２がオンされ、画素６に接続された電源Ｖｄｄに応じた電圧値が、画素６のリセット電圧（基準電圧）ＶＲＳＴとして垂直信号線ＣＬに出力される。以下では、電界効果トランジスタＴｒ２のことを、リセットトランジスタＴｒ２ともよぶ。

電界効果トランジスタＴｒ３は、例えば、ｎチャネル型ＭＯＳトランジスタである。

電界効果トランジスタＴｒ３の電流経路の一端は、トランジスタＴｒ２の電流経路の他端に接続されるとともに、電源Ｖｄｄに接続されている。トランジスタＴｒ３の電流経路の他端は、垂直信号線ＣＬに接続されている。トランジスタＴｒ３は、ソースフォロワの構成を有している。

トランジスタＴｒ３のゲートは、ノードＮ１に接続されている。トランジスタＴｒ２のオン／オフは、ノードＮ１の電位によって制御される。画素信号（信号電圧ＶＳＩＧ又はリセット電圧ＶＲＳＴ）の出力時において、電界効果トランジスタＴｒ３のゲートに印加されたノードＮ１の電位の大きさに応じて、トランジスタＴｒ３の電流経路から出力される電圧値が変調され、所定の画素信号が垂直信号線ＣＬに印加される。以下では、トランジスタＴｒ３のことを、アンプトランジスタＴｒ３ともよぶ。

ノードＮ１は、フローティングディフュージョン（ＦＤ：Floating Diffusion）とよぶ。

尚、画素６の回路構成は、図２に示される例に限定されず、他の回路構成であってもよい。

制御信号ＲＤ，ＲＳＴは、制御部１０及び行選択回路２の制御に基づいて、行制御線ＲＬを経由してＭＯＳトランジスタＴｒ１，Ｔｒ２にそれぞれ供給される。

複数（例えば、ｍ本）の行制御線ＲＬは、行選択回路２に接続されている。
行選択回路２は、制御部１０の制御に基づいて、行制御線ＲＬを駆動し、共通の行制御線ＲＬに接続された読み出し対象の複数の画素（画素アレイの行）を選択する。

行選択回路２は、例えば、行制御線ＲＬの電位を制御することによって、共通の行制御線ＲＬに接続された複数の画素６に対して、所定の制御信号ＲＳＴ，ＲＤを供給する。行選択回路２は、制御部１０の制御に基づいて、共通の行制御線ＲＬに接続された複数の画素６から画素信号を、各画素６が接続された垂直信号線ＣＬのそれぞれに、実質的に同時に出力させる。このように、同じ行制御線ＲＬに接続された１行分の画素信号が、一括にＡＤ変換回路４に出力される。

複数（例えば、ｎ本）の垂直信号線ＣＬは、負荷回路３及びＡＤ変換回路４に接続されている。

各垂直信号線ＣＬの一端は、負荷回路３内の定電流源３０に接続されている。定電流源３０の入力端子は垂直信号線ＣＬに接続され、定電流源３０の出力端子はグランド端に接続されている。定電流源３０によって、所定の電位が、垂直信号線ＣＬに印加される。

本実施形態において、ＡＤ変換回路４は、カラム型のＡＤ変換回路である。ＡＤ変換回路４は、複数のカラムＡＤＣ（Analog−Digital Converter）７を有する。カラムＡＤＣ７は垂直信号線ＣＬにそれぞれ対応するように設けられ、１つのカラムＡＤＣ７が１本の垂直信号線ＣＬの他端に接続されている。複数のカラムＡＤＣ７は、参照電圧生成回路８に共通に接続されている。

参照電圧生成回路８は、参照電圧ＶＲＥＦを、各カラムＡＤＣ７に供給する。

ＡＤ変換回路４は、アナログ信号の画素信号に信号処理を施して、アナログ信号をデジタル信号（デジタルデータ）Ｄｏｕｔに変換する。例えば、ＡＤ変換回路４は、画素信号（信号電圧ＶＳＩＧ及びリセット電圧ＶＲＳＴ）に対するデジタルカウンタ処理によって、アナログ信号をデジタル信号へ変換する。ＡＤ変換回路４は、ＣＤＳ処理によって、信号電圧ＶＳＩＧとリセット電圧ＶＲＳＴとの差分電圧に対応するデジタル値Ｄｏｕｔを、生成及び出力する。

参照電圧生成回路８は、ＡＤ変換回路４に、参照信号（参照電圧）を供給する。

例えば、図２に示されるように、カラムＡＤＣ７は、コンパレータ７１とカウンタ／ラッチ回路７５とを有している。

コンパレータ７１の一方の入力端子は、垂直信号線ＣＬに接続され、コンパレータ７１の他方の入力端子は、参照電圧生成回路８に接続される。コンパレータ７１の出力端子は、カウンタ／ラッチ回路７５に接続される。

コンパレータ７１には、画素信号ＶＳＩＧ，ＶＲＳＴと参照信号ＶＲＥＦが入力される。コンパレータ７１は、それらの信号ＶＳＩＧ，ＶＲＳＴ，ＶＲＥＦの大きさを比較し、その比較結果を、カウンタ／ラッチ回路７５へ出力する。より具体的には、コンパレータ７１は、リセット電圧ＶＲＳＴと参照電圧ＶＲＥＦとの大小関係、及び、信号電圧ＶＳＩＧと参照電圧ＶＲＥＦとの大小関係を、比較する。コンパレータ７１の出力信号は、画素信号ＶＳＩＧ，ＶＲＥＦと参照電圧ＶＲＥＦとの大小関係が入れ替わったときに、信号レベル（電位）が反転する。

カウンタ／ラッチ回路７５には、コンパレータ７１の出力信号が入力される。カウンタ／ラッチ回路７５には、カウンタクロック信号ＣＫｃｎｔが入力される。カウンタクロック信号ＣＬｃｎｔは、コンパレータ７１による比較動作の開始と実質的に同時に、カウンタ／ラッチ回路７５に入力される。カウンタクロック信号ＣＫｃｎｔの入力によって、カウンタ／ラッチ回路７５は、カウント動作を実行する。

例えば、カウンタ／ラッチ回路７５は、カウンタ部７８Ａとラッチ部７８Ｂとを有している。カウンタ部７８Ａは、カウンタクロック信号ＣＫｃｎｔの入力からコンパレータ７１の出力信号が反転するまでの期間を、カウンタ部７８Ａが保持する値をインクリメントすることによってカウントし、そのカウントした値（カウント値とよぶ）をラッチ部７８Ｂに出力する。ラッチ部７８Ｂは、入力されたカウンタ値を保持する。ラッチ部７８Ａは、リセット電圧ＶＲＳＴに対応するカウンタ値と信号電圧ＶＳＩＧに対応するカウンタ値とを同じ動作サイクルで保持できるように、形成されている。

リセット電圧ＶＲＳＴと参照電圧ＶＲＥＦとの比較動作時において、カウンタクロック信号ＣＫｃｎｔの入力からコンパレータ７１の出力が反転するまでのカウンタ値Ｄｒｓｔが、リセット電圧ＶＲＳＴのデジタル値Ｄｒｓｔとして、扱われる。また、信号電圧ＶＳＩＧと参照電圧ＶＲＥＦとの比較動作時において、カウンタクロック信号ＣＫｃｎｔの入力からコンパレータ７１の出力が反転するまでのカウンタ値Ｄｓｉｇが、信号電圧ＶＳＩＧのデジタル値Ｄｓｉｇとして、扱われる。以下では、値Ｄｒｓｔ，Ｄｓｉｇのことを、デジタルカウンタ値Ｄｒｓｔ，Ｄｓｉｇとよぶ場合もある。

このように、ＡＤ変換回路４のカラムＡＤＣ７によって、アナログ信号の画素信号が、デジタル信号に変換される。

カラムＡＤＣ７は、入力された画素信号に対してＣＤＳ処理を施す。即ち、カラムＡＤＣ７は、リセット電圧ＶＲＳＴに対応するカウンタ値Ｄｒｓｔと信号電圧ＶＳＩＧに対応するカウンタ値Ｄｓｉｇとを演算処理（差分演算）する。２つのカウンタ値Ｄｒｓｔ，Ｖｓｉｇに対する差分演算は、カウンタ／ラッチ回路７５内の演算部（図示せず）によって実行されてもよいし、制御部１０によって実行されてもよい。

ＣＤＳ処理された２つのカウンタ値Ｄｒｓｔ，Ｄｓｉｇの差分値Ｄｏｕｔ（Ｄｏｕｔ＝Ｄｓｉｇ−Ｄｒｓｔ）が、画素信号のデジタルデータＤｏｕｔとして、出力される。このように、ＣＤＳ処理によって、画素６を形成する素子の特性ばらつきに起因するノイズを、除去できる。上述のカラムＡＤＣ７によるＡＤ変換処理及びＣＤＳ処理は、行単位で並列に実行される。

カラム型ＡＤ変換回路４によって、ＡＤ変換された１行分（行制御線単位）の画素に対応する各デジタルデータＤｏｕｔは、後段の画像処理回路５に出力される。

画像処理回路５は、制御部１０による制御と同期して、入力されたデジタルデータＤｏｕｔに対して補正処理や特長量の算出処理を行って、画素部１から得られた１フレーム分の画像データを形成し、その画像データを表示装置（例えば、ディスプレイ）に出力する。

図３及び図４を用いて、本実施形態のイメージセンサにおける参照電圧生成回路８について、説明する。図３は、本実施形態のイメージセンサの参照電圧生成回路８の内部構成を示す等価回路図である。
図３に示されるように、参照電圧生成回路８は、例えば、オペアンプ８１及び容量素子８３を含んでいる。オペアンプ８１と容量素子８３とによって、積分回路８０が形成されている。

オペアンプ８１は、２つの入力端子Ａ１，Ａ２と１つの出力端子Ｂとを有している。オペアンプ８１の一方の入力端子（正入力端子又は同相入力端子）Ａ１には、バイアス回路８４が接続されている。オペアンプ８１の他方の入力端子（負入力端子又は、逆相入力端子）Ａ２には、電流源回路８２が接続されている。

容量素子８３及びスイッチ素子８５が、オペアンプ８１の入力端子Ａ１及び出力端子Ｂに対して並列に、それぞれ接続されている。以下では、容量素子８３のことを、積分容量８３とよぶ。

バイアス回路８４は、積分回路８０の基準電圧として、例えば、直流電圧（又は直流電流）をオペアンプ８１の入力端子Ａ１に印加する。以下では、バイアス回路８４のことを、ＤＣバイアス回路８４とよぶ。

電流源回路８２は、２つの定電流源８８Ａ，８９Ａと２つのスイッチ素子ＳＷｐ，ＳＷｎとを有する。

定電流源８８Ａの入力端子は、電源Ｖｄｄに接続されている。定電流源８８Ａの出力端子は、スイッチ素子８８Ｂを経由して、オペアンプ８１の入力端子Ａ２に接続される。また、定電流源８８Ａの出力端子は、スイッチ素子８８Ｂを経由して、積分容量８３の一端及びスイッチ素子８５の一端に接続される。定電流源８８Ａは、積分回路８０に電流Ｉｐを供給する。

定電流源８９Ａの入力端子は、スイッチ素子８９Ｂを介して、オペアンプ８１の入力端子Ａ２に接続される。また、定電流源８９Ａの入力端子は、スイッチ素子８９Ｂを経由して、積分容量８３の一端及びスイッチ素子ＳＷｒｓｔの一端に接続される。定電流源８９Ａの出力端子は、グランド端に接続される。定電流源８９Ａは、積分回路８０から電流Ｉｎを引き込み、引き込んだ電流Ｉｎをグランド端に放出する。

スイッチ素子８８Ｂのオン及びオフは、制御信号ＳＷｐによって制御され、スイッチ素子８９Ｂのオン及びオフは、制御信号ＳＷｎによって制御される。

参照電圧生成回路８の動作時において、２つのスイッチ素子８８Ｂ，８９Ｂのオン／オフが制御されることによって、いずれか一方の定電流源８８Ａ，８８Ｂが、オペアンプ８１及び容量素子８３に電気的に接続される。

スイッチ素子８８Ｂがオン状態（スイッチ素子８９Ｂがオフ状態）である場合、定電流源８８Ａからの電流Ｉｐが、オペアンプ８１及び積分容量８３に供給される。
スイッチ素子８９Ｂがオン状態（スイッチ素子８８Ｂがオフ状態）である場合、積分容量８３からの電流（放電電流）Ｉｎは、定電流源８９Ａに引き込まれ、グランド端に放出される。

スイッチ素子８５は、オペアンプ８１の入力端子Ａ２及び出力端子Ｂに並列に接続されている。スイッチ素子８５の一端は、オペアンプ８１の入力端子Ａ２に接続され、スイッチ素子８５の他端は、オペアンプ８１の出力端子Ｂに接続されている。また、スイッチ素子８５は、容量素子８３に並列に接続されている。スイッチ素子８５の一端は容量素子８３の一端に接続され、スイッチ素子８５の他端は容量素子８３の他端に接続される。

スイッチ素子８５のオン及びオフは、制御信号ＳＷｒｓｔによって制御される。スイッチ素子８５がオンされることによって、オペアンプ８１の出力電圧が、初期値にリセットされる。スイッチ素子８５のことを、リセットスイッチ８５ともよぶ
尚、定電流源８８Ａ，８９Ａの代わりに、抵抗素子が用いられてもよい。

オペアンプ８１と積分容量８３とから形成される積分回路８０は、入力端子Ａ２に供給された電流を積分（電流積分）し、その積分値を参照電圧ＶＲＥＦとして、各カラムＡＤＣ７に出力する。

ここで、図３及び図４を用いて、本実施形態の参照電圧生成回路８の出力波形及び動作について、説明する。図４は、本実施形態のイメージセンサの参照電圧生成回路８の出力ＶＲＥＦ及び動作を示す波形図（タイミングチャート）である。図４は、１行分の画素に対する動作シーケンスにおいて、画素信号がアナログ信号からデジタル信号に変換される期間（以下、ＡＤ変換期間とよぶ）Ｔａｄにおける参照電圧生成回路８の出力電圧ＶＲＥＦの波形及び動作を、示している。

尚、上述のように、画素信号がＡＤ変換処理されるとともに、ＣＤＳ処理される。それゆえ、画素信号のＡＤ変換処理の動作シーケンスにおいて、２回の参照電圧の出力期間Ｔｒｓｔ，Ｔｓｉｇが、ＡＤ変換期間Ｔａｄ中に存在する。期間Ｔｒｓｔは、画素６のリセット電圧をサンプリングするための参照電圧ＶＲＥＦが出力される期間であり、期間Ｔｓｉｇは、画素の信号電圧をサンプリングするための参照電圧ＶＲＥＦが出力される期間である。以下では、期間Ｔｒｓｔのことを、リセット電圧サンプリング期間Ｔｒｓｔとよび、期間Ｔｓｉｇのことを、信号電圧サンプリング期間Ｔｓｉｇとよぶ。

ＡＤ変換期間Ｔａｄ内のリセット電圧サンプリング期間Ｔｒｓｔにおいて、画素６からのリセット電圧Ｖｒｓｔのデジタルカウンタ値Ｄｒｓｔが、カラムＡＤＣ７に取得される。ＡＤ変換期間Ｔａｄの期間Ｔｓｉｇおいて、画素６からの信号電圧Ｖｓｉｇのデジタルカウンタ値Ｄｓｉｇが、カラムＡＤＣ７に取得される。

本実施形態のイメージセンサの参照電圧生成回路８において、リセット電圧ＲＳＴがサンプリングされる場合、電流源回路８２が駆動され、駆動状態の電流源回路８２は、定電流源から積分回路８０に流れる電流を、積分回路８０に供給する。

図４に示されるように、リセット電圧サンプリング期間Ｔｒｓｔにおいて、制御信号ＳＷｐが“Ｌ”レベルから“Ｈ”レベルに遷移され、スイッチ素子８８Ｂがオンされる。スイッチ素子８８Ｂがオンされると、定電流源８８Ａがオペアンプ８１及び積分容量８３に電気的に接続される。定電流源８８Ａからの電流Ｉｐが、オペアンプ８１の入力端子Ａ２及び積分容量８３に供給される。尚、オペアンプ８１が出力する参照電圧ＶＲＥＦの初期値（初期電圧ともよぶ）の大きさは、ＤＣバイアス回路８４の出力（基準電圧）の大きさに依存する。

積分容量８３の初期状態は、例えば、放電状態（電荷Ｑ＝０）であって、積分容量８３は電流Ｉｐによって充電される。

リセット電圧サンプリング期間Ｔｒｓｔにおいて、参照電圧ＶＲＥＦは、入力端子Ａ１に供給される電圧（ＤＣバイアス回路８４の出力電圧）と入力端子Ａ２に供給される電流とに対する積分回路８０の積分動作によって、生成される。参照電圧ＶＲＥＦの電圧値は、定電流源８８Ａの駆動特性に応じて、積分容量８３の充電に伴って、初期値から減少（単調減少）する。

このように、リセット電圧サンプリング期間Ｔｒｓｔにおいて、積分回路８０の積分動作（電流積分）によって、単調減少したランプ波形の電圧Ｖｒｐ１が生成される。

制御信号ＳＷｐが“Ｈ”レベルから“Ｌ”レベルにされるのに続いて、制御信号ＳＷｎが“Ｌ”レベルから“Ｈ”レベルにされる。これによって、スイッチ素子８８Ｂがオフされ、定電流源８８Ａがオペアンプ８１及び積分容量８３から電気的に分離される。

一方、スイッチ素子８９Ｂがオンされ、定電流源８９Ａがオペアンプ８１及び積分容量８３に電気的に接続される。即ち、本実施形態のイメージセンサの参照電圧生成回路８において、リセット電圧ＲＳＴのサンプリング後（デジタルカウント処理後）に、参照電圧ＶＲＥＦの電圧値が初期値にリセットされる場合、電流源回路８２が駆動され、駆動状態の電流源回路８２は、積分回路８０からグランド端に流れる電流を、積分回路８０に供給する。具体的には、以下のとおりである。

積分容量８３が保持する電荷に起因した電流（放電電流）Ｉｎは、定電流源８９Ａの駆動特性に応じて、定電流源８９Ａに引き込まれ、オン状態のスイッチ素子８９Ｂ及び定電流源８９Ａを経由して、グランド端に放出される。積分容量８３の放電電流がグランド端に放出されることによって、オペアンプ８１の出力電圧ＶＲＥＦは、初期電圧にリセットされる。以下では、定電流源８９Ａを用いて参照電圧ＶＲＥＦの電圧値を初期値にリセットするための期間Ｔｉｎｉのことを、初期化期間Ｔｉｎｉとよぶ。スイッチ素子８９Ｂがオンしている初期化期間Ｔｉｎｉにおいて、制御信号ＳＷｒｓｔは“Ｌ”レベルに維持され、リセットスイッチ８５はオフ状態が持続する。

このように、初期化期間Ｔｉｎｉにおいて、積分回路８０による逆積分動作によって、単調増加したランプ波形の電圧Ｖｒｐ２が生成される。

本実施形態のイメージセンサにおいて、リセット電圧ＶＲＳＴのサンプリング後において、参照電圧ＶＲＥＦの電圧値は、リセットスイッチ８５を用いずに、電流源８９Ｂを用いて、初期電圧にリセットされる。これによって、リセット電圧ＶＲＳＴのＡＤ変換後（信号電圧ＶＳＩＧのＡＤ変換前）において、積分容量８３の放電時におけるリセットスイッチ８５のオン及びオフに起因するノイズが、積分容量８３にサンプリングされることはない。そして、サンプリングされたノイズに起因する積分容量８３の電位が、リセット後の初期電圧に、悪影響を及ぼすことが抑制される。

例えば、リセット電圧ＶＲＳＴのサンプリングのための積分期間Ｔｒｓｔと参照電圧ＶＲＥＦを初期化するための積分期間Ｔｉｎｉとの関係が、“Ｔｒｓｔ＝Ｔｉｎｉ”に設定され、定電流源８８Ａの出力電流Ｉｐと定電流源８９Ａの出力電流Ｉｎの関係が“Ｉｐ＝Ｉｎ”と設定されることで、ランプ波形の電圧Ｖｒｐ１を積分動作の開始前の初期電圧に戻される。

この場合、リセット電圧ＶＲＳＴのサンプリングの開始から信号電圧ＶＳＩＧのサンプリングの開始までの期間Ｔｔｒｉにおいて、ほぼ三角形状（三角波）の参照電圧ＶＲＥＦが、参照波形生成回路８からカラムＡＤＣ７に出力される。三角波の参照電圧ＶＲＥＦにおいて、負の傾きを有する（電圧値が減少する）期間Ｔｒｓｔにおいて、リセット電圧ＶＲＳＴがサンプリングされ、正の傾きを有する（電圧値が増加する）期間Ｔｉｎｉにおいて、参照電圧ＶＲＥＦの電圧値が初期値にリセットされる。

リセット電圧ＶＲＳＴがサンプリングされ、参照電圧ＶＲＥＦの電圧値が初期値にリセットされた後、リセット電圧ＶＲＥＦのサンプリングと実質的に同じように、電流源回路８２から積分回路８０に電流が供給され、信号電圧ＶＳＩＧのサンプリングが開始される。

制御信号ＳＷｐが“Ｌ”レベルから“Ｈ”レベルに遷移され、定電流源８８Ａがオペアンプ８１及び積分容量８３に電気的に接続される。信号電圧サンプリング期間Ｔｓｉｇにおいて、積分回路８０による電流積分動作によって、単調減少したランプ波形の電圧Ｖｒｐ３がカラムＡＤＣ７に出力される。所定の期間Ｔｓｉｇが経過した後、制御信号ＳＷｐが、“Ｈ”レベルから“Ｌ”レベルにされ、定電流源８８Ａが、オペアンプ８１から電気的に分離される。

そして、信号電圧サンプリング期間Ｔｓｉｇにおいて、制御信号ＳＷｒｓｔが“Ｌ”レベルから“Ｈ”レベルにされ、リセットスイッチ８５がオンされる。一方、スイッチ素子８９Ｂはオンされない。それゆえ、積分容量８３に蓄積された電荷は、オン状態のリセットスイッチ８５によって放電され、参照電圧ＶＲＥＦの電圧値は初期値にリセットされる。

ここで、信号電圧のサンプリングの完了後におけるリセットスイッチ８５のオン／オフに起因するノイズが積分容量８３にサンプリングされ、参照電圧ＶＲＥＦの初期値が変動したとしても、その初期値の変動は、ＤＣ的に一定なオフセットノイズとなる。そのため、次の動作サイクルのＣＤＳ処理によって、初期値の変動に起因するノイズは除去され、画素からの信号のＡＤ変換処理に悪影響を及ぼさない。

但し、信号電圧ＶＳＩＧのサンプリング後において、電流源８９Ａを用いた積分回路８０の逆積分動作によって、参照電圧ＶＲＥＦの電圧値を初期値にリセットしてもよい。

本実施形態では、積分回路８０が積分動作及び逆積分動作をしている各期間Ｔｒｓｔ，Ｔｉｎｉ，Ｔｓｉｇのことを、積分期間Ｔｒｓｔ，Ｔｉｎｉ，Ｔｓｉｇともよぶ。

以上のように、リセット電圧サンプリング期間Ｔｒｓｔ及び信号電圧サンプリング期間Ｔｓｉｇにおいて、リセット電圧ＶＲＳＴ及び信号電圧ＶＳＩＧをそれぞれサンプリングするための参照電圧ＶＲＥＦが、図３の参照電圧生成回路８によって生成される。

本実施形態のイメージセンサは、電流源回路８２を駆動させて、積分回路８０の積分容量８３に電流供給することによって、信号電圧ＶＳＩＧをサンプリングする前に、参照電圧ＶＲＥＦの電圧値を初期値にリセットする。

本実施形態のイメージセンサにおいて、参照電圧生成回路８の電流源回路８２は、積分回路の積分容量８３を充電させるための定電流源８８Ａに加え、参照電圧ＶＲＥＦの初期化時に積分容量８３の放電電流を引き込むための定電流源８９Ａを有する。

本実施形態のイメージセンサの参照電圧生成回路８によって、ある制御単位に対するＣＤＳ処理の動作サイクルにおいて、参照電圧ＶＲＥＦの電圧値が初期値にリセットされる際に、電圧値を初期値に戻すためのスイッチングに起因するノイズを、低減できる。また、ＣＤＳ処理の動作サイクルにおいて、そのノイズが積分容量８３にサンプリングされることを防止できる。

この結果として、本実施形態のイメージセンサは、カラム型ＡＤ変換回路によってＣＤＳ処理及びＡＤ変換処理された画素信号から形成される画像に、画質を劣化させる横筋ノイズが発生するのを抑制できる。

したがって、本実施形態によれば、イメージセンサから得られる画像の画質を向上できる。

（ｂ） 動作
図５を用いて、第１の実施形態のイメージセンサの動作について説明する。

図５は、カラム型ＡＤ変換回路に読み出された画素信号をＡＤ変換処理するためのイメージセンサの動作のタイミングチャートを示している。本実施形態のイメージセンサにおいて、各行に対するＡＤ変換処理の動作シーケンスにおいて、各画素からリセット電圧及び信号電圧が順次読み出され、行単位にＣＤＳ処理される。本実施形態において、例えば、リセット電圧ＶＲＳＴに対する処理（信号処理）が実行されてから、信号電圧ＶＳＩＧに対する処理が実行されるが、これに限定されない。

図５に示されるように、画素部１のある行に対するＡＤ変換期間Ｔａｄにおいて、画素信号のＡＤ変換の開始時に、イメージセンサの制御部１０及び行選択回路２は、所定（例えば、１番目）の１本の行制御線ＲＬを選択し、“Ｈ”レベルの制御信号ＲＳＴを選択された行制御線ＲＬに供給する。

選択された行制御線ＲＬに接続された複数の画素６において、各画素６のリセットトランジスタＴｒ２のゲートに、制御信号ＲＳＴが供給され、リセットトランジスタＴｒ２がオンされる。これによって、オン状態のリセットトランジスタＴｒ２の電流経路（チャネル）を経由して、フローティングディフュージョン（ノード）Ｎ１に、電源電圧Ｖｄｄが転送される。

フローティングディフュージョンＮ１の電位Ｖｄｄが、アンプトランジスタＴｒ３のゲートに印加され、アンプトランジスタＴｒ３はオンする。アンプトランジスタＴｒ３の電流経路を経由して、電源電圧Ｖｄｄに対応したリセット電圧ＶＲＳＴが垂直信号線ＣＬに転送される。これによって、画素６の画素信号としてのリセット電圧ＶＲＳＴが、垂直信号線ＣＬに出力される。リセット電圧ＶＲＳＴが垂直信号線ＣＬに出力された後、制御部１０は、制御信号ＲＳＴを“Ｌ”レベルに設定する。

共通の行制御線ＲＬに接続された画素６からのリセット電圧ＶＲＳＴが、ＡＤ変換回路４の各カラムＡＤＣ７に、入力される。

リセット電圧ＶＲＳＴは、カラムＡＤＣ７のコンパレータ７１に入力され、参照電圧生成回路８からの参照電圧ＶＲＥＦと比較される。

リセット電圧ＶＲＳＴがコンパレータ７１に入力されると、制御部１０は、参照電圧生成回路８に“Ｈ”レベルの制御信号ＳＷｐを出力する。これによって、電流源回路８２内のスイッチ素子８８Ｂがオンする。スイッチ素子８８Ｂがオンすることによって、参照電圧生成回路８の電流源回路８２が駆動され、定電流源８８Ａが、オペアンプ８１及び積分容量８３によって形成される積分回路８０に、電気的に接続される。

電流Ｉｐが定電流源８８Ａからオペアンプ８１及び積分容量８３に供給され、積分容量８３は充電される。

供給された電流（電圧）Ｉｐが積分回路８０によって電流積分され、参照電圧ＶＲＥＦの電圧値は、初期値から単調減少する。これによって、ランプ波形の電圧Ｖｒｐ１が、形成され、その電圧Ｖｒｐ１がコンパレータ７１に入力される。

また、図５に示されるように、制御信号ＳＷｐが参照電圧生成回路８に入力されるとともに、カウンタクロック信号ＣＫｃｎｔがカウンタ／ラッチ回路７５に入力される。参照電圧ＶＲＥＦの電圧値の減少が開始する（ランプ波形が形成される）のと実質的に同時に、カウンタクロック信号ＣＫｃｎｔの入力によって、カウンタ部７８Ａがカウント動作を開始する。カウンタ部７８Ａは、カウンタクロック信号Ｃｋｃｎｔに同期して、カウンタ値をインクリメントする。

図５に示されるように、参照電圧ＶＲＥＦの電圧値が減少し、ある期間（クロック数）Ｔ１が経過すると、リセット電圧ＶＲＳＴの電圧値と参照電圧ＶＲＥＦの電圧値との大小関係が、入れ替わる。入力された電圧ＶＲＳＴ，ＶＲＥＦの大小関係が入れ替わると、コンパレータ７１の出力信号が、例えば、“Ｈ”レベルから“Ｌ”レベルへ反転する。

コンパレータの出力が反転するまでの期間Ｔ１に対応するカウンタ値（デジタルカウンタ値）Ｄｒｓｔが、カウンタ部７８Ａからラッチ部７８Ｂに出力され、そのデジタルカウンタ値Ｄｒｓｔがラッチ部７８Ｂに保持される。これによって、１行分の各画素６におけるリセット電圧ＶＲＳＴのデジタルカウント処理（第１の信号処理）が完了する。

尚、制御信号ＳＷｎは、デジタルカウンタ値Ｄｒｓｔの取得に対して時間的なマージンが確保されるように、所定の期間Ｔｒｓｔにおいて“Ｈ”レベルが維持される。

このように、入力信号ＶＲＳＴ，ＶＲＥＦの比較の開始からコンパレータ７１の出力信号が反転するまでの期間に対応するカウンタ値Ｄｒｓｔが、リセット電圧ＶＲＳＴのデジタル値として処理されることによって、リセット電圧ＶＲＳＴの値がＡＤ変換される。

制御部１０は、制御信号ＳＷｐを“Ｌ”レベルに設定した後、参照電圧ＶＲＥＦの電圧値を初期値にリセットするために、制御信号ＳＷｐを“Ｈ”レベルに設定する。定電流源８８Ａがオペアンプ８１及び積分容量８３から電気的に分離され、定電流源８９Ａがオン状態のスイッチ素子８９Ｂによってオペアンプ８１及び積分容量８３に電気的に接続される。ここでは、積分容量８３に並列に接続されたリセットスイッチ８５は、オフされている。
このように、本実施形態のイメージセンサにおいて、リセット電圧ＶＲＳＴのサンプリング後（デジタルカウント処理後）に、参照電圧ＶＲＥＦを初期値にリセットする場合、リセットスイッチ８５がオンされずに、電流源回路８２が駆動される。電流源回路８２は、積分回路８０に電流Ｉｎを供給する。

積分容量８３の電荷は、定電流源８９Ａに引き込まれ、放電電流Ｉｎとしてグランド端に放出される。参照電圧ＶＲＥＦの電圧値は、定電流源８９Ａを用いた積分容量８３の放電（積分回路８０の逆積分動作）によって単調増加し、初期値に戻る。

制御部１０は制御信号ＳＷｎを“Ｌ”レベルに設定し、リセット信号ＶＲＳＴのＡＤ変換後における参照電圧ＶＲＥＦの初期化が完了する。

このように、リセットスイッチ８５を用いた参照電圧ＶＲＥＦの電圧値のリセット動作とは異なって、本実施形態のイメージセンサは、信号電圧ＶＳＩＧをサンプリングする際の参照電圧ＶＲＥＦの初期値に、リセットスイッチ８５のオン／オフに起因するノイズの影響が及ぶことはない。

また、図５に示されるように、例えば、参照電圧ＶＲＥＦの電圧値が初期値にリセットされている期間Ｔｉｎｉにおいて、“Ｈ”レベルの制御信号ＲＤが、選択された行制御線ＲＬに供給される。

制御信号ＲＤによって、共通の行制御線ＲＬに接続された各画素６内のリードトランジスタＴｒ１が、オンする。入射光に応じてフォトダイオードＰＤに生成された電荷が、オン状態のリードトランジスタＴｒ１の電流経路（チャネル）を経由して、フローティングディフュージョンＮ１に転送される。転送された電荷量に応じて、フローティングディフュージョンＮ１の電位が変動する。その電荷量に応じたフローティングディフュージョンＮ１の電位が、アンプトランジスタＴｒ３のゲートに印加される。アンプトランジスタＴｒ３の電流経路を経由して垂直信号線ＣＬに出力される電圧は、フローティングディフュージョンＮ１の電位に応じて変調され、変調された電圧が信号電圧ＶＳＩＧとして、垂直信号線ＣＬに出力される。

これによって、入射光に応じた大きさの信号電圧ＶＳＩＧが、画素６の画素信号として、アンプトランジスタＴｒ３の電流経路を経由して、垂直信号線ＣＬに出力される。

その後、リセット電圧ＶＲＳＴに対する比較及びデジタルカウント処理と同様に、制御信号ＳＷｐが“Ｈ”レベルに設定され、オペアンプ８１及び積分容量８３に入力される電流が、電流積分される。これによって、単調減少するランプ波形の電圧Ｖｒｐ３が生成され、参照電圧ＶＲＥＦとしての電圧Ｖｒｐ３が、信号電圧ＶＳＩＧと比較される。

また、信号電圧のサンプリング期間Ｔｓｉｇにおいて、カウンタクロック信号ＣＫｃｎｔがカウンタ／ラッチ回路７５に入力され、参照電圧ＶＲＥＦの減少が開始するのと実質的に同時に、カウンタ部７８Ａがカウント動作（インクリメント）を開始する。

そして、図５に示されるように、ある期間（クロック数）Ｔ２が経過すると、信号電圧ＶＳＩＧの電圧値と参照電圧ＶＲＥＦの電圧値との大小関係が入れ替わり、コンパレータ７１の出力信号が、例えば、“Ｈ”レベルから“Ｌ”レベルへ反転する。

コンパレータ７１の出力信号が反転するまでの期間Ｔ２に対応するカウンタ値Ｄｓｉｇが、ラッチ部７８Ｂに保持される。これによって、１行分の各画素６における信号電圧ＶＳＩＧのデジタルカウント処理（第２の信号処理）が完了する。

このように、入力信号ＶＳＩＧ，ＶＲＥＦの比較の開始からコンパレータ７１の出力信号が反転するまでの期間に対応するカウンタ値Ｄｓｉｇが、信号電圧ＶＳＩＧのデジタル値として処理されることによって、リセット電圧ＶＳＩＧの値がＡＤ変換される。

そして、信号電圧ＶＳＩＧに対応するデジタルカウンタ値Ｄｓｉｇが取得された後、参照電圧ＶＲＥＦの電圧値が初期値にリセットされる。
図５に示されるように、信号電圧ＶＳＩＧに対するデジタルカウント処理後に参照電圧ＶＲＥＦをリセットする場合、例えば、制御信号ＳＷｒｓｔが“Ｈ”レベルに設定され、リセットスイッチ８５がオンされる。積分容量８３に保持された電荷は、オンしたリセットスイッチ８５によって放電される。これによって、信号電圧ＶＳＩＧに対するデジタルカウント処理後において、参照電圧ＶＲＥＦが初期値にリセットされる。

信号電圧ＶＳＩＧに対するＡＤ変換処理（デジタルカウント処理）後の動作は、次のアドレスの行制御線に対する動作となる。それゆえ、リセットスイッチ８５のオン／オフによってノイズが発生し、そのノイズがサンプリングされたとしても、そのノイズは、ＤＣ的に一定なオフセットノイズとなる。そのため、積分容量８３にサンプリングされたノイズは、次の動作サイクルで選択される画素に対するＣＤＳ処理によって、除去され、ノイズによる悪影響は生じない。

リセット電圧ＶＲＳＴのデジタルカウンタ値Ｄｒｓｔ及び信号電圧ＶＳＩＧのデジタルカウンタ値Ｄｓｉｇがカウンタ／ラッチ回路７５に取得された後、制御部１０は、カウンタ値Ｄｓｉｇとカウンタ値Ｄｒｓｔとの差分演算を行う。

カラム型ＡＤ変換回路７によるＣＤＳ処理によって、共通の行制御線ＲＬに接続された複数の画素６に対応するデジタルデータＤｏｕｔ（Ｄｏｕｔ＝Ｄｓｉｇ−Ｄｒｓｔ）が、それぞれ得られる。

デジタルデータＤｏｕｔは、後段の画像処理回路５に出力される。画像処理回路５は、入力された各デジタルデータＤｏｕｔに対して、補正処理や特長量の算出処理を行って、画素部１に対応した１フレーム分の画像を形成する。

形成された画像は、表示部（図示せず）に出力される。上述のように、画素６からのリセット電圧ＶＲＳＴのサンプリング後において、参照電圧ＶＲＳＴのリセット動作は、定電流源８９Ａによる積分回路８０の逆積分動作によって実行される。それゆえ、行単位に対する１回のＣＤＳ処理の動作サイクルにおいて、積分容量８３にノイズがサンプリングされることを防止でき、かつ、ノイズのサンプリングに起因する参照電圧ＶＲＥＦの初期値の誤差（ばらつき）の発生も抑制できるので、表示される画像に横筋ノイズが発生するのを抑制できる。

したがって、本実施形態によれば、イメージセンサの画質の向上を図ることができる。

（ｃ） まとめ
第１の実施形態のイメージセンサは、例えば、カラム型ＡＤ変換回路４を有するイメージセンサである。本実施形態のイメージセンサにおいて、カラム型ＡＤ変換回路４は、行単位に入力された複数の画素からの画素信号ＶＲＳＴ，ＶＳＩＧに対して、ＣＤＳ処理を施す。図３に示されるように、本実施形態のイメージセンサにおいて、参照電圧生成回路８は、２つの電流源８８Ａ，８９Ａを有する電流源回路８２を含んでいる。電流源回路８２が駆動しているとき、定電流源８８Ａ，８９Ａは、参照電圧生成回路８内の積分回路８０に電流Ｉｐ，Ｉｎを供給する。

図４及び図５に示されるように、第１の実施形態のイメージセンサにおいて、リセット電圧ＶＲＥＦのサンプリング後（デジタルカウント処理後）に、参照電圧ＶＲＥＦの電圧値を初期値にリセットする動作は、リセットスイッチ８５をオン状態にする動作によって実行されるのではなく、定電流源８９Ａによる積分回路８０の動作（逆積分動作）によって、実行される。定電流源８９Ａは、積分回路８０から電流Ｉｎを引き込み、積分回路８０の積分容量８３に蓄積された電荷を放電させる。

リセットスイッチ８５による参照電圧ＶＲＥＦのリセット動作は、リセットスイッチ８５がオフされた際に重畳されるスイッチングノイズが積分容量８３にサンプリングされることを引き起こす可能性がある。そのため、ＣＤＳ処理におけるリセット電圧ＶＲＥＳＴのサンプリング動作と信号電圧ＶＳＩＧのサンプリング動作とに間において、そのようなノイズが積分容量８３にサンプリングされると、リセット電圧ＶＲＳＴのサンプリングに用いられる電圧Ｖｒｐ１と信号電圧ＶＳＩＧのサンプリングに用いられる電圧Ｖｒｐ３に誤差が生じる。さらに、カラム型ＡＤＣ変換回路４を含むイメージセンサにおいて、その誤差が各行を読み出す度にランダムにばらつくため、出力される画像に対して横筋のノイズ成分となる可能性がある。

これに対して、本実施形態のイメージセンサ及びその動作において、リセット電圧ＶＲＥＦのサンプリング時における参照電圧ＶＲＥＦのリセット動作は、定電流源８９Ａによる積分動作によって実行される。それゆえ、本実施形態のイメージセンサにおいて、参照電圧ＶＲＥＦのリセット時に生じるノイズに起因する画像の横筋ノイズ成分は、原理上発生しない。

電流源回路８２から出力される２つの電流Ｉｎ，Ｉｐの電流値がそれぞればらつきを含んでいたとしても、それらのばらつきは一定のＤＣオフセット的な誤差となる。そのため、電流源の特性ばらつきに起因するノイズは、後段の画像処理装置によって補正できる。

また、本実施形態のイメージセンサにおいて、リセット電圧ＶＲＳＴのサンプリング時における参照電圧生成回路８の出力波形が異なるのみで、画素６に対する制御信号の供給やカウンタ動作（ＡＤ変換処理）の動作タイミングは、ほとんど変更する必要はない。それゆえ、本実施形態のイメージセンサは、回路の構成や動作を大きく変更させずに、画像に対するノイズの悪影響を抑制できる。

以上のように、第１の実施形態のイメージセンサは、表示される画像の横筋ノイズの主成分を除去することができる。

したがって、第１の実施形態によれば、イメージセンサの画質の向上を図ることができる。

（２） 第２の実施形態
図６及び図７を参照して、第２の実施形態の固体撮像装置（例えば、イメージセンサ）について、説明する。尚、第１の実施形態と実質的に同じ構成については、共通の符号を付し、その説明は必要に応じて行う。

参照電圧生成回路８内のＤＣバイアス回路８４に起因するノイズが、表示される画像の横筋ノイズの原因となる可能性も有る。ＤＣバイアス回路８４に起因するノイズは、オペアンプ８１に入力され、参照電圧生成回路８の出力電圧（参照電圧）ＶＲＥＦに重畳される。しかも、ＤＣバイアス回路８４のノイズは時間的にランダムに変動する熱雑音である場合が多い。そのため、ＤＣバイアス回路８４のノイズにより、参照電圧ＶＲＥＦの電圧値が、時間的にランダムに変動し、その結果として、横筋ノイズが画像に生じる場合がある。

図６に示されるように、第２の実施形態のイメージセンサにおいて、ＤＣバイアス回路８４の出力端子に、サンプルホールド回路（以下、Ｓ／Ｈ回路と示す）８６が接続される。Ｓ／Ｈ回路８６は、ＤＣバイアス回路８４のノイズを低減する。

Ｓ／Ｈ回路８６は、ＤＣバイアス回路８４の出力端子と積分回路８０（オペアンプ８１）の入力端子Ａ１との間に接続されている。

Ｓ／Ｈ回路８６は、ＤＣバイアス回路８４の出力電圧を保持（サンプルホールド）し、その保持した電圧を、オペアンプ８１に印加する。

Ｓ／Ｈ回路８６は、容量素子８７Ａとスイッチ素子８７Ｂとを含む。
スイッチ素子８７Ｂは、ＤＣバイアス回路８４とＳ／Ｈ回路８６の容量素子８７Ａとの接続関係を制御する。スイッチ素子８７Ｂのオン／オフは、制御信号ＳＷｓｈによって制御される。以下では、Ｓ／Ｈ回路８６内のスイッチ素子８７Ｂのことを、サンプリングスイッチ８７Ｂともよぶ。

容量素子８７Ａは、スイッチ素子８７Ｂがオン状態である場合に、ＤＣバイアス回路８４からの出力電圧（ＤＣバイアス電圧）によって、充電される。また、容量素子８７Ａは、スイッチ素子８７Ｂがオフ状態である場合に、充電された電位を、オペアンプ８１の入力端子Ａ１に印加する。容量素子８７Ａは、例えば、基準電圧としてのＤＣバイアス電圧をサンプルホールドすることが可能な静電容量Ｃｓｈを有する。以下では、容量素子８７Ａのことをサンプリング容量ともよぶ。

本実施形態のイメージセンサは、ＤＣバイアス回路８４からの出力電圧をオペアンプ８１に直接印加せずに、ＤＣバイアス回路８４によって充電されたサンプリング容量８７Ａの充電電位を、オペアンプ８１に印加する。これによって、ＤＣバイアス回路８４に起因するノイズが画素信号の処理に対して悪影響を及ぼすことが抑制され、横筋ノイズが画像に表れることも抑制される。

図７を用いて、第２の実施形態のイメージセンサにおける、参照電圧生成回路８の動作及び出力波形について説明する。尚、本実施形態のイメージセンサにおける、リセット電圧ＶＲＳＴ及び信号電圧ＶＳＩＧに対するＡＤ変換処理及びＣＤＳ処理は、第１の実施形態で述べた動作と実質的に同じであるので、ここでの説明は省略する。

図７に示されるように、制御信号ＳＷｐが“Ｈ”レベルに設定される前、即ち、画素信号のサンプリングが開始される前に、制御信号ＳＷｃｈが、制御部１０によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、サンプリングスイッチ８７Ｂがオンする。オン状態のサンプリングスイッチ８７Ｂによって、ＤＣバイアス回路８４とＳ／Ｈ回路８６とが電気的接続され、ＤＣバイアス回路８４のＤＣバイアス電圧（又は電流）が、Ｓ／Ｈ回路８６内のサンプリング容量８７Ａに印加される。

サンプリングスイッチ８７Ｂは所定の期間においてオン状態が持続され、サンプリング容量８６Ａは、例えば、その容量８６Ａの電位が基準電圧に達するまで、充電される。

サンプリング容量８６Ａが所定の電圧まで充電された後、制御信号ＳＷｃｈが“Ｌ”レベルに設定され、サンプリングスイッチ８６Ｂはオフされる。これにより、ＤＣバイアス回路８４の出力電圧が、Ｓ／Ｈ回路８６にサンプルホールドされる。

この後、Ｓ／Ｈ回路８６が保持している電圧を基準電圧に用いた積分回路８０の積分動作によって、画素信号（リセット電圧ＶＲＳＴ及び信号電圧ＶＳＩＧ）のデジタルカウント処理及びＣＤＳ処理が、第１の実施形態と同様に実行される。

本実施形態において、積分回路８０及びカラムＡＤＣ７の動作中において、ＤＣバイアス回路８４は、積分回路８０及びカラムＡＤＣ７から電気的に分離されている。

ＤＣバイアス回路８４に起因するノイズｎｓは、Ｓ／Ｈ回路８６のサンプルホールド中に発生する。ＤＣバイアス回路８４に起因するランダムなノイズ成分は、Ｓ／Ｈ動作により、参照電圧ＶＲＥＦの出力期間中は、ＤＣ的に一定なオフセットノイズ成分（以下、ＤＣオフセットノイズとよぶ）になる。ＤＣオフセットノイズは、ＡＤ変換回路４のＣＤＳ処理により除去される。

それゆえ、本実施形態のイメージセンサは、ＤＣバイアス回路８４に起因する画像の横筋ノイズを除去することできる。

したがって、第２の実施形態のイメージセンサは、第１の実施形態のイメージセンサと同様に、イメージセンサの画質の向上を図ることができる。

（３） 変形例
図８及び図９を参照して、第１及び第２の実施形態の固体撮像装置（例えば、イメージセンサ）について、説明する。尚、第１及び第２の実施形態のイメージセンサと同じ構成に関しては、共通の参照符号を付し、説明は必要に応じて行う。

図８は、本変形例におけるイメージセンサの動作及び参照電圧生成回路８の出力波形を示す図である。

第１及び第２の実施形態のイメージセンサは、参照電圧ＶＲＥＦの電圧値を初期値から減少させた期間において画素信号のサンプリング及びデジタルカウンタ処理を行う動作例が示されている。
但し、図８に示されるように、参照電圧ＶＲＥＦの電圧値を初期値から増加させた期間において、画素信号のサンプリング及びデジタルカウンタ処理が実行されてもよい。図８の動作を実行するイメージセンサにおいて、参照電圧生成回路８の回路構成は、図３又は図６に示される構成と同一でよい。

例えば、図８に示されるように、制御信号ＳＷｎが、制御部１０の制御に基づいて、“Ｈ”レベルに設定される。スイッチ素子８９Ｂはオンし、定電流源８９Ａが積分回路８０に電気的に接続される。これによって、定電流源８９Ａに電流が引き込まれ、参照電圧ＶＲＥＦの電圧値は、定電流源８９Ａを用いた積分回路８０の逆積分動作によって、初期値から増加する。スイッチ素子８９Ｂがオンしている期間Ｔｒｐにおいて、単調増加したランプ波形の電圧ＶｒｐＡが、参照電圧ＶＲＥＦとして生成される。

参照電圧ＶＲＥＦの電圧値が単調増加している期間Ｔｒｓｔにおいて、第１及び第２の実施形態と同様に、参照電圧ＶＲＥＦとリセット電圧ＶＲＳＴとの比較によって、リセット電圧ＶＲＳＴのデジタルカウンタ値Ｄｒｓｔが取得される。

この後、参照電圧ＶＲＥＦの電圧値が初期値にリセットされる。制御部１０の制御によって、制御信号ＳＷｎが“Ｌ”レベルにされる。スイッチ素子８９Ｂはオフし、定電流源８９Ａは、積分回路８０から電気的に分離される。制御信号ＳＷｎが“Ｌ”レベルに設定されるのに続いて、制御信号ＳＷｐが“Ｈ”レベルに設定される。これによって、スイッチ素子８８Ｂがオンし、定電流源８８Ａが積分回路８０に電気的に接続される。

定電流源８８Ａからの電流が、所定の期間Ｔｉｎｉにおいて積分回路８０に供給される。参照電圧ＶＲＥＦの電圧値は、定電流源８８Ａを用いた積分回路８０の積分動作によって、増加した値から初期値まで単調減少する。スイッチ素子８８Ｂがオンしている期間Ｔｉｎｉにおいて、単調減少したランプ波形の電圧ＶｒｐＢが、参照電圧ＶＲＥＦとして生成される。これによって、第１の実施形態と同様に、参照電圧ＶＲＥＦのリセット動作に起因するノイズの悪影響無しに、参照電圧ＶＲＥＦの電圧値を初期値に戻すことができる。

参照電圧ＶＲＥＦが初期値にリセットされた後、制御信号ＳＷｎが“Ｈ”レベルに再び設定される。定電流源８９Ａを用いた積分回路８０の逆積分動作によって、単調増加するランプ波形の電圧ＶｒｐＣが、参照電圧ＶＲＥＦとして生成される。参照電圧ＶＲＥＦの電圧値が単調増加している期間Ｔｓｉｇにおいて、第１及び第２の実施形態と同様に、参照電圧ＶＲＥＦと信号電圧ＶＳＩＧとの比較によって、信号電圧ＶＳＩＧのデジタルカウンタ値Ｄｓｉｇが取得される。

２つのデジタルカウンタ値Ｄｒｓｔ，Ｄｓｉｇが取得され、制御信号ＳＷｎが“Ｌ”レベルに設定された後、制御信号ＳＷｒｓｔが、制御部１０の制御により“Ｈ”レベルに設定される。これによって、リセット電圧ＶＲＳＴ及び信号電圧ＶＳＩＧのデジタルカウント処理後において、リセットスイッチ８５を用いて、参照電圧ＶＲＥＦの電圧値が初期値にリセットされる。

ＡＤ変換回路４におけるＣＤＳ処理により、各カラムＡＤＣ７におけるリセット電圧ＶＲＳＴ及び信号電圧ＶＳＩＧのカウンタ値Ｄｒｓｔ，Ｄｓｉｇの差分値が、画素信号のデジタル値Ｄｏｕｔ（＝｜Ｄｓｉｇ−Ｄｒｓｔ｜）として、後段の回路５へ出力される。

上述のように、図８に示される電圧値が単調増加する参照電圧ＶＲＥＦを用いた画素信号のサンプリング及びデジタルカウンタ処理は、第１及び第２の実施形態のイメージセンサと同様の回路によって、実行できる。そのため、第１及び第２の実施形態と同様に、ＡＤ変換処理時のノイズに起因して、表示される画像に横筋ノイズが発生するのを抑制できる。

図９を用いて、図８とは異なる本実施形態のイメージセンサの変形例について説明する。
参照電圧生成回路８内の電流源回路８２において、定電流源８８Ａ，８９Ａの駆動特性、例えば、定電流源８８Ａ，８９Ａの供給電流Ｉｐ，Ｉｎの大きさが、異なってもよい。

定電流源８９Ａの供給電流Ｉｎが、定電流源８８Ａの供給電流Ｉｐより大きい場合、供給電流Ｉｎによる積分回路８０の積分期間Ｔｉｎｉは、供給電流Ｉｐによる積分回路８０の積分期間Ｔｒｓｔより短くなる。例えば、供給電流Ｉｎの大きさがｋ倍になると、供給電流Ｉｎにおける積分期間Ｔｉｎｉ、すなわち、参照電圧ＶＲＥＦの電圧値が初期値に戻るまでの期間Ｔｉｎｉは、１／ｋ倍になる。

それゆえ、供給電流の関係が“Ｉｐ＝Ｉｎ”に設定される場合に対して、定電流源８９Ａの供給電流Ｉｎの大きさが、定電流源８８Ａの供給電流Ｉｐのｋ倍に設定された場合、積分期間Ｔｒｎは、積分期間Ｔｒｐの１／ｋ倍になる。この場合、図９に示されるように、単調増加するランプ波形の電圧Ｖｒｐ２’の傾きの絶対値は、単調減少するランプ波形の電圧Ｖｒ１の傾きの絶対値より大きくなる。

この結果として、参照電圧ＶＲＥＦの電圧値を初期値にリセットするための期間Ｔｉｎｉが短縮され、デジタルカウンタ処理及びＣＤＳ処理のための期間Ｔａｄを短縮できる。したがって、参照電圧ＶＲＥＦのリセット動作のための定電流源８９Ａの供給電流Ｉｎの大きさが、画素信号のサンプリング動作のための定電流源８８Ａの供給電流Ｉｐの大きさより大きく設定されることによって、イメージセンサの処理速度を向上できる。

尚、図８に示される動作のように、定電流源８８Ａの供給電流Ｉｐによって参照電圧ＶＲＥＦの電圧値が初期値にリセットされる場合には、定電流源８８Ａの供給電流Ｉｐの大きさを、定電流源８９Ａの供給電流Ｉｎの大きさより大きくすればよい。

ここでは、第１の実施形態のイメージセンサの回路構成及び動作を例示して、本実施形態の変形例について説明したが、第２の実施形態のイメージセンサの回路構成及び動作に対して、本変形例を適用できるのはもちろんである。

図８及び図９に示される本実施形態のイメージセンサの変形例においても、第１及び第２の実施形態のイメージセンサと同様に、イメージセンサの画質を向上できる。

以上のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：画素部、１０：制御部、２：行選択回路、３：負荷回路、４：ＡＤ変換回路、５：画像処理回路、６：画素、７：カラムＡＤＣ、８：参照電圧生成回路、８０：積分回路、８２：電流源回路、８４：ＤＣバイアス回路，８７：サンプリングホールド回路。

Claims (6)

1. 光電変換素子をそれぞれ有する複数の画素からの基準電圧と信号電圧とに対して信号処理を施して、前記基準電圧と前記信号電圧との差分値に対応するデジタル値を出力するＡＤ変換回路と、
   第１及び第２のパルス波形の参照電圧を、前記ＡＤ変換回路に出力する参照電圧生成回路と、
   を具備し、
   前記参照電圧生成回路は、第１及び第２の入力端子を有する積分回路と、前記第１の入力端子に接続されるバイアス回路と、前記第２の入力端子に接続される電流源回路とを含み、
   前記参照電圧生成回路は、
   前記参照電圧と前記基準電圧とを比較する第１の信号処理において、前記電流源回路からの第１の電流を前記積分回路に供給し、前記第１のパルス波形を生成し、
   前記第１の信号処理の後に、前記電流源回路からの第２の電流を前記積分回路に供給し、前記第１のパルス波形の電圧値を初期値に戻し、
   前記参照電圧と前記信号電圧とを比較する第２の信号処理において、前記第１の電流を前記積分回路に供給し、前記第２のパルス波形を出力する、
   ことを特徴とする固体撮像装置。
2. 光電変換素子をそれぞれ有する複数の画素からの基準電圧と信号電圧との差分値に対応するデジタル値を出力するＡＤ変換回路と、
   第１及び第２のパルス波形の参照電圧を、前記ＡＤ変換回路に出力する参照電圧生成回路と、
   を具備し、
   前記参照電圧生成回路は、
   出力端子と第１及び第２の入力端子とを有するオペアンプと、前記第２の入力端子と前記出力端子との間に並列に接続される容量素子と、を含む積分回路と、
   第１のスイッチ素子を介して第１の電流を前記積分回路に供給する第１の電流源と、第２のスイッチを介して第２の電流を前記積分回路に供給する第２の電流源と、を含む電流源回路と、
   前記第１の入力端子にバイアス電圧を出力するバイアス回路と、
   を含んでいることを特徴とする固体撮像装置。
3. 前記参照電圧生成回路は、
   前記電流源回路から前記積分回路に前記第１の電流を出力し、前記参照電圧の前記第１及び第２のパルス波形を生成し、
   前記積分回路から前記電流源回路に前記第２の電流を引き込んで、前記参照電圧を初期値に戻す、
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記第１のパルス波形の出力期間の長さと前記初期値に戻す期間の長さとが同じであり、且つ、前記第１の電流の大きさと前記第２の電流の大きさが同じである、
   ことを特徴とする請求項１又は３に記載の固体撮像装置。
5. 前記バイアス回路と前記積分回路の第１の入力端子との間に接続されるサンプルホールド回路を、さらに具備し、
   前記参照電圧生成回路が前記参照電圧を生成している期間において、前記バイアス回路は前記積分回路から電気的に分離され、前記サンプルホールド回路が保持した前記バイアス電圧が、前記オペアンプの第１の入力端子に出力される、
   ことを特徴とする請求項２に記載の固体撮像装置。
6. 前記第２の電流の大きさは、前記第１の電流の大きさより大きい、
   ことを特徴とする請求項１又は２に記載の固体撮像装置。

Images