WO2018025658A1 - 撮像素子、駆動方法、および電子機器 - Google Patents

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WO2018025658A1
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slope
sampling
conversion
signal
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立太 岡元
洋介 植野
恭範 佃
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to an imaging device, a driving method, and an electronic device, and more particularly, to an imaging device, a driving method, and an electronic device that can perform imaging at higher speed.
  • a solid-state imaging device such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) image sensor is used.
  • the solid-state imaging device has a pixel in which a PD (photodiode) that performs photoelectric conversion and a plurality of transistors are combined, and outputs from a plurality of pixels arranged on an image plane on which a subject image is formed. An image is constructed based on the pixel signals to be processed.
  • the CMOS image sensor uses a column parallel single slope ADC (Analog-to-digital Converter) to compare the pixel signal output from the pixel with the single slope reference signal and perform AD conversion of the pixel signal. By performing in parallel for each column, high-speed AD conversion of the pixel signal can be realized. Furthermore, the CMOS image sensor can reduce noise generated in the pixel signal by performing AD conversion processing on the same pixel signal a plurality of times by the column parallel single slope ADC (multi-sampling).
  • ADC Analog-to-digital Converter
  • Patent Document 1 random noise such as quantization noise and circuit noise associated with AD conversion is performed by executing digital integration processing in which an n-bit AD conversion process is repeated twice or more for a signal to be processed.
  • a solid-state imaging device that can be reduced is disclosed.
  • the present disclosure has been made in view of such a situation, and makes it possible to perform imaging at higher speed.
  • An imaging device includes a pixel array in which a plurality of pixels are arranged in a matrix, and pixel signals output from the pixels in parallel for each column of the pixels arranged in the pixel array.
  • An AD converter that performs AD (Analog-to-digital) conversion, and a reference signal that generates a reference signal having a waveform having a constant slope that the AD converter refers to when AD-converting the pixel signal A generation unit, wherein the AD conversion unit performs sampling of a P-phase period in which the pixel signal at the reset level of the pixel is AD-converted with respect to the same pixel signal, and according to the amount of light received by the pixel
  • the reference signal generation unit includes a plurality of slopes in the D-phase period. First sampling period of the second slope than the slope of a predetermined length sampling period generates said reference signal is set to be
  • a driving method includes a pixel array in which a plurality of pixels are arranged in a matrix, and pixel signals output from the pixels in parallel for each column of the pixels arranged in the pixel array.
  • An AD converter that performs AD (Analog-to-digital) conversion, and a reference signal that generates a reference signal having a waveform having a constant slope that the AD converter refers to when AD-converting the pixel signal
  • the AD conversion unit performs sampling of a P-phase period in which the pixel signal at the reset level of the pixel is AD-converted with respect to the same pixel signal, and the pixel receives light.
  • the reference signal generation unit When performing multi-sampling in which at least one sampling of the D-phase period in which AD conversion is performed on the pixel signal at a level corresponding to the amount of light that has been performed is performed, the reference signal generation unit includes the D-phase period The reference signal in which the sampling period of the second slope other than the first slope, which is the sampling period of a predetermined length, is set shorter than the sampling period of the first slope among the plurality of slopes in the generation. To do.
  • An electronic device includes a pixel array in which a plurality of pixels are arranged in a matrix, and pixel signals output from the pixels in parallel for each column of the pixels arranged in the pixel array.
  • An AD converter that performs AD (Analog-to-digital) conversion, and a reference signal that generates a reference signal having a waveform having a constant slope that the AD converter refers to when AD-converting the pixel signal A generation unit, and the AD conversion unit performs sampling of a P-phase period in which a pixel signal at the reset level of the pixel is AD-converted with respect to the same pixel signal, and the amount of light received by the pixel
  • the reference signal generation unit includes a plurality of slopes in the D phase period. First sampling period of the second slope than the slope of a predetermined length sampling period generates said reference signal is set to be
  • sampling in a P phase period in which a pixel signal at a reset level of the pixel is AD converted, and a pixel signal at a level corresponding to the amount of light received by the pixel When multi-sampling is performed in which sampling in the D-phase period for AD conversion is performed at least once, the second slope other than the first slope that is the sampling period of a predetermined length among the plurality of slopes in the D-phase period.
  • the reference signal in which the sampling period of the slope is set shorter than the sampling period of the first slope is generated.
  • imaging can be performed at higher speed.
  • FIG. 1 is a block diagram illustrating a configuration example of a first embodiment of an image sensor to which the present technology is applied.
  • the image sensor 11 includes a pixel array 12, a vertical scanning unit 13, a readout current control unit 14, a reference signal generation unit 15, a clock signal generation unit 16, a column parallel ADC 17, and a data processing unit 18.
  • the pixel array 12 is a light receiving surface that receives light collected by an optical system (not shown).
  • a plurality of pixels 21 are arranged in a matrix in the pixel array 12, and each pixel 21 is connected to the vertical scanning unit 13 for each row via a horizontal signal line 22, and the vertical signal line 23 is connected to the pixel array 12.
  • the plurality of pixels 21 each output a pixel signal at a level corresponding to the amount of light received, and an image of a subject formed on the pixel array 12 is constructed from these pixel signals.
  • the vertical scanning unit 13 sequentially supplies various drive signals for driving each pixel 21 to the pixels 21 via the horizontal signal lines 22 for each row of the plurality of pixels 21 arranged in the pixel array 12. .
  • the vertical scanning unit 13 transfers a charge generated in the PD of the pixel 21 to an FD (Floating Diffusion) unit, a reset signal that resets the charge accumulated in the PD and FD unit, and the vertical signal line 23.
  • a selection signal for selecting the pixel 21 connected to is output.
  • the read current control unit 14 includes a current source circuit 24 connected to the vertical signal line 23 for each column of the pixels 21 of the pixel array 12, and controls a current for reading a pixel signal from the pixels 21. .
  • a pixel signal read from the pixel 21 by the read current control unit 14 is supplied to the column parallel ADC 17 as the potential VSL of the vertical signal line 23.
  • the reference signal generation unit 15 generates a reference signal SLP having a waveform having a constant slope for comparison with the potential VSL of the vertical signal line 23 when the column parallel ADC 17 AD-converts the pixel signal.
  • the parallel ADC 17 is supplied.
  • the clock signal generator 16 generates a clock signal CLK having a predetermined clock frequency for sampling the potential VSL of the vertical signal line 23 when the column parallel ADC 17 AD-converts the pixel signal, and supplies the clock signal CLK to the column parallel ADC 17. To do.
  • the column parallel ADC 17 performs CDS (Correlated Double Sampling) processing on the pixel signals output from the plurality of pixels 21 via the vertical signal line 23, thereby performing AD conversion of the pixel signals in a column parallel manner. And reset noise.
  • CDS Correlated Double Sampling
  • the column parallel ADC 17 has a counter value (P phase) obtained by sampling the potential VSL of the vertical signal line 23 at the reset level of the pixel 21 and the potential of the vertical signal line 23 at a level corresponding to the amount of light received by the pixel 21.
  • the difference from the counter value (D phase) obtained by sampling VSL is output as pixel value data obtained by AD converting an analog pixel signal.
  • the column parallel ADC 17 performs D when the light received by the pixel 21 is bright and when the light received by the pixel 21 is dark (not bright). The number of samplings for phase sampling can be switched.
  • the column parallel ADC 17 includes a comparator 25, a signal determination latch 26, a counter 27, and a data holding latch 28 in a number corresponding to the number of columns of the pixels 21 of the pixel array 12, respectively.
  • the comparator 25 compares the pixel signal supplied from the pixel 21 via the vertical signal line 23 with the reference signal SLP supplied from the reference signal generation unit 15, and outputs a comparison result signal CMO indicating the comparison result. .
  • the comparator 25 outputs the comparison result signal CMO indicating the L level when the potential VSL of the vertical signal line 23 is equal to or higher than the reference signal SLP, and the H level when the potential VSL of the vertical signal line 23 is lower than the reference signal SLP.
  • a comparison result signal CMO is output.
  • the signal determination latch 26 determines whether or not the light received by the pixel 21 is bright, and holds the determination result. That is, the signal determination latch 26 holds a 1-bit determination signal G according to the level of the comparison result signal CMO at the determination timing for determining the amplitude of the potential VSL of the vertical signal line 23, and the determination signal G is Notify the counter 27.
  • the comparator 25 when the light received by the pixel 21 is dark, the comparator 25 outputs an L level comparison result signal CMO (for example, see A in FIG. 2 described later) at the determination timing. In this case, the signal determination latch 26 holds an L-level determination signal G indicating a process of making the D-phase sampling count the same as the P-phase sampling count. On the other hand, when the light received by the pixel 21 is bright, the comparator 25 outputs an H level comparison result signal CMO (for example, see B in FIG. 2 described later) at the determination timing. In this case, the signal determination latch 26 holds an H-level determination signal G indicating a process of setting the D-phase sampling count to only one.
  • L level comparison result signal CMO for example, see A in FIG. 2 described later
  • the counter 27 obtains a counter value obtained by sampling the potential VSL of the vertical signal line 23 by counting the clock signal CLK supplied from the clock signal generation unit 16 and holds it in the data holding latch 28.
  • the counter 27 obtains the P-phase counter value P by counting down the potential VSL of the vertical signal line 23 in the P phase, and counts up the potential VSL of the vertical signal line 23 in the D phase.
  • the counter value D is acquired.
  • the counter 27 can execute multi-sampling in which the potential VSL of the vertical signal line 23 is sampled a plurality of times in each of the P phase and the D phase. At this time, as will be described later with reference to FIGS. 2 and 3, the counter 27 can perform sampling by switching the number of D-phase samplings according to the determination signal G held in the signal determination latch 26.
  • the data holding latch 28 holds the pixel value data acquired by the counter 27 and supplies it to the data processing unit 18 as appropriate.
  • the data processing unit 18 reads out the pixel value data held in the data holding latch 28 and performs various data processing such as noise removal processing and motion detection processing using pixel value data of a plurality of adjacent pixels 21, for example. And output to a subsequent image processing circuit (not shown).
  • the imaging device 11 is configured, and by performing multi-sampling in the column parallel ADC 17, random noise such as quantization noise and circuit noise accompanying AD conversion can be reduced.
  • the imaging device 11 performs processing for sampling the D phase at the same number of sampling times as the P phase sampling times according to the brightness of the light received by the pixels 21, and once for performing the D phase sampling (P The processing to be performed can be switched only by less than the number of phase samplings). Thereby, as will be described later with reference to FIGS. 2 and 3, the image sensor 11 shortens the sampling period required for D-phase sampling, that is, shortens the processing time of the AD conversion processing of the pixel signal. Therefore, imaging can be performed at higher speed.
  • the imaging device 11 can adaptively determine the brightness of the light received by the pixels 21 for each column of the pixels 21.
  • the image sensor 11 may have a configuration in which the column parallel ADC 17 does not have the data holding latch 28, for example.
  • a first driving method of the image sensor 11 will be described with reference to FIG.
  • processing for obtaining pixel value data is performed using a value obtained by adding P-phase counter values that are subjected to multi-sampling (sampling twice in the example of FIG. 2).
  • the process for obtaining the pixel value data by the method is hereinafter referred to as a P-phase addition process as appropriate.
  • the reference signal generator 15 generates a reference signal SLP having a first P-phase slope, a second P-phase slope, a determination level potential, a first D-phase slope, and a second D-phase slope. That is, as shown in FIG. 2A and FIG. 2B, the reference signal generator 15 generates a first P-phase slope that rises at a constant gradient during the P-phase period, and then descends at a constant gradient. A second P-phase slope is generated.
  • the reference signal generator 15 maintains a constant determination level potential for determining the magnitude of the amplitude of the potential VSL of the vertical signal line 23 during the P-phase period and the D-phase period. Thereafter, the reference signal generation unit 15 generates a first D-phase slope that rises at a constant gradient in the D-phase period, and then generates a second D-phase slope that falls at a constant gradient.
  • the clock signal generation unit 16 generates a clock having a predetermined clock frequency in a period corresponding to each of the first P-phase slope, the second P-phase slope, the first D-phase slope, and the second D-phase slope.
  • a signal CLK is generated.
  • the reference signal SLP generated by the reference signal generation unit 15 and the clock signal generation unit 16 have the same waveform regardless of the amplitude of the potential VSL of the vertical signal line 23.
  • the amplitude of the potential VSL of the vertical signal line 23 becomes small as shown in A of FIG.
  • the amplitude of the potential VSL of the vertical signal line 23 increases as shown in FIG.
  • the amplitude of the potential VSL of the vertical signal line 23 represents the difference between the reset level of the pixel signal output from the pixel 21 and the signal level, and corresponds to the amount of light received by the pixel 21.
  • the potential VSL of the vertical signal line 23 changes as the charge generated in the PD of the pixel 21 is transferred to the FD portion after the P-phase period, and the potential VSL of the vertical signal line 23.
  • the magnitude of the amplitude of the potential VSL of the vertical signal line 23 is determined.
  • the signal determination latch 26 holds an L-level determination signal G indicating a process of making the D-phase sampling count the same as the P-phase sampling count.
  • the signal determination latch 26 holds an H-level determination signal G indicating a process of setting the D-phase sampling count to only one.
  • CMO switches from L level to H level. Therefore, the counter 27 counts down from this timing until the first P-phase slope is completed, samples the potential VSL of the vertical signal line 23, obtains the first P-phase counter value P1, and the data It is held by the holding latch 28.
  • the counter 27 counts down until this timing from the start of the second P-phase slope, samples the potential VSL of the vertical signal line 23, and obtains the second P-phase counter value P2.
  • the data is held in the data holding latch 28.
  • the comparison result signal CMO output from the comparator 25 is at L level, and the signal determination latch 26 holds the L level determination signal G. Accordingly, the counter 27 performs a process of making the D-phase sampling count the same as the P-phase sampling count.
  • the result signal CMO is switched from the L level to the H level. Therefore, the counter 27 counts up from this timing until the end of the first D-phase slope, samples the potential VSL of the vertical signal line 23, obtains the first D-phase counter value D1,
  • the data holding latch 28 holds the data.
  • the counter 27 counts up to this timing after the start of the second D-phase slope and samples the potential VSL of the vertical signal line 23 to obtain the second D-phase counter value D2.
  • the data holding latch 28 holds the data.
  • the comparator 25 and the counter 27 perform the same operation as the case where the amplitude of the potential VSL of the vertical signal line 23 is small, and thus the description thereof is omitted.
  • the potential VSL of the vertical signal line 23 becomes lower than the reference signal SLP between the P-phase period and the D-phase period. Therefore, at the timing when the potential VSL of the vertical signal line 23 becomes less than the reference signal SLP, the comparison result signal CMO output from the comparator 25 is switched from L level to H level, and the signal determination latch 26 has the H level. The determination signal G is held. Therefore, the counter 27 performs a process of setting the D-phase sampling count to only one.
  • the counter 27 stops counting during the period when the reference signal SLP is the first D-phase slope, does not sample the potential VSL of the vertical signal line 23, and the data holding latch 28 counts the counter value at that time Is maintained.
  • the counter 27 starts counting up with a counter width that is twice the counter-down counter width in the P phase.
  • the comparison result signal CMO output from the comparator 25 is output at the timing when the reference signal SLP of the second D-phase slope falls at a constant gradient and becomes less than the potential VSL of the vertical signal line 23 of the signal level. , Switching from H level to L level. Accordingly, the counter 27 counts up with a double count-up width from the start of the second D-phase slope until the timing, and samples the potential VSL of the vertical signal line 23 to obtain the second D-phase slope. Counter value D2 is acquired and held in the data holding latch 28.
  • the imaging device 11 performs the D phase sampling with the same number of samplings as the P phase samplings according to the brightness of the light received by the pixels 21; The process is performed by switching the process of performing the D phase sampling only once.
  • the D-phase sampling period is set to a time required for AD conversion of the pixel signal (potential VSL having a large amplitude) when the pixel 21 receives bright light.
  • the sampling period required for D-phase sampling is greater than when the light received by the pixel 21 is bright. It can be short. That is, in this case, the D-phase sampling period is set to a time necessary for AD conversion of the pixel signal (potential VSL having a small amplitude) when the pixel 21 receives dark light. Thereby, the image sensor 11 can set the period of the first D-phase slope shorter than the conventional one.
  • the imaging device 11 samples only the potential VSL of the vertical signal line 23 with a small amplitude (A in FIG. 2) in the first D-phase slope, and samples the potential VSL of the vertical signal line 23 with a large amplitude. (B in FIG. 2). Therefore, the imaging device 11 can set the period of the first D-phase slope to the minimum time necessary for sampling the potential VSL of the vertical signal line 23 having a small amplitude.
  • the D-phase sampling period can be shortened as compared with the conventional case, and therefore the processing time of the AD conversion processing as a whole for performing multi-sampling. Can be shortened. Thereby, the image sensor 11 can perform imaging at higher speed.
  • the first driving method obtains pixel value data using a value obtained by adding the counter values of the P phase, for example, better S / N (signal / noise) than the second driving method. Ratio pixel value data can be acquired.
  • sampling is performed with a counter width twice as large as the counter width in the P phase using the second D phase slope.
  • the second D-phase slope is used and the counter width is four times the counter width in the P-phase, that is, according to the number of times of multi-sampling. Sampling is performed with an integer multiple of the counter width.
  • the second driving method of the image sensor will be described.
  • a process for obtaining pixel value data is performed using a value obtained by averaging P-phase counter values that are subjected to multi-sampling (sampling twice in the example of FIG. 3).
  • the process for obtaining the pixel value data by the method is hereinafter referred to as a P-phase average process as appropriate.
  • FIG. 3A shows the potential VSL of the vertical signal line 23 in which the light received by the pixel 21 is dark and the amplitude is small as in FIG. 2A.
  • the comparator 25 and the counter 27 are shown in FIG. The operation is the same as described above with reference to A.
  • 3B shows the potential VSL of the vertical signal line 23 in which the light received by the pixel 21 is bright and the amplitude is large, as in FIG. 2B.
  • the comparator 25 and the counter 27 perform the same operation as in the case where the light received by the pixel 21 is dark in the P phase, and thus the description thereof is omitted.
  • the signal determination latch 26 holds the determination signal G at the H level, and the counter 27 performs a process of setting the D-phase sampling frequency to one time.
  • the counter 27 stops counting during the period in which the reference signal SLP is the first D-phase slope, and does not sample the potential VSL of the vertical signal line 23.
  • the counter 27 starts counting up when the second D-phase slope is started.
  • the count-up is performed with the same normal counter width as the counter width in the P phase.
  • the comparison result signal CMO output from the comparator 25 is output at the timing when the reference signal SLP of the second D-phase slope falls at a constant gradient and becomes less than the potential VSL of the vertical signal line 23 of the signal level. , Switching from H level to L level. Accordingly, the counter 27 counts up to this timing after the start of the second D-phase slope and samples the potential VSL of the vertical signal line 23 to obtain the second D-phase counter value D2.
  • the data holding latch 28 holds the data.
  • the image sensor 11 has the same sampling count as the P-phase sampling count according to the brightness of the light received by the pixel 21 in the same manner as the first driving method.
  • a process of sampling the D phase and a process of performing the D phase sampling only once are switched.
  • the imaging device 11 can set the period of the first D-phase slope to the minimum time necessary for sampling the potential VSL of the vertical signal line 23 having a small amplitude. Therefore, the image sensor 11 can shorten the processing time of the AD conversion processing as a whole for performing multi-sampling, and can perform imaging at higher speed.
  • FIG. 4 is a block diagram illustrating a configuration example of the second embodiment of the image sensor.
  • the same reference numerals are given to the same components as those in the image sensor 11 shown in FIG. 1, and detailed description thereof is omitted.
  • the image sensor 11 ⁇ / b> A includes a pixel array 12, a vertical scanning unit 13, a read current control unit 14, a reference signal generation unit 15, a clock signal generation unit 16, and the image sensor 11 of FIG. 1.
  • a data processing unit 18 is provided.
  • the image sensor 11A is different from the column parallel ADC 17 of the image sensor 11 in FIG. 1 in the configuration of the column parallel ADC 17A.
  • the column parallel ADC 17A includes a comparator 25, a signal determination latch 26, two counters 27-1 and 27-2, and two data holding latches 28-1 and 28-2. It is configured to have a number corresponding to the number of columns.
  • the signal determination latch 26 notifies the counter 27-1 of the stored determination signal G.
  • the counter 27-1 performs D-phase sampling according to the determination signal G notified from the signal determination latch 26, when the light received by the pixel 21 is bright and when the light received by the pixel 21 is dark (not bright). Change the number of samplings. Specifically, when the light received by the pixel 21 is dark, the counter 27-1 samples the first P-phase counter value P1 and the second D-phase counter value D2, and the pixel 21 receives the light. If the received light is bright, only the first P-phase counter value P1 is sampled.
  • the counter 27-2 samples the second P-phase counter value P2 and the second D-phase counter value D2.
  • the data holding latch 28-1 holds the pixel value data acquired by the counter 27-1
  • the data holding latch 28-2 holds the pixel value data acquired by the counter 27-2.
  • the imaging device 11A is configured, and random noise such as quantization noise and circuit noise accompanying AD conversion can be reduced by executing multi-sampling in the column parallel ADC 17A. Also in the image sensor 11A, similarly to the image sensor 11 in FIG. 1, the sampling interval for sampling the D phase can be shortened to perform imaging at a higher speed.
  • the image sensor 11A uses the count values of both the counter 27-1 and the counter 27-2 when the light received by the pixel 21 is dark, and the counter 27 when the light received by the pixel 21 is bright. Only a count value of -2 is used. Therefore, for example, even when multi-sampling is performed four times, the image sensor 11A similarly uses the count values of both the counter 27-1 and the counter 27-2 when the light received by the pixel 21 is dark. When the light received by the pixel 21 is bright, only the count value of the counter 27-2 can be used. That is, the imaging device 11A can sample the counter values P1 to P3 and the counter values D1 to D3 by the counter 27-1, and can sample the counter values P4 and D4 by the counter 27-2. it can.
  • the counter value ((D1 + D2 + D3)-(P1 + P2 + P3)) is held in the data holding latch 28-1, and the counter value ((D4-P4) is held in the data holding latch 28-2. ) Is held.
  • the imaging device 11A is configured to include at least two counters 27 and two data holding latches 28-1 for each column of the pixels 21 of the pixel array 12, the imaging device 11A is performed twice or more times. Multi-sampling of the number of times can be supported.
  • the reference signal SLP generated by the reference signal generation unit 15 and the clock signal CLK generated by the clock signal generation unit 16 are the same as those in the first driving method described with reference to FIG. It is a waveform.
  • the counter 27-1 performs a countdown to perform the first reduction.
  • the P-phase counter value P1 is acquired and held in the data holding latch 28-1.
  • the counter 27-2 counts down to obtain the second P-phase counter value P2, and holds it in the data holding latch 28-2.
  • the counter 27-1 counts up to obtain the first D phase counter value D1, and holds it in the data holding latch 28-1.
  • the counter 27-2 counts up to acquire the second D-phase counter value D2, and holds it in the data holding latch 28-2.
  • the counter 27-1 stops counting and does not sample the potential VSL of the vertical signal line 23. Therefore, the counter 27-1 keeps holding the first P-phase counter value P1. Since the first P-phase counter value P1 is not used in the subsequent processing, the counter 27-1 may not output the first P-phase counter value P1.
  • the counter 27-2 stops counting in a period in which the reference signal SLP is the first D-phase slope, and the data holding latch 28-2 does not perform sampling of the potential VSL of the vertical signal line 23.
  • the counter value at the time is maintained.
  • the counter 27-2 starts counting up when the second D-phase slope is started.
  • the counter 27-2 counts up until the timing when the reference signal SLP of the second D-phase slope falls at a constant gradient and becomes lower than the potential VSL of the vertical signal line 23 of the signal level.
  • the image sensor 11A has the same number of times of P-phase sampling as the light received by the pixel 21 in the same manner as in the first and second driving methods.
  • a process of sampling the D phase by the number of sampling times and a process of performing the D phase sampling only once are switched.
  • the image sensor 11A sets the period of the first D-phase slope to the minimum time necessary for sampling the potential VSL of the vertical signal line 23 having a small amplitude, as with the image sensor 11 described above. Can do. Therefore, the image sensor 11A can shorten the processing time of AD conversion processing as a whole for performing multi-sampling, and can perform imaging at higher speed.
  • slope signal As a first example of the slope signal, a slope that performs AD conversion while increasing the voltage value at the odd number is used, and a slope that performs AD conversion while decreasing the voltage at the even number is used. A slope signal is shown in which the slope turns back into a mountain shape.
  • FIG. 6A shows a slope signal when the P phase and the D phase are sampled twice.
  • the first example of the slope signal is the same as the waveform of the slope signal shown in FIG.
  • the slope signal has, in the P phase, a first P phase slope that performs AD conversion while increasing the voltage value, and a second P phase slope that performs AD conversion while decreasing the voltage value. Further, the slope signal has a first D-phase slope that performs AD conversion while increasing the voltage value and a second D-phase slope that performs AD conversion while decreasing the voltage value in the D phase.
  • the first P phase counter value P1 is acquired using the first P phase slope
  • the second P phase counter value P2 is acquired using the second P phase slope. Is done.
  • the first D phase counter value D1 is obtained using the first D phase slope
  • the second D phase counter value D2 is obtained using the second D phase slope. Is done.
  • FIG. 6B shows a slope signal when the P phase and the D phase are sampled four times.
  • a third P-phase slope that performs AD conversion and a fourth P-phase slope that performs AD conversion while lowering the voltage value are included.
  • the slope signal is a first D-phase slope that performs AD conversion while increasing the voltage value in the D phase, a second D-phase slope that performs AD conversion while decreasing the voltage value, and a voltage value that increases.
  • a third D-phase slope that performs AD conversion and a fourth D-phase slope that performs AD conversion while lowering the voltage value are included.
  • the first P-phase counter value P1 is acquired using the first P-phase slope
  • the second P-phase counter value P2 is acquired using the second P-phase slope
  • the third The third P-phase counter value P3 is acquired using the P-phase slope
  • the fourth P-phase counter value P4 is acquired using the fourth P-phase slope.
  • the first D-phase counter value D1 is acquired using the first D-phase slope
  • the second D-phase counter value D2 is acquired using the second D-phase slope
  • the third The third D-phase counter value D3 is acquired using the D-phase slope
  • the fourth D-phase counter value D4 is acquired using the fourth D-phase slope.
  • slope signal As a second example of the slope signal, a slope that performs AD conversion while decreasing the voltage value at the odd number is used, and a slope that performs AD conversion while increasing the voltage at the even number is used. A slope signal that turns the slope back into a valley shape is shown.
  • the slope signal has a first P-phase slope that performs AD conversion while decreasing the voltage value and a second P-phase slope that performs AD conversion while increasing the voltage value in the P phase.
  • the slope signal has a first D-phase slope that performs AD conversion while decreasing the voltage value and a second D-phase slope that performs AD conversion while increasing the voltage value in the D phase.
  • a third P-phase slope that performs AD conversion and a fourth P-phase slope that performs AD conversion while lowering the voltage value are included.
  • the slope signal is a first D-phase slope that performs AD conversion while increasing the voltage value in the D phase, a second D-phase slope that performs AD conversion while decreasing the voltage value, and a voltage value that increases.
  • a third D-phase slope that performs AD conversion and a fourth D-phase slope that performs AD conversion while lowering the voltage value are included.
  • the image sensor 11 of FIG. 1 and the image sensor 11A of FIG. 4 can acquire pixel value data in the same manner as described with reference to FIG.
  • FIG. 8 shows, as a third example of the slope signal, a slope signal that performs AD conversion while reducing the voltage in all the slopes.
  • the slope signal has a first P-phase slope that performs AD conversion while lowering the voltage value and a second P-phase slope that performs AD conversion while lowering the voltage value in the P phase.
  • the slope signal has a first D-phase slope that performs AD conversion while lowering the voltage value and a second D-phase slope that performs AD conversion while lowering the voltage value in the D phase.
  • the first P phase slope that performs AD conversion while decreasing the voltage value the second P phase slope that performs AD conversion while decreasing the voltage value, and the voltage value while decreasing the voltage value.
  • a third P-phase slope that performs AD conversion and a fourth P-phase slope that performs AD conversion while lowering the voltage value are included.
  • the slope signal is a first D-phase slope that performs AD conversion while decreasing the voltage value in the D-phase, a second D-phase slope that performs AD conversion while decreasing the voltage value, and a voltage value that decreases.
  • a third D-phase slope that performs AD conversion and a fourth D-phase slope that performs AD conversion while lowering the voltage value are included.
  • the image sensor 11 in FIG. 1 and the image sensor 11A in FIG. 4 can acquire pixel value data in the same manner as described with reference to FIG.
  • the waveform of the slope signal is not limited to the example described above.
  • the slope signal that performs AD conversion while increasing the voltage in all the slopes, and the P phase and D phase are sampled four times or more.
  • Such a slope signal may be used.
  • the number of slopes for sampling the P phase may be different from the number of slopes for sampling the D phase.
  • the D phase sampling period sampled when the light received by the pixel 21 is bright is long, and the other D phase sampling periods are necessary for sampling the potential VSL of the vertical signal line 23 having a small amplitude.
  • the waveform of the slope signal may be any waveform.
  • the D-phase sampling count has been described as only one. However, for example, if the D-phase sampling count is less than the P-phase sampling count, For example, the processing time of the AD conversion processing of the pixel signal can be shortened. That is, for example, when performing multi-sampling four times, when the light received by the pixel 21 is bright, the imaging device 11 may perform P-phase sampling four times and D-phase sampling twice. .
  • the imaging device 11 as described above is applied to various electronic devices such as an imaging system such as a digital still camera and a digital video camera, a mobile phone having an imaging function, or other devices having an imaging function. can do.
  • FIG. 9 is a block diagram illustrating a configuration example of an imaging device mounted on an electronic device.
  • the imaging apparatus 101 includes an optical system 102, an imaging element 103, a signal processing circuit 104, a monitor 105, and a memory 106, and can capture still images and moving images.
  • the optical system 102 includes one or more lenses, guides image light (incident light) from a subject to the image sensor 103, and forms an image on a light receiving surface (sensor unit) of the image sensor 103.
  • the above-described image sensor 11 is applied.
  • the image sensor 103 electrons are accumulated for a certain period according to an image formed on the light receiving surface via the optical system 102. Then, a signal corresponding to the electrons accumulated in the image sensor 103 is supplied to the signal processing circuit 104.
  • the signal processing circuit 104 performs various signal processing on the pixel signal output from the image sensor 103.
  • An image (image data) obtained by performing signal processing by the signal processing circuit 104 is supplied to the monitor 105 and displayed, or supplied to the memory 106 and stored (recorded).
  • an image with less noise can be captured at high speed by applying the imaging element 11 described above.
  • FIG. 10 is a diagram illustrating a usage example in which the above-described image sensor is used.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • a pixel array in which a plurality of pixels are arranged in a matrix;
  • An AD conversion unit that performs AD (Analog-to-digital) conversion of pixel signals output from the pixels in parallel for each column of the pixels arranged in the pixel array;
  • the AD conversion unit includes a reference signal generation unit that generates a reference signal having a waveform having a slope of a certain gradient that is referred to when AD converting the pixel signal;
  • the AD conversion unit performs sampling of a P phase period during which AD conversion is performed on the pixel signal at the reset level of the pixel, and a pixel signal at a level corresponding to the amount of light received by the pixel.
  • a sampling period of a second slope other than the first slope that is a sampling period of a predetermined length among the plurality of slopes in the D phase period is the sampling period of the first slope.
  • the AD conversion unit performs a first process in which the number of samplings in the D-phase period is the same as the number of samplings in the P-phase period, and the number of samplings in the D-phase period is less than the number of samplings in the P-phase period.
  • the AD conversion unit performs the first process when the light received by the pixel to be subjected to AD conversion is dark, and performs the first processing when the light received by the pixel to be subjected to AD conversion is bright.
  • the sampling period of the first slope is set to a time required for AD conversion of a pixel signal when the pixel receives bright light
  • the imaging element according to (2) or (3), wherein the sampling period of the second slope is set to a time required for AD conversion of a pixel signal when the pixel receives dark light.
  • the AD conversion unit for each row of the pixels arranged in the pixel array, A comparator that compares the pixel signal supplied from the pixel with a reference signal supplied from the reference signal generator; A signal determination holding unit that holds a determination signal indicating whether the light received by the pixel is bright based on a comparison result by the comparator; A counter that samples the pixel signal by counting a clock signal having a predetermined clock frequency, and The counter performs sampling of the pixel signal by switching between the first process and the second process according to the determination signal held in the signal determination holding unit.
  • the AD converter is configured to further include a data holding unit that holds a counter value output from the counter for each row of the pixels arranged in the pixel array.
  • Image sensor (7)
  • the counter stops sampling in the sampling period of the second slope in the D-phase period, and performs the multi-sampling in the sampling period of the first slope.
  • the AD conversion unit includes at least two counters and the data holding unit for each row of the pixels arranged in the pixel array, One of the counters performs AD conversion of the pixel signal by switching between the first processing and the second processing in accordance with the determination signal held in the signal determination holding unit.
  • a data processing unit that performs data processing based on a counter value output from the counter;
  • the counter outputs a counter value sampled in the P-phase period and the D-phase period to the data processing unit,
  • the image sensor according to (5), wherein the data processing unit performs data processing for calculating pixel value data from the counter values.
  • the reference signal generation unit generates a slope signal that has a slope that performs AD conversion while increasing the voltage value at odd numbers, and that folds back into a mountain shape that has a slope that performs AD conversion while decreasing voltage at even numbers.
  • the imaging element according to any one of (1) to (10).
  • the reference signal generation unit generates a slope signal that has a slope that performs AD conversion while decreasing the voltage value at odd-numbered lines, and that has a slope that performs AD conversion while increasing voltage at even-numbered numbers.
  • the imaging element according to any one of (1) to (10).
  • (13) The imaging device according to any one of (1) to (10), wherein the reference signal generation unit generates a slope signal for performing AD conversion while reducing the voltage in all the slopes.
  • An AD conversion unit that performs AD (Analog-to-digital) conversion of pixel signals output from the pixels in parallel for each column of the pixels arranged in the pixel array;
  • the AD conversion unit includes: a reference signal generation unit that generates a reference signal having a waveform having a slope with a certain gradient that is referred to when the pixel signal is AD converted.
  • the AD conversion unit performs sampling of a P phase period during which AD conversion is performed on the pixel signal at the reset level of the pixel, and a pixel signal at a level corresponding to the amount of light received by the pixel.
  • a sampling period of a second slope other than the first slope that is a sampling period of a predetermined length among the plurality of slopes in the D phase period is the sampling period of the first slope.
  • a pixel array in which a plurality of pixels are arranged in a matrix;
  • An AD conversion unit that performs AD (Analog-to-digital) conversion of pixel signals output from the pixels in parallel for each column of the pixels arranged in the pixel array;
  • the AD conversion unit includes a reference signal generation unit that generates a reference signal having a waveform having a slope of a certain gradient that is referred to when the pixel signal is AD converted; For the same pixel signal, the AD conversion unit performs sampling of a P phase period during which AD conversion is performed on the pixel signal at the reset level of the pixel, and a pixel signal at a level corresponding to the amount of light received by the pixel.
  • a sampling period of a second slope other than the first slope that is a sampling period of a predetermined length among the plurality of slopes in the D phase period is the sampling period of the first slope.
  • An electronic device comprising an image sensor that generates the reference signal set shorter than the reference signal.

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Abstract

本開示は、より高速に撮像を行うことができるようにする撮像素子、駆動方法、および電子機器に関する。 撮像素子は、複数の画素が行列状に配置されている画素アレイと、画素アレイに配置されている画素の列ごとに、画素から出力される画素信号を並列的にＡＤ変換するＡＤ変換部と、ＡＤ変換部が、同一の画素信号に対して、画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部とを備える。そして、ＡＤ変換部が、同一の画素信号に対して、Ｐ相期間のサンプリングとＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、参照信号生成部は、Ｄ相期間における複数のスロープのうち、第２のスロープのサンプリング期間が、第１のスロープのサンプリング期間よりも短く設定された参照信号を生成する。本技術は、例えば、列並列ＡＤＣを備えたCMOSイメージセンサに適用できる。

Description

撮像素子、駆動方法、および電子機器
　本開示は、撮像素子、駆動方法、および電子機器に関し、特に、より高速に撮像を行うことができるようにした撮像素子、駆動方法、および電子機器に関する。
　従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、被写体の像が結像する像面に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
　また、CMOSイメージセンサは、列並列シングルスロープＡＤＣ（Analog-to-digital Converter）を利用し、画素から出力される画素信号とシングルスロープの参照信号とを比較して画素信号をＡＤ変換する処理を列ごとに並列的に行うことによって、画素信号の高速なＡＤ変換を実現することができる。さらに、CMOSイメージセンサは、同一の画素信号に対するＡＤ変換処理を列並列シングルスロープＡＤＣにより複数回行うこと（マルチサンプリング）によって、画素信号に発生するノイズの低減を図ることができる。
　例えば、特許文献１には、処理対象信号について、ｎビットのＡＤ変換処理を２回以上繰り返して行なうデジタル積分処理を実行することで、ＡＤ変換に伴う量子化ノイズや回路ノイズなどのランダムノイズを低減することができる固体撮像装置が開示されている。
特開２００９－２９６４２３号公報
　ところで、近年、CMOSイメージセンサによる撮像の高速化が図られている。これに伴い、マルチサンプリングによる画素信号のＡＤ変換処理の処理時間を短縮して、より高速に撮像を行うことが求められている。
　本開示は、このような状況に鑑みてなされたものであり、より高速に撮像を行うことができるようにするものである。
　本開示の一側面の撮像素子は、複数の画素が行列状に配置されている画素アレイと、前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部とを備え、前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する。
　本開示の一側面の駆動方法は、複数の画素が行列状に配置されている画素アレイと、前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部とを備える撮像素子の駆動方法において、前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する。
　本開示の一側面の電子機器は、複数の画素が行列状に配置されている画素アレイと、前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部とを有し、前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する。
　本開示の一側面においては、同一の前記画素信号に対して、画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングが行われる際に、Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、第１のスロープのサンプリング期間よりも短く設定された前記参照信号が生成される。
　本開示の一側面によれば、より高速に撮像を行うことができる。
本技術を適用した撮像素子の第１の実施の形態の構成例を示すブロック図である。 撮像素子の第１の駆動方法を説明する図である。 撮像素子の第２の駆動方法を説明する図である。 本技術を適用した撮像素子の第２の実施の形態の構成例を示すブロック図である。 撮像素子の第３の駆動方法を説明する図である。 スロープ信号の第１の例を示す図である。 スロープ信号の第２の例を示す図である。 スロープ信号の第３の例を示す図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜撮像素子の第１の構成例＞
　図１は、本技術を適用した撮像素子の第１の実施の形態の構成例を示すブロック図である。
　図１において、撮像素子１１は、画素アレイ１２、垂直走査部１３、読み出し電流制御部１４、参照信号生成部１５、クロック信号生成部１６、列並列ＡＤＣ１７、およびデータ処理部１８を備えて構成される。
　画素アレイ１２は、図示しない光学系により集光される光を受光する受光面である。画素アレイ１２には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直走査部１３に接続されるとともに、垂直信号線２３を介して列ごとに列並列ＡＤＣ１７に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号を出力し、それらの画素信号から、画素アレイ１２に結像する被写体の画像が構築される。
　垂直走査部１３は、画素アレイ１２に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動するための各種の駆動信号を、水平信号線２２を介して画素２１に供給する。例えば、垂直走査部１３は、画素２１のＰＤで発生した電荷をＦＤ（Floating Diffusion）部に転送する転送信号や、ＰＤおよびＦＤ部に蓄積されている電荷をリセットするリセット信号、垂直信号線２３に接続される画素２１を選択する選択信号などを出力する。
　読み出し電流制御部１４は、垂直信号線２３に接続される電流源回路２４を、画素アレイ１２の画素２１の列ごとに有して構成され、画素２１から画素信号を読み出すための電流を制御する。そして、読み出し電流制御部１４により画素２１から読み出される画素信号は、垂直信号線２３の電位ＶＳＬとして列並列ＡＤＣ１７に供給される。
　参照信号生成部１５は、列並列ＡＤＣ１７が画素信号をＡＤ変換する際に、垂直信号線２３の電位ＶＳＬと比較するための一定の勾配のスロープを有する波形の参照信号ＳＬＰを生成して、列並列ＡＤＣ１７に供給する。
　クロック信号生成部１６は、列並列ＡＤＣ１７が画素信号をＡＤ変換する際に、垂直信号線２３の電位ＶＳＬをサンプリングするための所定のクロック周波数のクロック信号ＣＬＫを生成して、列並列ＡＤＣ１７に供給する。
　列並列ＡＤＣ１７は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画素信号のＡＤ変換を列並列的に行うとともにリセットノイズを除去する。
　例えば、列並列ＡＤＣ１７は、画素２１のリセットレベルにおける垂直信号線２３の電位ＶＳＬをサンプリングしたカウンタ値（Ｐ相）と、画素２１が受光した光の光量に応じたレベルにおける垂直信号線２３の電位ＶＳＬをサンプリングしたカウンタ値（Ｄ相）との差分を、アナログの画素信号をＡＤ変換した画素値データとして出力する。このとき、列並列ＡＤＣ１７は、図２および図３を参照して後述するように、画素２１が受光した光が明るい場合と、画素２１が受光した光が暗い（明るくない）場合とで、Ｄ相のサンプリングを行うサンプリング回数を切り替えることができる。
　また、列並列ＡＤＣ１７は、図示するように、コンパレータ２５、信号判定ラッチ２６、カウンタ２７、およびデータ保持ラッチ２８を、それぞれ画素アレイ１２の画素２１の列数に応じた個数で有して構成される。なお、コンパレータ２５、信号判定ラッチ２６、カウンタ２７、およびデータ保持ラッチ２８は、画素２１の列ごとに同様に構成されており、以下では、ある１列における処理について説明する。
　コンパレータ２５は、垂直信号線２３を介して画素２１から供給される画素信号と、参照信号生成部１５から供給される参照信号ＳＬＰとを比較し、その比較結果を示す比較結果信号ＣＭＯを出力する。例えば、コンパレータ２５は、垂直信号線２３の電位ＶＳＬが参照信号ＳＬＰ以上であるときにはＬレベルを示す比較結果信号ＣＭＯを出力し、垂直信号線２３の電位ＶＳＬが参照信号ＳＬＰ未満であるときにはＨレベルを示す比較結果信号ＣＭＯを出力する。
　信号判定ラッチ２６は、画素２１が受光した光が明るいか否を判定し、その判定結果保持する。即ち、信号判定ラッチ２６は、垂直信号線２３の電位ＶＳＬの振幅の大きさを判定する判定タイミングにおける比較結果信号ＣＭＯのレベルに従った１ビットの判定信号Ｇを保持し、その判定信号Ｇをカウンタ２７に通知する。
　例えば、画素２１が受光した光が暗い場合には、判定タイミングにおいて、コンパレータ２５はＬレベルの比較結果信号ＣＭＯを出力（例えば、後述の図２のＡ参照）している。この場合、信号判定ラッチ２６は、Ｄ相のサンプリング回数をＰ相のサンプリング回数と同一とする処理を示すＬレベルの判定信号Ｇを保持する。一方、画素２１が受光した光が明るい場合には、判定タイミングにおいて、コンパレータ２５はＨレベルの比較結果信号ＣＭＯを出力（例えば、後述の図２のＢ参照）している。この場合、信号判定ラッチ２６は、Ｄ相のサンプリング回数を１回だけとする処理を示すＨレベルの判定信号Ｇを保持する。
　カウンタ２７は、クロック信号生成部１６から供給されるクロック信号ＣＬＫをカウントすることにより、垂直信号線２３の電位ＶＳＬをサンプリングしたカウンタ値を取得し、データ保持ラッチ２８に保持させる。例えば、カウンタ２７は、Ｐ相における垂直信号線２３の電位ＶＳＬをカウントダウンすることでＰ相のカウンタ値Ｐを取得し、Ｄ相における垂直信号線２３の電位ＶＳＬをカウントアップすることでＤ相のカウンタ値Ｄを取得する。
　また、カウンタ２７は、Ｐ相およびＤ相それぞれにおいて、垂直信号線２３の電位ＶＳＬを複数回サンプリングするマルチサンプリングを実行することができる。このとき、カウンタ２７は、図２および図３を参照して後述するように、信号判定ラッチ２６に保持されている判定信号Ｇに従って、Ｄ相のサンプリング回数を切り替えてサンプリングを行うことができる。
　データ保持ラッチ２８は、カウンタ２７により取得された画素値データを保持し、適宜、データ処理部１８に供給する。例えば、データ保持ラッチ２８は、カウントダウンにより取得されるＰ相のカウンタ値Ｐを保持し、その後、カウントダウンにより取得されるＤ相のカウンタ値Ｄが供給されると、それらの差分を画素値データ（＝Ｄ－Ｐ）として保持する。
　データ処理部１８は、データ保持ラッチ２８の保持されている画素値データを読み出して、例えば、隣接する複数の画素２１の画素値データを利用したノイズ除去処理や動き検出処理などの各種のデータ処理を施し、図示しない後段の画像処理回路に出力する。
　以上のように撮像素子１１は構成されており、列並列ＡＤＣ１７においてマルチサンプリングを実行することによって、ＡＤ変換に伴う量子化ノイズや回路ノイズなどのランダムノイズを低減することができる。
　そして、撮像素子１１は、画素２１が受光した光の明るさに応じて、Ｐ相のサンプリング回数と同一のサンプリング回数でＤ相のサンプリングを行う処理と、Ｄ相のサンプリングを行う１回（Ｐ相のサンプリング回数未満）だけ行う処理とを切り替えることができる。これにより、撮像素子１１は、図２および図３を参照して後述するように、Ｄ相のサンプリングに要するサンプリング期間を短縮すること、即ち、画素信号のＡＤ変換処理の処理時間を短縮することができ、より高速に撮像を行うことができる。また、撮像素子１１では、画素２１の列ごとに適応的に、画素２１が受光した光の明るさの判定を行うことができる。
　なお、撮像素子１１は、例えば、列並列ＡＤＣ１７がデータ保持ラッチ２８を有さない構成としてもよい。この場合、カウンタ２７から出力されるＰ相のカウンタ値ＰおよびＤ相のカウンタ値Ｄは、データ処理部１８に直接的に供給され、データ処理部１８において画素値データ（＝Ｄ－Ｐ）を求める演算が行われる。
　＜第１の駆動方法＞
　図２を参照して、撮像素子１１の第１の駆動方法について説明する。なお、第１の駆動方法では、マルチサンプリング（図２の例では２回のサンプリング）されるＰ相のカウンタ値を加算した値を用いて画素値データを求める処理が行われ、第１の駆動方法により画素値データを求める処理を、以下適宜、Ｐ相加算処理と称する。
　参照信号生成部１５は、第１のＰ相スロープ、第２のＰ相スロープ、判定レベル電位、第１のＤ相スロープ、および第２のＤ相スロープを有する参照信号ＳＬＰを生成する。即ち、図２のＡおよび図２のＢに示すように、参照信号生成部１５は、Ｐ相期間において、一定の勾配で上昇する第１のＰ相スロープを生成した後、一定の勾配で降下する第２のＰ相スロープを生成する。そして、参照信号生成部１５は、Ｐ相期間およびＤ相期間の間において、垂直信号線２３の電位ＶＳＬの振幅の大きさを判定するための一定の判定レベル電位を維持する。その後、参照信号生成部１５は、Ｄ相期間において、一定の勾配で上昇する第１のＤ相スロープを生成した後、一定の勾配で降下する第２のＤ相スロープを生成する。
　また、クロック信号生成部１６は、第１のＰ相スロープ、第２のＰ相スロープ、第１のＤ相スロープ、および第２のＤ相スロープそれぞれに対応する期間において、所定のクロック周波数のクロック信号ＣＬＫを生成する。
　ここで、参照信号生成部１５が生成する参照信号ＳＬＰ、および、クロック信号生成部１６は、垂直信号線２３の電位ＶＳＬの振幅の大きさに依らず同一の波形である。
　そして、撮像素子１１では、画素２１が受光した光が暗い場合、図２のＡに示すように、垂直信号線２３の電位ＶＳＬの振幅は小さくなる。一方、画素２１が受光した光が明るい場合、図２のＢに示すように、垂直信号線２３の電位ＶＳＬの振幅は大きくなる。ここで、垂直信号線２３の電位ＶＳＬの振幅は、画素２１から出力される画素信号のリセットレベルと信号レベルとの差を表し、画素２１が受光した光の光量に応じたものとなる。
　また、撮像素子１１では、Ｐ相期間の後、画素２１のＰＤで発生した電荷がＦＤ部に転送されるのに伴って垂直信号線２３の電位ＶＳＬが変化し、垂直信号線２３の電位ＶＳＬが安定したタイミングで、垂直信号線２３の電位ＶＳＬの振幅の大きさが判定される。
　従って、画素２１が受光した光が暗い場合、図２のＡに示すように、判定タイミングにおいて、垂直信号線２３の電位ＶＳＬは参照信号ＳＬＰ以上となり、コンパレータ２５は、Ｌレベルの比較結果信号ＣＭＯを出力する。この場合、信号判定ラッチ２６は、Ｄ相のサンプリング回数をＰ相のサンプリング回数と同一とする処理を示すＬレベルの判定信号Ｇを保持する。
　一方、画素２１が受光した光が明るい場合、図２のＢに示すように、判定タイミングにおいて、垂直信号線２３の電位ＶＳＬは参照信号ＳＬＰ未満となり、コンパレータ２５は、Ｈレベルの比較結果信号ＣＭＯを出力する。この場合、信号判定ラッチ２６は、Ｄ相のサンプリング回数を１回だけとする処理を示すＨレベルの判定信号Ｇを保持する。
　まず、図２のＡを参照して、画素２１が受光した光が暗く、垂直信号線２３の電位ＶＳＬの振幅が小さい場合におけるコンパレータ２５およびカウンタ２７の動作について説明する。
　Ｐ相において、第１のＰ相スロープの参照信号ＳＬＰが、一定の勾配で上昇して、リセットレベルの垂直信号線２３の電位ＶＳＬ以上となったタイミングで、コンパレータ２５から出力される比較結果信号ＣＭＯが、ＬレベルからＨレベルに切り替わる。従って、カウンタ２７は、このタイミングから第１のＰ相スロープが終了するまで、カウントダウンを行って垂直信号線２３の電位ＶＳＬをサンプリングし、第１のＰ相のカウンタ値Ｐ１を取得して、データ保持ラッチ２８に保持させる。
　続いて、第２のＰ相スロープの参照信号ＳＬＰが、一定の勾配で降下して、リセットレベルの垂直信号線２３の電位ＶＳＬ未満となったタイミングで、コンパレータ２５から出力される比較結果信号ＣＭＯが、ＨレベルからＬレベルに切り替わる。従って、カウンタ２７は、第２のＰ相スロープが開始されてから、このタイミングまで、カウントダウンを行って垂直信号線２３の電位ＶＳＬをサンプリングし、第２のＰ相のカウンタ値Ｐ２を取得して、データ保持ラッチ２８に保持させる。
　そして、画素２１が受光した光が暗い場合、コンパレータ２５から出力される比較結果信号ＣＭＯはＬレベルとなっており、信号判定ラッチ２６にはＬレベルの判定信号Ｇが保持される。従って、カウンタ２７は、Ｄ相のサンプリング回数をＰ相のサンプリング回数と同一とする処理を行う。
　その後、Ｄ相において、第１のＤ相スロープの参照信号ＳＬＰが、一定の勾配で上昇して、信号レベルの垂直信号線２３の電位ＶＳＬ以上となったタイミングで、コンパレータ２５から出力される比較結果信号ＣＭＯが、ＬレベルからＨレベルに切り替わる。従って、カウンタ２７は、このタイミングから第１のＤ相スロープが終了するまで、カウントアップを行って垂直信号線２３の電位ＶＳＬをサンプリングし、第１のＤ相のカウンタ値Ｄ１を取得して、データ保持ラッチ２８に保持させる。
　続いて、第２のＤ相スロープの参照信号ＳＬＰが、一定の勾配で降下して、信号レベルの垂直信号線２３の電位ＶＳＬ未満となったタイミングで、コンパレータ２５から出力される比較結果信号ＣＭＯが、ＨレベルからＬレベルに切り替わる。従って、カウンタ２７は、第２のＤ相スロープが開始されてから、このタイミングまで、カウントアップを行って垂直信号線２３の電位ＶＳＬをサンプリングし、第２のＤ相のカウンタ値Ｄ２を取得して、データ保持ラッチ２８に保持させる。
　このように、画素２１が受光した光が暗い場合、カウンタ２７は、Ｐ相のサンプリングとＤ相のサンプリングとを、それぞれ２回行う。そして、データ保持ラッチ２８において、第１のＤ相のカウンタ値Ｄ１および第２のＤ相のカウンタ値Ｐ２の加算値から、第１のＰ相のカウンタ値Ｐ１および第２のＰ相のカウンタ値Ｐ２の加算値を減算して得られる画素値データ（＝（Ｄ１＋Ｄ２）－（Ｐ１＋Ｐ２））が取得される。
　次に、図２のＢを参照して、画素２１が受光した光が明るく、垂直信号線２３の電位ＶＳＬの振幅が大きい場合におけるコンパレータ２５およびカウンタ２７の動作について説明する。
　ここで、Ｐ相においては、コンパレータ２５およびカウンタ２７は、垂直信号線２３の電位ＶＳＬの振幅が小さい場合と同様の動作を行うため、その説明は省略する。
　そして、画素２１が受光した光が明るい場合、Ｐ相期間およびＤ相期間の間で、垂直信号線２３の電位ＶＳＬが参照信号ＳＬＰ未満となる。このため、垂直信号線２３の電位ＶＳＬが参照信号ＳＬＰ未満となったタイミングで、コンパレータ２５から出力される比較結果信号ＣＭＯが、ＬレベルからＨレベルに切り替わり、信号判定ラッチ２６にはＨレベルの判定信号Ｇが保持される。従って、カウンタ２７は、Ｄ相のサンプリング回数を１回だけとする処理を行う。
　即ち、カウンタ２７は、参照信号ＳＬＰが第１のＤ相スロープである期間におけるカウントをストップし、垂直信号線２３の電位ＶＳＬのサンプリングを行わず、データ保持ラッチ２８では、その時点でのカウンタ値が維持される。そして、カウンタ２７は、第２のＤ相スロープが開始されると、Ｐ相におけるカウントダウンのカウンタ幅の２倍のカウンタ幅で、カウントアップを開始する。
　その後、第２のＤ相スロープの参照信号ＳＬＰが、一定の勾配で降下して、信号レベルの垂直信号線２３の電位ＶＳＬ未満となったタイミングで、コンパレータ２５から出力される比較結果信号ＣＭＯが、ＨレベルからＬレベルに切り替わる。従って、カウンタ２７は、第２のＤ相スロープが開始されてから、このタイミングまで、２倍のカウントアップ幅でカウントアップを行って垂直信号線２３の電位ＶＳＬをサンプリングし、第２のＤ相のカウンタ値Ｄ２を取得して、データ保持ラッチ２８に保持させる。
　このように、画素２１が受光した光が明るい場合、カウンタ２７は、Ｐ相のサンプリングを２回行い、Ｄ相のサンプリングを１回行う。そして、データ保持ラッチ２８において、第２のＤ相のカウンタ値Ｄ２の２倍した値から、第１のＰ相のカウンタ値Ｐ１および第２のＰ相のカウンタ値Ｐ２の加算値を減算して得られる画素値データ（＝２×Ｄ２－（Ｐ１＋Ｐ２））が取得される。
　以上のように、撮像素子１１は、第１の駆動方法において、画素２１が受光した光の明るさに応じて、Ｐ相のサンプリング回数と同一のサンプリング回数でＤ相のサンプリングを行う処理と、Ｄ相のサンプリングを行う１回だけ行う処理とを切り替えて行う。
　ここで、画素２１が受光した光が明るい場合、即ち、垂直信号線２３の電位ＶＳＬの振幅が大きい場合には、Ｄ相のサンプリングに要するサンプリング期間を長くする必要がある。即ち、この場合、Ｄ相のサンプリング期間は、画素２１が明るい光を受光したときの画素信号（振幅の大きな電位ＶＳＬ）をＡＤ変換するのに必要な時間に設定される。
　一方、画素２１が受光した光が暗い場合、即ち、垂直信号線２３の電位ＶＳＬの振幅が小さい場合には、Ｄ相のサンプリングに要するサンプリング期間は、画素２１が受光した光が明るい場合よりも短くてよい。即ち、この場合、Ｄ相のサンプリング期間は、画素２１が暗い光を受光したときの画素信号（振幅の小さな電位ＶＳＬ）をＡＤ変換するのに必要な時間に設定される。これにより、撮像素子１１は、第１のＤ相スロープの期間を、従来よりも短縮して設定することができる。
　即ち、撮像素子１１では、第１のＤ相スロープにおいて、振幅が小さい垂直信号線２３の電位ＶＳＬだけをサンプリングし（図２のＡ）、振幅が大きい垂直信号線２３の電位ＶＳＬのサンプリングは行われない（図２のＢ）。従って、撮像素子１１は、第１のＤ相スロープの期間を、振幅が小さい垂直信号線２３の電位ＶＳＬをサンプリングするのに必要な最小の時間に設定することができる。
　このように、撮像素子１１は、列並列ＡＤＣ１７においてマルチサンプリングを実行する際に、Ｄ相のサンプリング期間を従来よりも短縮することができるので、マルチサンプリングを行う全体としてのＡＤ変換処理の処理時間を短縮することができる。これにより、撮像素子１１は、より高速に撮像を行うことができる。
　また、第１の駆動方法は、Ｐ相のカウンタ値を加算した値を用いて画素値データを求めることより、例えば、第２の駆動方法と比較して良好なＳ／Ｎ（signal / noise）比の画素値データを取得することができる。
　なお、図２に示す第１の駆動方法では、２回のサンプリングを行うことより、第２のＤ相スロープを利用して、Ｐ相におけるカウンタ幅の２倍のカウンタ幅でサンプリングが行われている。これに対し、例えば、４回のサンプリングを行う場合には、第２のＤ相スロープを利用して、Ｐ相におけるカウンタ幅の４倍のカウンタ幅で、即ち、マルチサンプリングを行う回数に応じた整数倍のカウンタ幅でサンプリングが行われる。
　＜第２の駆動方法＞
　図３を参照して、撮像素子の第２の駆動方法について説明する。なお、第２の駆動方法では、マルチサンプリング（図３の例では２回のサンプリング）されるＰ相のカウンタ値を平均した値を用いて画素値データを求める処理が行われ、第２の駆動方法により画素値データを求める処理を、以下適宜、Ｐ相平均処理と称する。
　図３のＡには、図２のＡと同様に、画素２１が受光した光が暗く、振幅が小さい垂直信号線２３の電位ＶＳＬが示されており、コンパレータ２５およびカウンタ２７は、図２のＡを参照して上述した説明と同様に動作する。
　図３のＢには、図２のＢと同様に、画素２１が受光した光が明るく、振幅が大きい垂直信号線２３の電位ＶＳＬが示されている。また、画素２１が受光した光が明るい場合、Ｐ相において、コンパレータ２５およびカウンタ２７は、画素２１が受光した光が暗い場合と同様の動作を行うため、その説明は省略する。
　そして、画素２１が受光した光が明るい場合、信号判定ラッチ２６にはＨレベルの判定信号Ｇが保持されており、カウンタ２７は、Ｄ相のサンプリング回数を１回だけとする処理を行う。
　即ち、カウンタ２７は、参照信号ＳＬＰが第１のＤ相スロープである期間におけるカウントをストップし、垂直信号線２３の電位ＶＳＬのサンプリングを行わない。そして、第２の駆動方法においては、データ保持ラッチ２８は、この時点におけるカウンタ値を、第１のＰ相のカウンタ値Ｐ１および第２のＰ相のカウンタ値Ｐ２の平均値（＝（Ｐ１＋Ｐ２）／２）にシフトする。
　そして、カウンタ２７は、第２のＤ相スロープが開始されると、カウントアップを開始する。このとき、第２の駆動方法では、図２を参照して上述した第１の駆動方法と異なり、Ｐ相におけるカウンタ幅と同一の通常のカウンタ幅でカウントアップを行う。
　その後、第２のＤ相スロープの参照信号ＳＬＰが、一定の勾配で降下して、信号レベルの垂直信号線２３の電位ＶＳＬ未満となったタイミングで、コンパレータ２５から出力される比較結果信号ＣＭＯが、ＨレベルからＬレベルに切り替わる。従って、カウンタ２７は、第２のＤ相スロープが開始されてから、このタイミングまで、カウントアップを行って垂直信号線２３の電位ＶＳＬをサンプリングし、第２のＤ相のカウンタ値Ｄ２を取得して、データ保持ラッチ２８に保持させる。
　このように、画素２１が受光した光が明るい場合、カウンタ２７は、Ｐ相のサンプリングを２回行い、Ｄ相のサンプリングを１回行う。そして、データ保持ラッチ２８において、第２のＤ相のカウンタ値Ｄ２から、第１のＰ相のカウンタ値Ｐ１および第２のＰ相のカウンタ値Ｐ２の平均値を減算した画素値データ（＝Ｄ２－（Ｐ１＋Ｐ２）／２）が取得される。
　なお、第２の駆動方法では、画素２１が受光した光が明るい場合の画素値データに合わせるため、データ処理部１８において、画素２１が受光した光が暗い場合の画素値データを１／２にする処理（＝［（Ｄ１＋Ｄ２）－（Ｐ１＋Ｐ２）］／２）が行われる。
　以上のように、撮像素子１１は、第２の駆動方法において、第１の駆動方法と同様に、画素２１が受光した光の明るさに応じて、Ｐ相のサンプリング回数と同一のサンプリング回数でＤ相のサンプリングを行う処理と、Ｄ相のサンプリングを行う１回だけ行う処理とを切り替えて行う。このとき、上述したように、撮像素子１１は、第１のＤ相スロープの期間を、振幅が小さい垂直信号線２３の電位ＶＳＬをサンプリングするのに必要な最小の時間に設定することができる。従って、撮像素子１１は、マルチサンプリングを行う全体としてのＡＤ変換処理の処理時間を短縮することができ、より高速に撮像を行うことができる。
　＜撮像素子の第２の構成例＞
　図４は、撮像素子の第２の実施の形態の構成例を示すブロック図である。なお、図４に示す撮像素子１１Ａにおいて、図１の撮像素子１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図４に示すように、撮像素子１１Ａは、図１の撮像素子１１と同様に、画素アレイ１２、垂直走査部１３、読み出し電流制御部１４、参照信号生成部１５、クロック信号生成部１６、およびデータ処理部１８を備えて構成される。そして、撮像素子１１Ａは、列並列ＡＤＣ１７Ａの構成が、図１の撮像素子１１の列並列ＡＤＣ１７と異なるものとなっている。
　即ち、列並列ＡＤＣ１７Ａは、コンパレータ２５、信号判定ラッチ２６、２個のカウンタ２７－１および２７－２、並びに、２個のデータ保持ラッチ２８－１および２８－２を、画素アレイ１２の画素２１の列数に応じた個数で有して構成される。また、列並列ＡＤＣ１７Ａでは、信号判定ラッチ２６は、保持している判定信号Ｇをカウンタ２７－１に通知する。
　カウンタ２７－１は、信号判定ラッチ２６から通知される判定信号Ｇに従って、画素２１が受光した光が明るい場合と、画素２１が受光した光が暗い（明るくない）場合とで、Ｄ相のサンプリングを行うサンプリング回数を切り替える。具体的には、カウンタ２７－１は、画素２１が受光した光が暗い場合には、第１のＰ相のカウンタ値Ｐ１および第２のＤ相のカウンタ値Ｄ２をサンプリングし、画素２１が受光した光が明るい場合には、第１のＰ相のカウンタ値Ｐ１のみをサンプリングする。
　カウンタ２７－２は、第２のＰ相のカウンタ値Ｐ２および第２のＤ相のカウンタ値Ｄ２をサンプリングする。
　データ保持ラッチ２８－１は、カウンタ２７－１により取得された画素値データを保持し、データ保持ラッチ２８－２は、カウンタ２７－２により取得された画素値データを保持する。
　以上のように撮像素子１１Ａは構成されており、列並列ＡＤＣ１７Ａにおいてマルチサンプリングを実行することによって、ＡＤ変換に伴う量子化ノイズや回路ノイズなどのランダムノイズを低減することができる。そして、撮像素子１１Ａにおいても、図１の撮像素子１１と同様に、Ｄ相をサンプリングするサンプリングの間隔を短縮して、より高速に撮像を行うことができる。
　また、撮像素子１１Ａは、画素２１が受光した光が暗い場合には、カウンタ２７－１およびカウンタ２７－２の両方のカウント値を用い、画素２１が受光した光が明るい場合には、カウンタ２７－２のカウント値のみを用いるように構成されている。従って、例えば、マルチサンプリングを４回行う場合にも、撮像素子１１Ａは、同様に、画素２１が受光した光が暗い場合には、カウンタ２７－１およびカウンタ２７－２の両方のカウント値を用い、画素２１が受光した光が明るい場合には、カウンタ２７－２のカウント値のみを用いるように構成することができる。即ち、撮像素子１１Ａは、カウンタ値Ｐ１乃至Ｐ３およびカウンタ値Ｄ１乃至Ｄ３に対してカウンタ２７－１によりサンプリングを行い、カウンタ値Ｐ４およびカウンタ値Ｄ４に対してカウンタ２７－２によりサンプリングを行うことができる。このとき、データ保持ラッチ２８－１にはカウンタ値（(D1+D2+D3)-(P1+P2+P3)）が保持され、データ保持ラッチ２８－２にはカウンタ値（(D4-P4)）が保持される。
　このように、撮像素子１１Ａは、画素アレイ１２の画素２１の列ごとに、カウンタ２７およびデータ保持ラッチ２８－１をそれぞれ少なくとも２個ずつ有して構成されていれば、２回またはそれ以上の回数のマルチサンプリングに対応することができる。
　＜第３の駆動方法＞
　図５を参照して、撮像素子１１Ａによる第３の駆動方法について説明する。
　図５に示すように、参照信号生成部１５が生成する参照信号ＳＬＰ、および、クロック信号生成部１６が生成するクロック信号ＣＬＫは、図４を参照して説明した第１の駆動方法と同様の波形である。
　図５のＡに示すように、画素２１が受光した光が暗く、垂直信号線２３の電位ＶＳＬの振幅が小さい場合、まず、Ｐ相において、カウンタ２７－１が、カウントダウンを行って第１のＰ相のカウンタ値Ｐ１を取得して、データ保持ラッチ２８－１に保持させる。同様に、カウンタ２７－２が、カウントダウンを行って第２のＰ相のカウンタ値Ｐ２を取得して、データ保持ラッチ２８－２に保持させる。
　その後、Ｄ相において、カウンタ２７－１が、カウントアップを行って第１のＤ相のカウンタ値Ｄ１を取得して、データ保持ラッチ２８－１に保持させる。同様に、カウンタ２７－２が、カウントアップを行って第２のＤ相のカウンタ値Ｄ２を取得して、データ保持ラッチ２８－２に保持させる。
　従って、この場合、データ保持ラッチ２８－１において、第１のＤ相のカウンタ値Ｄ１から第１のＰ相のカウンタ値Ｐ１を減算した値（＝Ｄ１－Ｐ１）が取得される。同様に、データ保持ラッチ２８－２において、第２のＤ相のカウンタ値Ｄ２から第２のＰ相のカウンタ値Ｐ２を減算した値（＝Ｄ２－Ｐ２）が取得される。
　また、図５のＢに示すように、画素２１が受光した光が明るく、垂直信号線２３の電位ＶＳＬの振幅が大きい場合、Ｐ相においては、コンパレータ２５並びにカウンタ２７－１および２７－２は、画素２１が受光した光が暗い場合と同様の動作を行うため、その説明は省略する。
　そして、撮像素子１１Ａによる第３の駆動方法では、Ｐ相において、カウンタ２７－１は、カウントをストップし、垂直信号線２３の電位ＶＳＬのサンプリングを行わない。従って、カウンタ２７－１は、第１のＰ相のカウンタ値Ｐ１を保持したままとなる。なお、第１のＰ相のカウンタ値Ｐ１は、その後の処理で用いられないため、カウンタ２７－１は、第１のＰ相のカウンタ値Ｐ１を出力しなくてもよい。
　また、カウンタ２７－２は、参照信号ＳＬＰが第１のＤ相スロープである期間におけるカウントをストップし、垂直信号線２３の電位ＶＳＬのサンプリングを行わずに、データ保持ラッチ２８－２では、その時点でのカウンタ値が維持される。その後、カウンタ２７－２は、第２のＤ相スロープが開始されると、カウントアップを開始する。そして、カウンタ２７－２は、第２のＤ相スロープの参照信号ＳＬＰが、一定の勾配で降下して、信号レベルの垂直信号線２３の電位ＶＳＬ未満となったタイミングまで、カウントアップを行って垂直信号線２３の電位ＶＳＬをサンプリングし、第２のＤ相のカウンタ値Ｄ２を取得して、データ保持ラッチ２８に保持させる。従って、データ保持ラッチ２８－２において、第２のＤ相のカウンタ値Ｄ２から、第２のＰ相のカウンタ値Ｐ２を減算した値（＝Ｄ２－Ｐ２）が取得される。
　以上のように、撮像素子１１Ａは、第３の駆動方法において、第１および第２の駆動方法と同様に、画素２１が受光した光の明るさに応じて、Ｐ相のサンプリング回数と同一のサンプリング回数でＤ相のサンプリングを行う処理と、Ｄ相のサンプリングを行う１回だけ行う処理とを切り替えて行う。
　また、撮像素子１１Ａでは、画素２１が受光した光が明るい場合、データ処理部１８は、データ保持ラッチ２８－１に保持されている値（＝Ｄ１－Ｐ１）、および、データ保持ラッチ２８－２に保持されている値（＝Ｄ２－Ｐ２）を読み差して、画素値データ（＝（Ｄ１＋Ｄ２）－（Ｐ１＋Ｐ２））を算出する。一方、撮像素子１１Ａでは、画素２１が受光した光が暗い場合、データ処理部１８は、データ保持ラッチ２８－２に保持されている値（＝Ｄ２－Ｐ２）を画素値データとして取得する。
　そして、撮像素子１１Ａは、上述した撮像素子１１と同様に、第１のＤ相スロープの期間を、振幅が小さい垂直信号線２３の電位ＶＳＬをサンプリングするのに必要な最小の時間に設定することができる。従って、撮像素子１１Ａは、マルチサンプリングを行う全体としてのＡＤ変換処理の処理時間を短縮することができ、より高速に撮像を行うことができる。
　＜スロープ信号の例＞
　図６乃至図８を参照して、撮像素子１１において用いられるスロープ信号の例について説明する。
　図６には、スロープ信号の第１の例として、奇数番目において電圧値を上昇させながらＡＤ変換を行うスロープを利用し、偶数番目において電圧を降下させながらＡＤ変換を行うスロープを利用するようなスロープが山型に折り返すスロープ信号が示されている。
　図６のＡには、Ｐ相およびＤ相を２回サンプリングするときのスロープ信号が示されている。なお、スロープ信号の第１の例は、図２に示したスロープ信号の波形と同一である。
　即ち、スロープ信号は、Ｐ相において、電圧値を上昇させながらＡＤ変換を行う第１のＰ相スロープ、および、電圧値を降下させながらＡＤ変換を行う第２のＰ相スロープを有する。また、スロープ信号は、Ｄ相において、電圧値を上昇させながらＡＤ変換を行う第１のＤ相スロープ、および、電圧値を降下させながらＡＤ変換を行う第２のＤ相スロープを有する。
　従って、Ｐ相において、第１のＰ相スロープを利用して第１のＰ相のカウンタ値Ｐ１が取得され、第２のＰ相スロープを利用して第２のＰ相のカウンタ値Ｐ２が取得される。また、Ｄ相において、第１のＤ相スロープを利用して第１のＤ相のカウンタ値Ｄ１が取得され、第２のＤ相スロープを利用して第２のＤ相のカウンタ値Ｄ２が取得される。
　そして、画素２１が受光した光が暗い場合、図１の撮像素子１１および図４の撮像素子１１Ａのどちらも、画素値データ（＝（Ｄ１＋Ｄ２）－（Ｐ１＋Ｐ２））を取得する。
　一方、画素２１が受光した光が明るい場合、Ｄ相のサンプリング回数は１回だけとされ、第２のＤ相のカウンタ値Ｄ２のみが取得される。従って、図１の撮像素子１１は、画素値データ（＝Ｄ２－（Ｐ１＋Ｐ２）／２）を取得し、図４の撮像素子１１Ａは、画素値データ（＝Ｄ２－Ｐ２）を取得する。
　図６のＢには、Ｐ相およびＤ相を４回サンプリングするときのスロープ信号が示されている。
　即ち、スロープ信号は、Ｐ相において、電圧値を上昇させながらＡＤ変換を行う第１のＰ相スロープ、電圧値を降下させながらＡＤ変換を行う第２のＰ相スロープ、電圧値を上昇させながらＡＤ変換を行う第３のＰ相スロープ、および、電圧値を降下させながらＡＤ変換を行う第４のＰ相スロープを有する。また、スロープ信号は、Ｄ相において、電圧値を上昇させながらＡＤ変換を行う第１のＤ相スロープ、電圧値を降下させながらＡＤ変換を行う第２のＤ相スロープ、電圧値を上昇させながらＡＤ変換を行う第３のＤ相スロープ、および電圧値を降下させながらＡＤ変換を行う第４のＤ相スロープを有する。
　従って、第１のＰ相スロープを利用して第１のＰ相のカウンタ値Ｐ１が取得され、第２のＰ相スロープを利用して第２のＰ相のカウンタ値Ｐ２が取得され、第３のＰ相スロープを利用して第３のＰ相のカウンタ値Ｐ３が取得され、第４のＰ相スロープを利用して第４のＰ相のカウンタ値Ｐ４が取得される。また、第１のＤ相スロープを利用して第１のＤ相のカウンタ値Ｄ１が取得され、第２のＤ相スロープを利用して第２のＤ相のカウンタ値Ｄ２が取得され、第３のＤ相スロープを利用して第３のＤ相のカウンタ値Ｄ３が取得され、第４のＤ相スロープを利用して第４のＤ相のカウンタ値Ｄ４が取得される。
　そして、画素２１が受光した光が暗い場合、図１の撮像素子１１および図４の撮像素子１１Ａのどちらも、画素値データ（＝（Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）－（Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４））を取得する。
　一方、画素２１が受光した光が明るい場合、Ｄ相のサンプリング回数は１回だけとされ、第４のＤ相のカウンタ値Ｄ４のみが取得される。従って、図１の撮像素子１１は、画素値データ（＝Ｄ４－（Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４）／４）を取得し、図４の撮像素子１１Ａは、画素値データ（＝Ｄ４－Ｐ４）を取得する。
　図７には、スロープ信号の第２の例として、奇数番目において電圧値を降下させながらＡＤ変換を行うスロープを利用し、偶数番目において電圧を上昇させながらＡＤ変換を行うスロープを利用するようなスロープが谷型に折り返すスロープ信号が示されている。
　図７のＡには、Ｐ相およびＤ相を２回サンプリングするときのスロープ信号が示されている。
　即ち、スロープ信号は、Ｐ相において、電圧値を降下させながらＡＤ変換を行う第１のＰ相スロープ、および、電圧値を上昇させながらＡＤ変換を行う第２のＰ相スロープを有する。また、スロープ信号は、Ｄ相において、電圧値を降下させながらＡＤ変換を行う第１のＤ相スロープ、および、電圧値を上昇させながらＡＤ変換を行う第２のＤ相スロープを有する。
　図７のＢには、Ｐ相およびＤ相を４回サンプリングするときのスロープ信号が示されている。
　即ち、スロープ信号は、Ｐ相において、電圧値を上昇させながらＡＤ変換を行う第１のＰ相スロープ、電圧値を降下させながらＡＤ変換を行う第２のＰ相スロープ、電圧値を上昇させながらＡＤ変換を行う第３のＰ相スロープ、および、電圧値を降下させながらＡＤ変換を行う第４のＰ相スロープを有する。また、スロープ信号は、Ｄ相において、電圧値を上昇させながらＡＤ変換を行う第１のＤ相スロープ、電圧値を降下させながらＡＤ変換を行う第２のＤ相スロープ、電圧値を上昇させながらＡＤ変換を行う第３のＤ相スロープ、および電圧値を降下させながらＡＤ変換を行う第４のＤ相スロープを有する。
　そして、図７に示すようなスロープ信号を用いて、図１の撮像素子１１および図４の撮像素子１１Ａは、図６を参照した説明と同様に、画素値データを取得することができる。
　図８には、スロープ信号の第３の例として、全てのスロープにおいて電圧を降下させながらＡＤ変換を行うスロープ信号が示されている。
　図８のＡには、Ｐ相およびＤ相を２回サンプリングするときのスロープ信号が示されている。
　即ち、スロープ信号は、Ｐ相において、電圧値を降下させながらＡＤ変換を行う第１のＰ相スロープ、および、電圧値を降下させながらＡＤ変換を行う第２のＰ相スロープを有する。また、スロープ信号は、Ｄ相において、電圧値を降下させながらＡＤ変換を行う第１のＤ相スロープ、および、電圧値を降下させながらＡＤ変換を行う第２のＤ相スロープを有する。
　図８のＢには、Ｐ相およびＤ相を４回サンプリングするときのスロープ信号が示されている。
　即ち、スロープ信号は、Ｐ相において、電圧値を降下させながらＡＤ変換を行う第１のＰ相スロープ、電圧値を降下させながらＡＤ変換を行う第２のＰ相スロープ、電圧値を降下させながらＡＤ変換を行う第３のＰ相スロープ、および、電圧値を降下させながらＡＤ変換を行う第４のＰ相スロープを有する。また、スロープ信号は、Ｄ相において、電圧値を降下させながらＡＤ変換を行う第１のＤ相スロープ、電圧値を降下させながらＡＤ変換を行う第２のＤ相スロープ、電圧値を降下させながらＡＤ変換を行う第３のＤ相スロープ、および電圧値を降下させながらＡＤ変換を行う第４のＤ相スロープを有する。
　そして、図８に示すようなスロープ信号を用いて、図１の撮像素子１１および図４の撮像素子１１Ａは、図６を参照した説明と同様に、画素値データを取得することができる。
　なお、スロープ信号の波形としては、上述したような例に限定されることなく、例えば、全てのスロープにおいて電圧を上昇させながらＡＤ変換を行うスロープ信号や、Ｐ相およびＤ相を４回以上サンプリングするようなスロープ信号を用いてもよい。また、Ｐ相をサンプリングするためのスロープと、Ｄ相をサンプリングするためのスロープとの数が異なっていてもよい。
　即ち、画素２１が受光した光が明るいときにサンプリングされるＤ相のサンプリング期間が長く、それ以外のＤ相のサンプリング期間が、振幅が小さい垂直信号線２３の電位ＶＳＬをサンプリングするのに必要な最小の時間に設定されていれば、スロープ信号の波形は、どのような波形でもよい。
　また、上述した各実施の形態では、画素２１が受光した光が明るい場合、Ｄ相のサンプリング回数を１回だけとして説明したが、例えば、Ｄ相のサンプリング回数がＰ相のサンプリング回数未満であれば、画素信号のＡＤ変換処理の処理時間を短縮することができる。即ち、撮像素子１１は、例えば、マルチサンプリングを４回行う場合に、画素２１が受光した光が明るいとき、Ｐ相のサンプリングを４回行い、Ｄ相のサンプリングを２回行うようにしてもよい。
　なお、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　＜撮像装置の構成例＞
　図９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１では、上述した撮像素子１１を適用することで、例えば、よりノイズの少ない画像を高速に撮像することができる。
　＜イメージセンサの使用例＞
　図１０は、上述のイメージセンサを使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の画素が行列状に配置されている画素アレイと、
　前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、
　前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部と
　を備え、
　前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、
　前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する
　撮像素子。
（２）
　前記ＡＤ変換部は、前記Ｄ相期間のサンプリング回数を前記Ｐ相期間のサンプリング回数と同一とする第１の処理と、前記Ｄ相期間のサンプリング回数を前記Ｐ相期間のサンプリング回数未満とする第２の処理とで、前記画素の列ごとに切り替えて前記画素信号のＡＤ変換を行う
　上記（１）に記載の撮像素子。
（３）
　前記ＡＤ変換部は、ＡＤ変換を行う対象の前記画素が受光した光が暗い場合には前記第１の処理を行い、ＡＤ変換を行う対象の前記画素が受光した光が明るい場合には前記第２の処理を行う
　上記（２）に記載の撮像素子。
（４）
　前記第１のスロープのサンプリング期間は、前記画素が明るい光を受光したときの画素信号をＡＤ変換するのに要する時間に設定され、
　前記第２のスロープのサンプリング期間は、前記画素が暗い光を受光したときの画素信号をＡＤ変換するのに要する時間に設定される
　上記（２）または（３）に記載の撮像素子。
（５）
　前記ＡＤ変換部は、前記画素アレイに配置されている前記画素の行ごとに、
　　前記画素から供給される前記画素信号と、前記参照信号生成部から供給される参照信号とを比較するコンパレータと、
　　前記コンパレータによる比較結果に基づいて、前記画素が受光した光が明るいか否かを示す判定信号を保持する信号判定保持部と、
　　所定のクロック周波数のクロック信号をカウントすることにより、前記画素信号をサンプリングするカウンタと
　を有して構成され、
　前記カウンタは、前記信号判定保持部に保持されている前記判定信号に従って、前記第１の処理と前記第２の処理とを切り替えて前記画素信号のサンプリングを行う
　上記（２）から（４）までのいずれかに記載の撮像素子。
（６）
　前記ＡＤ変換部は、前記画素アレイに配置されている前記画素の行ごとに、前記カウンタから出力されるカウンタ値を保持するデータ保持部をさらに有して構成される
　上記（５）に記載の撮像素子。
（７）
　前記画素が受光した光が明るい場合、前記カウンタは、前記Ｄ相期間において、前記第２のスロープのサンプリング期間においてサンプリングを停止し、前記第１のスロープのサンプリング期間において、マルチサンプリングを行う回数に応じた整数倍のカウンタ幅でサンプリングを行う
　上記（５）または（６）に記載の撮像素子。
（８）
　前記画素が受光した光が明るい場合、前記カウンタは、前記Ｄ相期間において、前記第２のスロープのサンプリング期間においてサンプリングを停止し、前記データ保持部は、それらのサンプリング期間において取得されたカウンタ値の平均値にシフトした値を保持し、前記カウンタは、前記第１のスロープのサンプリング期間において通常のカウンタ幅でサンプリングを行う
　上記（６）に記載の撮像素子。
（９）
　前記ＡＤ変換部は、前記画素アレイに配置されている前記画素の行ごとに、少なくとも２個ずつの前記カウンタおよび前記データ保持部を有して構成され、
　それらの前記カウンタのうち１個のカウンタが、前記信号判定保持部の保持されている判定信号に従って、前記第１の処理と前記第２の処理とで切り替えて前記画素信号のＡＤ変換を行う
　上記（６）から（８）までのいずれかにに記載の撮像素子。
（１０）
　前記カウンタから出力されるカウンタ値に基づいたデータ処理を行うデータ処理部をさらに備え、
　前記カウンタは、前記Ｐ相期間および前記Ｄ相期間においてサンプリングしたカウンタ値を前記データ処理部に出力し、
　前記データ処理部は、それらのカウンタ値から画素値データを算出するデータ処理を行う
　上記（５）に記載の撮像素子。
（１１）
　前記参照信号生成部は、奇数番目において電圧値を上昇させながらＡＤ変換を行うスロープを有し、偶数番目において電圧を降下させながらＡＤ変換を行うスロープを有する山型に折り返すようなスロープ信号を生成する
　上記（１）から（１０）までのいずれかに記載の撮像素子。
（１２）
　前記参照信号生成部は、奇数番目において電圧値を降下させながらＡＤ変換を行うスロープを有し、偶数番目において電圧を上昇させながらＡＤ変換を行うスロープを有する谷型に折り返すようなスロープ信号を生成する
　上記（１）から（１０）までのいずれかに記載の撮像素子。
（１３）
　前記参照信号生成部は、全てのスロープにおいて電圧を降下させながらＡＤ変換を行うスロープ信号を生成する
　上記（１）から（１０）までのいずれかに記載の撮像素子。
（１４）
　複数の画素が行列状に配置されている画素アレイと、
　前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、
　前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部と
　を備える撮像素子の駆動方法において、
　前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、
　前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する
　駆動方法。
（１５）
　複数の画素が行列状に配置されている画素アレイと、
　前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、
　前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部と
　を有し、
　前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、
　前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する
　撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　１１　撮像素子，　１２　画素アレイ，　１３　垂直走査部，　１４　読み出し電流制御部，　１５　参照信号生成部，　１６　クロック信号生成部，　１７　列並列ＡＤＣ，　１８　データ処理部，　２１　画素，　２２　水平信号線，　２３　垂直信号線，　２４　電流源回路，　２５　コンパレータ，　２６　信号判定ラッチ，　２７　カウンタ，　２８　データ保持ラッチ

Claims (15)

  1. 　複数の画素が行列状に配置されている画素アレイと、
    　前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、
    　前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部と
    　を備え、
    　前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、
    　前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する
    　撮像素子。
  2. 　前記ＡＤ変換部は、前記Ｄ相期間のサンプリング回数を前記Ｐ相期間のサンプリング回数と同一とする第１の処理と、前記Ｄ相期間のサンプリング回数を前記Ｐ相期間のサンプリング回数未満とする第２の処理とで、前記画素の列ごとに切り替えて前記画素信号のＡＤ変換を行う
    　請求項１に記載の撮像素子。
  3. 　前記ＡＤ変換部は、ＡＤ変換を行う対象の前記画素が受光した光が暗い場合には前記第１の処理を行い、ＡＤ変換を行う対象の前記画素が受光した光が明るい場合には前記第２の処理を行う
    　請求項２に記載の撮像素子。
  4. 　前記第１のスロープのサンプリング期間は、前記画素が明るい光を受光したときの画素信号をＡＤ変換するのに要する時間に設定され、
    　前記第２のスロープのサンプリング期間は、前記画素が暗い光を受光したときの画素信号をＡＤ変換するのに要する時間に設定される
    　請求項３に記載の撮像素子。
  5. 　前記ＡＤ変換部は、前記画素アレイに配置されている前記画素の行ごとに、
    　　前記画素から供給される前記画素信号と、前記参照信号生成部から供給される参照信号とを比較するコンパレータと、
    　　前記コンパレータによる比較結果に基づいて、前記画素が受光した光が明るいか否かを示す判定信号を保持する信号判定保持部と、
    　　所定のクロック周波数のクロック信号をカウントすることにより、前記画素信号をサンプリングするカウンタと
    　を有して構成され、
    　前記カウンタは、前記信号判定保持部に保持されている前記判定信号に従って、前記第１の処理と前記第２の処理とを切り替えて前記画素信号のサンプリングを行う
    　請求項２に記載の撮像素子。
  6. 　前記ＡＤ変換部は、前記画素アレイに配置されている前記画素の行ごとに、前記カウンタから出力されるカウンタ値を保持するデータ保持部をさらに有して構成される
    　請求項５に記載の撮像素子。
  7. 　前記画素が受光した光が明るい場合、前記カウンタは、前記Ｄ相期間において、前記第２のスロープのサンプリング期間においてサンプリングを停止し、前記第１のスロープのサンプリング期間において、マルチサンプリングを行う回数に応じた整数倍のカウンタ幅でサンプリングを行う
    　請求項５に記載の撮像素子。
  8. 　前記画素が受光した光が明るい場合、前記カウンタは、前記Ｄ相期間において、前記第２のスロープのサンプリング期間においてサンプリングを停止し、前記データ保持部は、それらのサンプリング期間において取得されたカウンタ値の平均値にシフトした値を保持し、前記カウンタは、前記第１のスロープのサンプリング期間において通常のカウンタ幅でサンプリングを行う
    　請求項６に記載の撮像素子。
  9. 　前記ＡＤ変換部は、前記画素アレイに配置されている前記画素の行ごとに、少なくとも２個ずつの前記カウンタおよび前記データ保持部を有して構成され、
    　それらの前記カウンタのうち１個のカウンタが、前記信号判定保持部の保持されている判定信号に従って、前記第１の処理と前記第２の処理とで切り替えて前記画素信号のＡＤ変換を行う
    　請求項６に記載の撮像素子。
  10. 　前記カウンタから出力されるカウンタ値に基づいたデータ処理を行うデータ処理部をさらに備え、
    　前記カウンタは、前記Ｐ相期間および前記Ｄ相期間においてサンプリングしたカウンタ値を前記データ処理部に出力し、
    　前記データ処理部は、それらのカウンタ値から画素値データを算出するデータ処理を行う
    　請求項５に記載の撮像素子。
  11. 　前記参照信号生成部は、奇数番目において電圧値を上昇させながらＡＤ変換を行うスロープを有し、偶数番目において電圧を降下させながらＡＤ変換を行うスロープを有する山型に折り返すようなスロープ信号を生成する
    　請求項１に記載の撮像素子。
  12. 　前記参照信号生成部は、奇数番目において電圧値を降下させながらＡＤ変換を行うスロープを有し、偶数番目において電圧を上昇させながらＡＤ変換を行うスロープを有する谷型に折り返すようなスロープ信号を生成する
    　請求項１に記載の撮像素子。
  13. 　前記参照信号生成部は、全てのスロープにおいて電圧を降下させながらＡＤ変換を行うスロープ信号を生成する
    　請求項１に記載の撮像素子。
  14. 　複数の画素が行列状に配置されている画素アレイと、
    　前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、
    　前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部と
    　を備える撮像素子の駆動方法において、
    　前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、
    　前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する
    　駆動方法。
  15. 　複数の画素が行列状に配置されている画素アレイと、
    　前記画素アレイに配置されている前記画素の列ごとに、前記画素から出力される画素信号を並列的にＡＤ（Analog-to-digital）変換するＡＤ変換部と、
    　前記ＡＤ変換部が、前記画素信号をＡＤ変換する際に参照する一定の勾配のスロープを有する波形の参照信号を生成する参照信号生成部と
    　を有し、
    　前記ＡＤ変換部が、同一の前記画素信号に対して、前記画素のリセットレベルの画素信号をＡＤ変換するＰ相期間のサンプリングと、前記画素が受光した光の光量に応じたレベルの画素信号をＡＤ変換するＤ相期間のサンプリングとを少なくとも１回以上行うマルチサンプリングを行う際に、
    　前記参照信号生成部は、前記Ｄ相期間における複数のスロープのうち、所定の長さのサンプリング期間である第１のスロープ以外の第２のスロープのサンプリング期間が、前記第１のスロープのサンプリング期間よりも短く設定された前記参照信号を生成する
    　撮像素子を備える電子機器。
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