JP2003189188A - 撮像素子 - Google Patents

Abstract

(57)【要約】 【課題】 画素回路に読み出し電流を供給して出力電位
を読み出す撮像素子において、画素回路のアレイ列毎に
備えられる読み出し電流源回路の動作ばらつきを抑制
し、撮像した画像から筋状ノイズを減少させる撮像素子
を提供する。 【解決手段】 カレントコピアトランジスタ１９のゲー
ト電位を設定して一定値の電流を出力させ、電流源回路
１５から供給される電流を画素回路１へ供給して、画素
回路１からシグナルレベルとリセットレベルをそれぞれ
読み出し、ラインメモリ６に格納する。ラインメモリ６
に格納された同一画素回路１のシグナルレベルとリセッ
トレベルの差を差動アンプ７で求め、画素回路１の画素
出力を求める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、イメージセンサ
を構成する画素回路のアレイ列間ばらつきを抑制する撮
像素子に関するものである。

【０００２】

【従来の技術】図６は、従来の撮像素子の概略を示す構
成図である。図示した従来の撮像素子は、１９９６ Ｉ
ＳＳＣＣ ＳＬＩＤＥ ＳＵＰＰＬＥＭＥＮＴ， ＳＥ
ＳＳＩＯＮ ６，ＰＡＰＥＲ ＴＰ ６．５（ｐｐ．８
０，８１，３７２，２７２）に記載されたもので、この
撮像素子の一部分を抜粋して図示したものである。図に
おいて、１０１は単位画素回路で、この単位画素回路１
０１が複数個配列されて画素アレイが構成される。１０
２は単位画素回路１０１が備えるフォトダイオード１０
３をリセットするリセットスイッチ、１０３は受光量に
応じて電位を出力するフォトダイオード、１０４はフォ
トダイオード１０３の出力電位を増幅して読み出すソー
スフォロワトランジスタ、１０５は外部入力信号によっ
て選択された単位画素回路１０１の出力動作を行う出力
選択トランジスタである。単位画素回路１０１は、リセ
ットスイッチ１０２、フォトダイオード１０３、ソース
フォロワトランジスタ１０４、及び出力選択トランジス
タ１０５によって構成される。

【０００３】１０６は画素アレイの各アレイ列に設けら
れた列メモリで、ここでは、説明を簡単にするため１つ
の単位画素回路１０１と列メモリ１０６とを例示してい
る。１０７は単位画素回路１０１の出力電位を列メモリ
１０６へ読み出すときにソースフォロワトランジスタ１
０４に定電流を供給するバイアストランジスタ、１０８
はソースフォロワトランジスタ１０４の出力電位をクラ
ンプ容量１０９へ導くサンプリングトランジスタ、１０
９はソースフォロワトランジスタ１０４の出力電位をク
ランプするクランプ容量、１１０はクランプ容量１０９
の出力側をクランプするクランプトランジスタ、１１１
は列メモリ１０６から画素データを出力する出力トラン
ジスタである。列メモリ１０６は、バイアストランジス
タ１０７、サンプリングトランジスタ１０８、クランプ
容量１０９、クランプトランジスタ１１０、出力トラン
ジスタ１１１によって構成される。１１２はバイアスト
ランジスタ１０７の出力電流値を決定するカレントミラ
ー回路の入力段トランジスタ、１１３は単位画素回路１
０１と列メモリ１０６とを接続する出力ラインである。

【０００４】次に動作について説明する。初めに、リセ
ットスイッチ１０２によってフォトダイオード１０３を
リセットする。光が入射されるとフォトダイオード１０
３は電荷を蓄積し、入射光量に応じた電位を出力する。
この電位はソースフォロワトランジスタ１０４のゲート
に印加される。フォトダイオード１０３に光を一定時間
入射させて電荷を蓄積させておき、図示されない制御手
段が当該単位画素回路１０１を選択する信号を、出力選
択トランジスタ１０５のゲートに入力すると、ソースフ
ォロワトランジスタ１０４からバイアストランジスタ１
０７の間に回路が形成され、単位画素回路１０１のシグ
ナルレベルが、出力ライン１１３を介して列メモリ１０
６へ入力される。

【０００５】出力ライン１１３には、入射光に応じてフ
ォトダイオード１０３から出力される電位から、ソース
フォロワトランジスタ１０４の閾値電圧値だけ低下させ
られたシグナルレベルが印加される。出力ライン１１３
に印加されたシグナルレベルは、列メモリ１０６に入力
され、サンプリングトランジスタ１０８のスイッチ動作
によってサンプリングタイミングが図られ、クランプ容
量１０９の入力側に供給される。このとき、クランプ容
量１０９の出力側は、クランプトランジスタ１１０の出
力によってクランプ電位に固定される。この後、クラン
プトランジスタ１１０の出力をＯＦＦし、クランプ容量
１０９の出力側をフローティング状態とする。この後、
再びフォトダイオード１０３をリセットし、このときフ
ォトダイオード１０３から出力された電位からソースフ
ォロワトランジスタ１０４の閾値電圧値だけ低下させら
れたリセットレベルを、出力ライン１１３を介してクラ
ンプ容量１０９入力側に供給する。このようにしたと
き、一定のクランプ電位に保たれていたクランプ容量１
０９出力側の電位は、次の式で求められる電位だけ上昇
する。 （フォトダイオード１０３のリセットレベル）−（フォ
トダイオード１０３のシグナルレベル） クランプ電位から上昇した電位は出力トランジスタ１１
１で所定の処理を行い、画素出力として列メモリ１０６
から出力される。

【０００６】従来の撮像素子は、このような相関二重サ
ンプリングと呼ばれる読み出し方法を用い、同一画素か
ら出力されるリセットレベルとシグナルレベルとを比較
することによって、単位画素回路１０１を構成する各ト
ランジスタの閾値電圧値のばらつき等によって生じる固
定パターンノイズを抑制していた。

【０００７】

【発明が解決しようとする課題】従来の撮像素子は以上
のように構成されていたので、単位画素回路１０１を構
成する各トランジスタの閾値電圧のばらつきに起因する
固定パターンノイズを抑制することはできるが、単位画
素回路１０１を並べた各アレイ列に備えられた列メモリ
１０６のバイアストランジスタ１０７の特性がばらつく
と、アレイ列間で供給されるバイアス電流がばらつき、
撮像素子から出力される画像データに縦筋状の固定パタ
ーンノイズが発生するという課題があった。

【０００８】詳しくは、撮像した画像に生じる固定パタ
ーンノイズの源は、各画素間で当該回路の出力電位のば
らつきによるもので、ソースフォロワトランジスタ１０
４とバイアストランジスタ１０７の閾値ばらつきが影響
する。ソースフォロワトランジスタ１０４の特性のばら
つきに起因するノイズは、画像の中にランダムに存在す
るものとなる。また、バイアストランジスタ１０７のば
らつきに起因するノイズは、アレイ列単位のばらつきと
なることから画像の中では筋状のノイズとなる。一般に
人間の目の特性から、ランダムに配置されたノイズに比
べて筋状のノイズは三倍程度目立ち易い。そのため、筋
状のノイズを発生させるバイアストランジスタ１０７の
ばらつきは、ランダムなノイズを発生させるソースフォ
ロワトランジスタ１０４のばらつきに比べて１／３未満
に抑える必要がある。しかし、ソースフォロワトランジ
スタ１０４とバイアストランジスタ１０７のばらつき
は、同一の素子内に構成されることから同程度のばらつ
きが生じ、また、回路構成上バイアストランジスタ１０
７はカレントミラー回路を構成し、バイアストランジス
タ１０７の特性ばらつきがサンプリングされる電位に与
える影響は、ソースフォロワトランジスタ１０４の特性
ばらつきによる影響と同程度かそれ以上に大きなもの
で、従来の撮像素子の構成では筋状のノイズを抑制する
ことが困難であるという課題があった。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、バイアストランジスタ１０７の特
性がばらついても、各アレイ列のバイアス電流のばらつ
きを抑え、筋状ノイズの発生を抑制することができる撮
像素子を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る撮像素子
は、画素回路を配列したアレイ列に読み出し電流を供給
するカレントコピア回路をアレイ列毎に備えた読み出し
電流源回路と、画素回路から読み出された画素レベルを
記憶する記憶手段と、記憶手段から入力された画素レベ
ルを用いて演算を行い、画素回路の画素出力を求める演
算手段と、画素出力を求める画素回路を選択して、当該
画素回路が配列されたアレイ列に電流源回路から読み出
し電流を供給させ、画素回路の画素レベルを記憶手段に
記憶させ、記憶手段から出力レベルを読み出し演算手段
に入力して演算を行わせ、画素出力を求めさせるスキャ
ナとを備えたものである。

【００１１】この発明に係る撮像素子は、読み出し電流
源回路がアレイ列毎に備えたカレントコピア回路を構成
するカレントコピアトランジスタから、一定の読み出し
電流が出力される設定電位を、カレントコピアトランジ
スタのゲートに印加するようにしたものである。

【００１２】この発明に係る撮像素子は、読み出し電流
源回路において、読み出し電流の出力が遮断されると、
読み出し電流をアレイ列に供給する電流供給線に所定の
電位を印加するようにしたものである。

【００１３】この発明に係る撮像素子は、読み出し電流
源回路がダミー回路を備え、全てのカレントコピア回路
の出力が遮断されると、ダミー回路を用いてカレントコ
ピアトランジスタのゲートに印加していた読み出し電流
値の設定電位を保持するようにしたものである。

【００１４】この発明に係る撮像素子は、読み出し電流
源回路に、カレントコピア回路のカレントコピアトラン
ジスタのゲートに印加する読み出し電流値の設定電位の
オン・オフを行うスイッチトランジスタと、スイッチト
ランジスタが有するフィールドスルーの影響を排除する
フィールドスルー補償トランジスタとを備えたものであ
る。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
撮像素子の概略構成を示す構成図である。図において、
１はフォトダイオードやソースフォロワトランジスタ等
から構成された画素回路、２は複数の画素回路１をアレ
イ状に並べた画素アレイ、３は画素アレイ２に定電位を
供給する定電位端子、４は画素回路１から画素レベルを
出力させる際にアクティブにする読み出しアクセス端
子、５は画素回路１をリセットする際にアクティブにす
るリセットアクセス端子である。

【００１６】画素アレイ２は、複数の画素回路１、定電
位端子３、読み出しアクセス端子４、及びリセットアク
セス端子５を備えたものである。なお、１行１列に２個
の画素回路１を並べたものを図示したが、画素アレイ２
は画像形成に必要な数の画素回路１をアレイ構成したも
のである。

【００１７】６は画素アレイ２から出力された画素レベ
ルを格納するラインメモリ（記憶手段）である。７は画
素回路１から出力される画素レベルのシグナルレベルと
リセットレベルとの差を求めて出力する差動アンプ（演
算手段）、８は差動アンプ７の出力端子、９は画素回路
１のシグナルレベルを格納するシグナルレベルメモリ、
１０は画素回路１のリセットレベルを格納するリセット
レベルメモリ、１１はシグナルレベルメモリ９に格納し
たシグナルレベルを差動アンプ７へ入力させる際にアク
ティブにするシグナルレベルアクセス端子、１２はリセ
ットレベルメモリ１０に格納したリセットレベルを差動
アンプ７へ入力させる際にアクティブにするリセットレ
ベルアクセス端子、１３は画素回路１のシグナルレベル
をシグナルレベルメモリ９へ格納する際にアクティブに
するシグナルレベルメモリアクセス端子、１４は画素回
路１のリセットレベルをリセットレベルメモリ１０へ格
納する際にアクティブにするリセットレベルメモリアク
セス端子である。

【００１８】ラインメモリ６は、シグナルレベルメモリ
９、リセットレベルメモリ１０、シグナルレベルアクセ
ス端子１１、リセットレベルアクセス端子１２、シグナ
ルレベルメモリアクセス端子１３、及びリセットレベル
メモリアクセス端子１４を備えたものである。なお、図
示したラインメモリ６は、２列に並べた画素回路１に対
応させて構成したものを例示したが、画素アレイ２を構
成する画素回路１の列の数に対応させて、複数のシグナ
ルレベルメモリ９、リセットレベルメモリ１０、及びこ
れらメモリの制御に必要な各端子等が備えられる。

【００１９】１５はアレイ列毎に画素回路１へ読み出し
電流を供給する読み出し電流源回路である。１６は読み
出し電流源回路１５に備えられ、画素レベルを出力させ
る画素回路１へ読み出し電流を供給するカレントコピア
回路である。１７はカレントコピア回路１６に定電流を
供給する電流源回路である。１８は電流源回路１７を構
成するカレントミラー回路の出力トランジスタ（以下、
トランジスタをＴｒと記載する）、１９は電流源回路１
７から出力された電流をコピーして画素アレイ２へ供給
するカレントコピアＴｒ、２０はカレントコピアＴｒ１
９のゲート電位を設定する際にアクティブにするイネー
ブル端子、２１は画素アレイ２に画素レベルの読み出し
電流を供給する際にアクティブにするイネーブル端子、
２２はカレントコピアＴｒ１９のゲート電位を蓄積する
キャパシタ、２３，２４はカレントコピアＴｒ１９のゲ
ート電位をキャパシタ２２へ蓄積する際にＯＮ状態とす
るスイッチＴｒ、４０はイネーブル端子２１がアクティ
ブにされるとカレントコピアＴｒ１９のソースと後述す
る読み出しライン２７（電流供給線）とを接続するスイ
ッチＴｒである。

【００２０】２５は画素回路１が並べられたアレイ列毎
（以下、画素アレイ２を構成する画素回路１の列をアレ
イ列と記載する）にアクセスを行うスキャナである。２
６ａ，２６ｂは、アクセスを行うアレイ列に対応して、
スキャナ２５によってアクティブにされるスキャナ出力
端子である。２７は画素回路１から読み出されたシグナ
ルレベルをシグナルレベルメモリ９へ転送し、また、画
素回路１から読み出されたリセットレベルをリセットレ
ベルメモリ１０へ転送する読み出しラインである。

【００２１】読み出し電流源回路１５は、カレントコピ
ア回路１６、電流源回路１７、イネーブル端子２０、イ
ネーブル端子２１、スキャナ出力端子２６ａ、及びスキ
ャナ出力端子２６ｂを備えたものである。また、カレン
トコピア回路１６は、カレントコピアＴｒ１９、キャパ
シタ２２、及びスイッチＴｒ２３，２４を備えたもので
ある。なお、図１の読み出し電流源回路１５は、２列の
画素回路１を備えた画素アレイ２へアクセスする構成が
例示されているが、ラインメモリ６のシグナルレベルメ
モリ９とリセットレベルメモリ１０、及び読み出し電流
源回路１５のカレントコピア回路１６は、画素アレイ２
を構成する画素回路１の列の数に対応させ、即ち、アレ
イ列毎に備えられるものである。

【００２２】次に動作について説明する。図２は、この
発明の実施の形態１による撮像素子の基本動作を示すフ
ローチャートである。撮像素子を構成する各部分の動作
を、図２を用いて説明する。なお、以下の説明で、撮像
素子外部から各端子に入力される信号等がハイレベルの
場合をＨと記載し、ローレベルの場合をＬと記載する。
初めに、図１に示す読み出し電流源回路１５の動作につ
いて説明する。例えばＨを印加してイネーブル端子２０
をアクティブ状態としておき、さらにスキャナ２５がス
キャナ出力端子２６ａをアクティブ状態にすると（ステ
ップＳＴ１）、一列目の画素回路１に係るスイッチＴｒ
２３とスイッチＴｒ２４がＯＮ状態になり、電流源回路
１７の出力Ｔｒ１８から定電流が出力され、カレントコ
ピアＴｒ１９のゲートに電位が印加される。

【００２３】このゲート電位は、読み出し電流源回路１
５の定電流出力、即ち、電流源回路１７の定電流出力を
用いて、この定電流値と同じ電流値がカレントコピアＴ
ｒ１９のドレイン・ソース間に流れるように設定され
る。つまり、カレントコピアＴｒ１９のゲート電位は、
カレントコピアＴｒ１９自ら出力する読み出し電流の値
を設定する設定電位である。

【００２４】例えば、Ｈを印加してイネーブル端子２１
をアクティブ状態にすると、スイッチＴｒ４０がＯＮ状
態になり、カレントコピアＴｒ１９のドレイン・ソース
間に、電流源回路１７によって供給される電流値と等し
い値の電流が流れる。これは前記説明と関連して、カレ
ントコピアＴｒ１９がダイオード接続となって、カレン
トコピア回路１６においてミラー回路の入力段トランジ
スタに相当するものになるからである。カレントコピア
Ｔｒ１９は、電流源回路１７の出力と同じ電流値を出力
し、この出力電流は読み出しライン２７を介して画素ア
レイ２の１列目のアレイ列へ供給される（ステップＳＴ
２）。この出力電流は、後述する前記カレントコピア回
路１６と対応するアレイ列の画素回路１から画素レベル
を読み出す読み出し電流として用いられる。

【００２５】この後、後述するように１列目のアレイ列
の画素回路１からシグナルレベルとリセットレベルが読
み出され（ステップＳＴ３）、所定の動作処理が行われ
ると、スキャナ２５はスキャナ出力端子２６ｂをアクテ
ィブ状態とし、次の２列目のアレイ列へアクセスを開始
する。２列目のアレイ列にアクセスが開始されると、一
列目のアレイ列に係るカレントコピア回路１６のスイッ
チＴｒ２３とスイッチＴｒ２４はＯＦＦ状態になる（ス
テップＳＴ４）。このとき１列目のアレイ列に読み出し
電流を供給していたカレントコピアＴｒ１９のゲート電
位（設定電位）が、キャパシタ２２にラッチされる。こ
の後、２列目のアレイ列を構成する画素回路１に、読み
出し電流を供給するカレントコピア回路１６のスイッチ
Ｔｒ２３とスイッチＴｒ２４がＯＮ状態になり、１列目
の画素回路１に係るカレントコピア回路１６と同様な動
作が行われ、２列目のアレイ列に読み出し電流が供給さ
れる（ステップＳＴ２）。そして、一列目のアレイ列の
画素回路１から画素レベルが読み出されたときと同様な
動作処理が行われる（ステップＳＴ３）。２列目のアレ
イ列に係るカレントコピア回路１６は、スキャナ２５が
次のアレイ列にアクセスを開始すると、スイッチＴｒ２
３とスイッチＴｒ２４がＯＦＦ状態になり、２列目のア
レイ列へ読み出し電流を供給したときに、カレントコピ
アＴｒ１９のゲートに印加した電位をキャパシタ２２に
ラッチする。

【００２６】この後、スキャナ２５は、図示を省略した
次のアレイ列にアクセスし、係るカレントコピア回路１
６が動作し、次のアレイ列の画素回路１から画素レベル
が読み出される。このような動作が、画素アレイ２を構
成する全てのアレイ列に順次繰り返される。

【００２７】次に、画素アレイ２の動作について説明す
る。この実施の形態１による撮像素子は、画素回路１を
構成する、例えば、トランジスタの閾値電圧の影響を排
除するために相関二重サンプリング方法を用い、画素回
路１の画素出力を求めるものである。相関二重サンプリ
ングは、画素回路１から読み出したシグナルレベルをシ
グナルレベルメモリ９へ格納し、その後、画素回路１を
リセットして、そのリセットレベルを読み出し、リセッ
トレベルメモリ１０へ格納して、各メモリに格納されて
いる内容を差動アンプ７へ入力し、その差を求めて画素
レベルとして出力するものである。このように動作処理
を行うことで、各画素回路１を構成するトランジスタの
閾値電圧等が、それぞれの画素回路１においてばらつい
ている場合でも、このばらつきの影響が排除された画素
出力を取得することができる。

【００２８】次に、相関二重サンプリングを行う画素ア
レイ２の動作・処理を説明する。なお、ここで説明する
画素アレイ２の動作は、図２に示すステップＳＴ３に該
当する。初めに、リセットアクセス端子５をアクティブ
状態にして、同一アレイ行に配置された画素回路１のフ
ォトダイオードをリセットする。この後、リセットされ
た各画素回路１は入射される光を変換して電荷を蓄積す
る。一定の蓄積時間が経過すると、アレイ列毎に読み出
し電流がカレントコピア回路１６から供給される。当該
アレイ行に配置された画素回路１のうち、読み出し電流
が供給されたアレイ列に配置されている画素回路１か
ら、入射光を変換したシグナルレベルが読み出される。

【００２９】次に、画素回路１のシグナルレベルの転送
動作について説明する。前記読み出し電流源回路１５の
動作において説明したように、イネーブル端子２０をＬ
にして、また、イネーブル端子２１をＨにした状態で、
スキャナ２５によって、例えば１列目のアレイ列にアク
セスがなされると、このアレイ列に係るカレントコピア
回路１６は、画素アレイ２のアレイ列に読み出し電流が
供給できる状態になる。このとき、当該カレントコピア
回路１６に備えられたカレントコピアＴｒ１９のゲート
には、キャパシタ２２にラッチされた電位が印加されて
いるので、カレントコピアＴｒ１９によって電流源回路
１７が出力する電流値と同じ電流がコピーされ、コピー
された電流が読み出しライン２７を介して画素アレイ２
の当該アレイ列へ流れる。こうして一定値の電流が画素
アレイ２の同一アレイ列に配置された全ての画素回路１
に供給される。

【００３０】この後、ラインメモリ６のシグナルメモリ
アクセス端子１３をＨにすると、シグナルレベルメモリ
９がリセットされる。さらに、画素アレイ２の読み出し
アクセス端子４をアクティブ状態にすると、１列目のア
レイ列に係るカレントコピア回路１６から読み出し電流
が当該画素回路１に供給される。読み出し電流が供給さ
れた画素回路１はシグナルレベルを出力し、この画素回
路１から読み出されたシグナルレベルが、１列目のアレ
イ列に係るシグナルレベルメモリ９に格納される。

【００３１】次に、画素回路１のリセットレベルの転送
動作について説明する。画素回路１から読み出したシグ
ナルレベルをシグナルレベルメモリ９へ格納した後、画
素アレイ２のリセットアクセス端子５をアクティブ状態
にして、シグナルレベルを読み出した画素回路１をリセ
ットする。この後、ラインメモリ６のリセットレベルメ
モリアクセス端子１４をＨにすると、リセットレベルメ
モリ１０がリセットされる。この後、画素アレイ２の読
み出しアクセス端子４をアクティブ状態にして、１列目
のアレイ列に係るカレントコピア回路１６から再び当該
画素回路１に読み出し電流を供給する。読み出し電流が
供給された画素回路１はリセットレベルを出力する。こ
うして読み出されたリセットレベルは、ラインメモリ６
の１列目のアレイ列に係るリセットレベルメモリ１０に
格納される。

【００３２】以上のようにして、画素回路１のシグナル
レベルとリセットレベルをシグナルレベルメモリ９、リ
セットレベルメモリ１０に各々格納した後、ラインメモ
リ６のシグナルレベルアクセス端子１１とリセットレベ
ルアクセス端子１２を夫々アクティブ状態にすると、ス
キャナ２５によって指定された１列目のアレイ列の画素
回路１の当該シグナルレベルとリセットレベルが、シグ
ナルレベルメモリ９・リセットレベルメモリ１０からそ
れぞれ読み出される。この後、スキャナ２５によって各
メモリから読み出されたシグナルレベルとリセットレベ
ルは差動アンプ７へ入力され、同一画素回路１のシグナ
ルレベルとリセットレベルの差分が求められる。この差
分が画素出力として出力端子８から出力される。

【００３３】以上説明したシグナルレベル、及びリセッ
トレベルの読み出し動作やラインメモリ６への記憶動作
や差動アンプ７の処理動作が、各画素回路１について、
係るシグナルレベルメモリ９及びリセットメモリ１０を
用いて行われる。なお、この動作が図２に示すステップ
ＳＴ３に該当する。

【００３４】読み出し電流源回路１５を構成するトラン
ジスタの特性ばらつきによって、各アレイ列に供給する
電流値がばらつくと、アレイ列毎に各画素回路１から出
力される画素レベルにばらつきが生じることになり、こ
れが筋状ノイズとなって人間の目に映るわけであるが、
実施の形態１による撮像素子は、アレイ列に電流を供給
する各カレントコピアＴｒ１９の閾値電圧がばらついて
も、各カレントコピアＴｒ１９のゲートには、ドレイン
・ソース間に電流源回路１７の出力と同じ値の電流が流
れる電位がラッチされているので、各アレイ列に同じ電
流値の読み出し電流が供給でき、アレイ列間の画素レベ
ルのばらつきが大幅に抑制できる。具体的には、カレン
トコピアＴｒ１９の特性ばらつきに起因するノイズを、
画素回路１を構成する、例えばソースフォロワＴｒの閾
値電圧のばらつきに起因して発生するノイズに比べて１
／３以下に抑制することができ、筋状ノイズを人間の知
覚レベル以下にすることができる。

【００３５】以上のように、実施の形態１によれば、カ
レントコピア回路１６によって全ての画素回路１に一定
の電流を供給し、相関二重サンプリングによってシグナ
ルレベルとリセットレベルの差分から画素レベルを求め
るようにしたので、各回路を構成するトランジスタのば
らつきによって生じるノイズが抑制された画素レベルを
得ることができるという効果がある。

【００３６】また、カレントコピア回路を使用する場合
に配慮しなければならないカレントコピアＴｒ１９のゲ
ート電位を、スキャナ２５が各メモリの出力制御を行っ
ていないときに設定を行うようにしたので、スキャナ２
５の動作効率を良好にし、新たに電流源回路１７を設定
するシーケンス期間を設ける必要がなく、また、新たに
電流源回路１７を駆動するスキャナも不要となり、撮像
素子を構成する回路規模を節約できるという効果があ
る。

【００３７】実施の形態２．図３は、この発明の実施の
形態２による撮像素子の概略構成を示す構成図である。
図３は、図１に示す撮像素子の読み出し電流源回路１５
に相当する部分を示すもので、図示を省略した画素アレ
イ２、及びラインメモリ６は、図１に示すものと同様に
構成される。ここでは図１に示す撮像素子と同様または
相当する部分に同じ符号を付し、その説明を省略する。
図において、２８は電源ライン３０と読み出しライン２
７との接続をＯＮ・ＯＦＦするスイッチＴｒ、３０は電
流源回路１７が電流を出力する電源ライン、４１はイネ
ーブル端子２１に入力された信号を反転させるインバー
タである。

【００３８】次に動作について説明する。ここでは、図
１に示す撮像素子と同様に構成された部分の動作説明を
省略し、図３に示す部分の動作について説明する。な
お、実施の形態２による撮像素子の基本的な動作は、図
２に示したものと同様で、その説明を省略する。実施の
形態２による読み出し電流源回路１５の動作は、読み出
しライン２７に電流が供給されないとき、例えば、スキ
ャナ出力端子２６ａとイネーブル端子２０とがアクティ
ブ状態で、イネーブル端子２１がアクティブ状態でない
ときには、スイッチＴｒ４０がＯＦＦ状態になり、読み
出しライン２７がフローティングノードとなって外部ノ
イズが侵入し易くなり、他のアレイ列から画素レベルを
読み出す動作などにノイズの影響を与えることになる。
実施の形態２の撮像素子は、正確に画素レベルの読み出
し動作が行えるように、スイッチＴｒ４０がＯＦＦ状態
のとき、即ち、カレントコピアＴｒ１９から読み出し電
流が供給されないときに、読み出しライン２７へ所定の
電位を印加して、画素アレイ２等の撮像素子を構成する
各回路の動作を安定させるものである。

【００３９】例えば、イネーブル端子２１がＨのとき、
スイッチＴｒ４０がＯＮ状態となり、カレントコピアＴ
ｒ１９から読み出し電流が出力され、また、イネーブル
端子２１がＬのとき、スイッチＴｒ４０がＯＦＦ状態に
なる。スイッチＴｒ４０がＯＦＦ状態になり、カレント
コピアＴｒ１９の出力が遮断されるとき、イネーブル端
子２１に入力されている信号を、インバータ４１を介し
てスイッチＴｒ２８のゲートに入力する。こうすると、
スイッチＴｒ４０とスイッチＴｒ２８はＯＮ／ＯＦＦ状
態が反転するようにスイッチ動作を行い、カレントコピ
アＴｒ１９の出力が遮断されている状態では、電源ライ
ン３０からスイッチＴｒ２８を介して所定の電位が読み
出しライン２７に印加される。また、カレントコピアＴ
ｒ１９から読み出し電流が出力されている状態では、ス
イッチＴｒ２８はＯＦＦ状態となり、読み出しライン２
７に電源ライン３０から電位が印加されない。

【００４０】以上のように、実施の形態２によれば、カ
レントコピアＴｒ１９の設定時に読み出しライン２７に
所定の電位を印加するようにしたので、読み出しライン
２７がフローティングノードにならないことから、画素
アレイ２等の撮像素子を構成する各回路へのノイズ侵入
を防ぐことができ、ノイズ耐性が強くなるという効果が
ある。

【００４１】実施の形態３．図４は、この発明の実施の
形態３による撮像素子の概略構成を示す構成図である。
図４は、図１に示す撮像素子の読み出し電流源回路１５
に相当する部分を示したもので、図示を省略した画素ア
レイ２、及びラインメモリ６は、図１に示すものと同様
に構成される。ここでは図１に示す撮像素子と同様また
は相当する部分に同じ符号を付し、その説明を省略す
る。また、図３に示す撮像素子と同様または相当する部
分に同じ符号を付し、その説明を省略する。図におい
て、２９は出力Ｔｒ１８から出力されるカレントコピア
Ｔｒ１９のゲート電位を設定するゲート電位設定ライ
ン、３１はダミーのカレントコピアＴｒで、カレントコ
ピアＴｒ１９と同じサイズのＴｒである。３２はダミー
のスイッチＴｒで、スイッチＴｒ２４と同じサイズのＴ
ｒである。３３はスイッチＴｒ３５の活性化と非活性化
を選択するスイッチＴｒ、３４はスイッチＴｒ３３と連
動してスイッチＴｒ３５の活性化と非活性化を選択する
スイッチＴｒである。３５はダミーのカレントコピア回
路３６に数倍の電流を流すＴｒで、Ｔｒ１８と同じサイ
ズのＴｒを複数個並列に接続して電流源回路１５に備え
られる。３６はカレントコピアＴｒ１９のゲート電位が
設定されていない時に駆動するダミーのカレントコピア
回路（ダミー回路）である。

【００４２】次に動作について説明する。なお、実施の
形態３による撮像素子の基本的な動作は、図２に示すも
のと同様で、その説明を省略し、図４に示す部分の動作
について説明する。実施の形態３による撮像素子の読み
出し電流源回路１５は、スイッチＴｒ２３，２４がＯＦ
Ｆ状態になり、カレントコピアＴｒ１９の出力が遮断さ
れたとき、ダミーのカレントコピア回路３６を駆動さ
せ、カレントコピアＴｒ１９が読み出し電流を出力して
いたときにカレントコピアＴｒ１９のゲートに印加され
ていた電位を、ゲート電位設定ライン２９に保持させる
ものである。

【００４３】読み出し電流を出力していたカレントコピ
ア回路１６は、それまで活性化されていたイネーブル端
子２０が非活性化されると、スイッチＴｒ２３，２４が
ＯＦＦ状態になり、ダミーのカレントコピア回路３６が
駆動される。また、ダミーのカレントコピア回路３６が
駆動されるとスイッチＴｒ３３，３４がＯＮ状態にな
り、Ｔｒ３５が活性化される。すると、出力Ｔｒ１８か
ら出力された電流がゲート電位設定ライン２９を経て、
Ｔｒ３５を介してグランド接地へ達する閉回路が形成さ
れる。

【００４４】この閉回路が形成されているとき、ゲート
電位設定ライン２９には、ダミーのカレントコピア回路
３６によって、カレントコピアＴｒ１９が読み出し電流
を出力していたときにゲートに印加されていた設定電位
が保持され、また、カレントコピアＴｒ１９が読み出し
電流を出力していたときの数倍の電流が流れる。ゲート
電位設定ライン２９に流れる電流値は、前記閉回路の負
荷となるＴｒ３５によって決定されるが、このＴｒ３５
について、並列接続するトランジスタの数などを調整し
て、ゲート電位設定ライン２９に流れる電流値をカレン
トコピアＴｒ１９の動作時と同じようにしてもよいが、
ダミーのカレントコピア回路３６の動作時に、カレント
コピアＴｒ１９の動作時の数倍の電流が流れるようにす
ると、ゲート電位設定ライン２９の電位がより安定した
ものになる。

【００４５】以上のように、実施の形態３によれば、ダ
ミーのカレントコピア回路３６によってゲート電位設定
ライン２９の電位をカレントコピアＴｒ１９の動作時と
同じ電位に保持するようにしたので、カレントコピアＴ
ｒ１９の出力が遮断された状態から読み出し電流が出力
されるときに、ゲートに印加される電位が早く収束する
という効果がある。

【００４６】実施の形態４．図５は、この発明の実施の
形態４による撮像素子の概略構成を示す構成図である。
図５に示す撮像素子は、図１に示す撮像素子の読み出し
電流源回路１５に相当するもので、その他の画素アレイ
２、及びラインメモリ６は、図１に示すものと同様に構
成される。ここでは図１に示す撮像素子と同様、または
相当する部分に同じ符号を付し、その説明を省略する。
また、図３及び図４に示す撮像素子と同様または相当す
る部分に同じ符号を付し、その説明を省略する。図にお
いて、２３ａ１，２３ａ２はスイッチＴｒで、図１に示
すスイッチＴｒ２３と同じサイズのＴｒを並列に接続し
て構成され、スイッチＴｒ２３に相当する動作をする。
２３ｂはフィールドスルー補償Ｔｒで、スイッチＴｒ２
３ａ１，２３ａ２と同じサイズのＴｒが用いられ、その
ゲートにはスイッチＴｒ２３ａ１，２３ａ２のゲートに
入力される信号の反転信号が入力される。このフィール
ドスルー補償Ｔｒ２３ｂのゲート・ソース間は短絡さ
れ、カレントコピアＴｒ１９のゲートに接続される。

【００４７】次に動作について説明する。ここでは、図
１に示す撮像素子と同様に構成された部分の動作説明を
省略し、図５に示す部分の動作について説明する。カレ
ントコピアＴｒ１９のゲート電位が適切に定まらない要
因は、図１、図３、図４に示すスイッチＴｒ２３のゲー
ト・ソース間に生じる寄生容量の影響である。実施の形
態４の撮像素子は、フィールドスルー補償Ｔｒ２３ｂに
よって、正負逆向きの電荷をカップリングし、スイッチ
Ｔｒ２３ａ１，２３ａ２の寄生容量を打ち消すようにし
たものである。

【００４８】図５に示した読み出し電流源回路１５は、
図１、図３、図４に示すスイッチＴｒ２３と同じサイズ
のスイッチＴｒ２３ａ１，２３ａ２を並列接続して備え
たものである。これは図１等に示すスイッチＴｒ２３の
サイズを倍にしたものと等価で、フィールドスルー補償
Ｔｒ２３ｂの容量の大きさとスイッチＴｒ２３ａ１，２
３ａ２の寄生容量の大きさを等しくするためである。な
お、一つのスイッチＴｒ２３のサイズを倍にすることな
く、同じサイズのスイッチＴｒ２３ａ１，２３ａ２を二
つ使用しているのは、製造プロセスによるばらつきを抑
制するためである。

【００４９】このように構成することで、スイッチＴｒ
２３ａ１，２３ａ２のゲートにＨ（あるいはＬ）の信号
が入力されると、フィールドスルー補償Ｔｒ２３ｂのゲ
ートにＬ（あるいはＨ）の信号が入力され、スイッチＴ
ｒ２３ａ１，２３ａ２の寄生容量に蓄積される電荷と、
フィールドスルー補償Ｔｒ２３ｂに蓄積される電荷が正
負逆向きになって打ち消し合い、カレントコピアＴｒ１
９のゲートに与えるフィールドスルーの影響が排除され
る。こうすると、カレントコピアＴｒ１９のゲート電位
の変動が小さくなり、カレントコピアＴｒ１９から出力
される読み出し電流値のずれを抑えることができる。

【００５０】以上のように、実施の形態４によれば、カ
レントコピアＴｒ１９のゲートへ接続されたスイッチＴ
ｒ２３ａ１，２３ａ２の寄生容量を、フィールドスルー
保証Ｔｒ２３ｂによって打ち消し、カレントコピアＴｒ
１９のゲート電位を安定させるようにしたので、カレン
トコピアＴｒ１９から出力される読み出し電流を安定さ
せ、画素回路１へ一定値の読み出し電流を供給できると
いう効果がある。

【００５１】

【発明の効果】この発明によれば、画素回路を配列した
アレイ列に読み出し電流を供給するカレントコピア回路
をアレイ列毎に備えた読み出し電流源回路と、画素回路
から読み出された画素レベルを記憶する記憶手段と、記
憶手段から入力された画素レベルを用いて演算を行い、
画素回路の画素出力を求める演算手段と、画素出力を求
める画素回路を選択して、当該画素回路が配列されたア
レイ列に電流源回路から読み出し電流を供給させ、画素
回路の画素レベルを記憶手段に記憶させ、記憶手段から
画素レベルを読み出し演算手段に入力して演算を行わ
せ、画素出力を出力させるスキャナとを備えたので、撮
像した画像の筋状ノイズを抑制できるという効果があ
る。

【００５２】この発明によれば、読み出し電流源回路の
各カレントコピア回路から一定の読み出し電流値が出力
されるように、各カレントコピア回路が備えるカレント
コピアトランジスタのゲートに読み出し電流値の設定電
位を印加するようにしたので、撮像した筋状ノイズを抑
制することができるという効果がある。

【００５３】この発明によれば、読み出し電流源回路に
おいて、読み出し電流の出力が遮断されると、読み出し
電流をアレイ列に供給する電流供給線に所定の電位を印
加するようにしたので、電流供給線がフローティングノ
ードとなることを防ぎ、画素アレイ内にフローティング
ノードが生じないことから外部ノイズに対して耐性が強
化できるという効果がある。

【００５４】この発明によれば、読み出し電流源回路が
ダミー回路を備え、全てのカレントコピア回路の出力が
遮断されると、ダミー回路を用いてカレントコピアトラ
ンジスタのゲートに印加していた読み出し電流値の設定
電位を保持するようにしたので、読み出し電流を出力す
る際のカレントコピアトランジスタのゲート電位の収束
が早くなり、素早く安定した読み出し電流をアレイ列に
供給することができるという効果がある。

【００５５】この発明によれば、読み出し電流源回路
に、カレントコピア回路のカレントコピアトランジスタ
のゲートに印加する読み出し電流値の設定電位のオン・
オフを行うスイッチトランジスタと、スイッチトランジ
スタが有するフィールドスルーの影響を排除するフィー
ルドスルー補償トランジスタとを備えたので、カレント
コピアトランジスタのゲート電位が、フィールドスルー
の影響によって変化することを抑制でき、安定した値の
読み出し電流を出力することができるという効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による撮像素子の概
略構成を示す構成図である。

【図２】 実施の形態１の撮像素子の動作を示すフロー
チャートである。

【図３】 この発明の実施の形態２による撮像素子の概
略構成を示す構成図である。

【図４】 この発明の実施の形態３による撮像素子の概
略構成を示す構成図である。

【図５】 この発明の実施の形態４による撮像素子の概
略構成を示す構成図である。

【図６】 従来の撮像素子の概略構成を示す構成図であ
る。

【符号の説明】

１ 画素回路、２ 画素アレイ、３ 定電位端子、４
読み出しアクセス端子、５ リセットアクセス端子、６
ラインメモリ（記憶手段）、７ 差動アンプ（演算手
段）、８ 出力端子、９ シグナルレベルメモリ、１０
リセットレベルメモリ、１１ シグナルレベルアクセ
ス端子、１２ リセットレベルアクセス端子、１３ シ
グナルレベルメモリアクセス端子、１４ リセットレベ
ルメモリアクセス端子、１５ 読み出し電流源回路、１
６ カレントコピア回路、１７電流源回路、１８ 出力
トランジスタ、１９ カレントコピアトランジスタ、２
０ イネーブル端子、２１ イネーブル端子、２２ キ
ャパシタ、２３，２３ａ１，２３ａ２ スイッチトラン
ジスタ、２３ｂ フィールドスルー補償トランジスタ、
２４ スイッチトランジスタ、２５ スキャナ、２６
ａ，２６ｂ スキャナ出力端子、２７ 読み出しライン
（電流供給線）、２８ スイッチトランジスタ、２９
ゲート電位設定ライン、３０ 電源ライン、３１ ダミ
ーのカレントコピアトランジスタ、３２ ダミーのスイ
ッチトランジスタ、３３，３４ スイッチトランジス
タ、３５ トランジスタ、３６ ダミーのカレントコピ
ア回路（ダミー回路）、４０ スイッチトランジスタ、
４１ インバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 臼井 隆幸 兵庫県伊丹市東有岡４丁目42−８ 株式会 社エルテック内 Ｆターム(参考） 4M118 AA05 AB01 BA14 CA02 DD02 DD10 DD12 FA06 FA33 FA34 FA50 5C024 CX04 GX03 GY39 HX09 HX29 HX48 HX55 5C051 AA01 BA03 DA06 DB01 DB07 DC02 DC03 DC07 DE13 5F049 NA20 NB05 RA02 UA01 UA12 UA17 UA20

Claims (5)

【特許請求の範囲】
1. 【請求項１】 画素アレイを構成する画素回路へ読み出
   し電流を供給して画素レベルを読み出す撮像素子であっ
   て、 前記画素回路を配列したアレイ列に読み出し電流を供給
   するカレントコピア回路を前記アレイ列毎に備えた読み
   出し電流源回路と、 前記画素回路から読み出された画素レベルを記憶する記
   憶手段と、 前記記憶手段から入力された画素レベルを用いて演算を
   行い前記画素回路の画素出力を求める演算手段と、 画素出力を求める画素回路を選択して当該画素回路が配
   列されたアレイ列に前記電流源回路から読み出し電流を
   供給させ、前記画素回路の画素レベルを前記記憶手段に
   記憶させ、前記記憶手段から出力レベルを読み出し前記
   演算手段に入力して演算を行わせ画素出力を求めさせる
   スキャナとを備えた撮像素子。
2. 【請求項２】 読み出し電流源回路は、アレイ列毎に備
   えたカレントコピア回路を構成するカレントコピアトラ
   ンジスタから一定の読み出し電流が出力される設定電位
   を前記カレントコピアトランジスタのゲートに印加する
   ことを特徴とする請求項１記載の撮像素子。
3. 【請求項３】 読み出し電流源回路は、読み出し電流の
   出力が遮断されると読み出し電流をアレイ列へ供給する
   電流供給線に所定の電位を印加することを特徴とする請
   求項１記載の撮像素子。
4. 【請求項４】 読み出し電流源回路は、ダミー回路を備
   え、全てのカレントコピア回路の出力が遮断されると、
   前記ダミー回路を用いてカレントコピアトランジスタの
   ゲートに印加していた読み出し電流値の設定電位を保持
   することを特徴とする請求項２記載の撮像素子。
5. 【請求項５】 読み出し電流源回路は、カレントコピア
   回路のカレントコピアトランジスタのゲートに印加する
   読み出し電流値の設定電位のオン・オフを行うスイッチ
   トランジスタと、前記スイッチトランジスタが有するフ
   ィールドスルーの影響を排除するフィールドスルー補償
   トランジスタとを備えた請求項２記載の撮像素子。