JP2019216315A - 撮像装置及びカメラ - Google Patents

Abstract

【課題】増幅回路のゲイン比を大きくするための技術を提供する。【解決手段】撮像装置は、入射光量に応じた画素信号を生成する画素アレイと、画素信号を増幅する増幅回路１０３と、増幅回路のゲインを設定するために、入力容量の値及び帰還容量の値をそれぞれ設定する制御回路と、を備える。増幅回路の入力容量の値は、複数の入力容量ＣＩ０〜ＣＩ２の容量値から選択可能である。増幅回路の帰還容量の値は、複数の帰還容量ＣＦ０〜ＣＦ７の容量値から選択可能である。制御回路は、入力容量の値、かつ、帰還容量の値を設定することで、増幅回路を異なるゲインに設定する。【選択図】図２

Description

本発明は、撮像装置及びカメラに関する。

画素の列ごとに増幅回路を設けた撮像装置が知られている。特許文献１は、増幅回路の入力容量の値を切り替えることによって、ゲインを変更することを提案する。

特開２００２−１９８７５４号公報

特許文献１の増幅回路では、入力容量が複数設けられているのに対して、帰還容量は１つだけである。この増幅回路で最小ゲインと最大ゲインの比（ゲイン比）を大きくしようとすると、帰還容量の物理的なサイズを大きくするか、入力容量の物理的なサイズを小さくすることになる。しかし、帰還容量の物理的なサイズを大きくすると、チップサイズの増大につながる。また、入力容量の物理的なサイズを小さくしようとしても、微細化には限界が存在するし、寄生容量の影響の増大にもつながる。本発明は、増幅回路のゲイン比を大きくするための技術を提供することを目的とする。

上記課題に鑑みて、入射光量に応じた画素信号を生成する画素回路と、入力容量の値と帰還容量の値との比に応じて複数のゲインに設定可能であり、設定されたゲインで前記画素信号を増幅する増幅回路と、前記増幅回路のゲインを設定するために、前記入力容量の値及び前記帰還容量の値をそれぞれ設定する制御回路と、を備える撮像装置であって、前記増幅回路の入力容量の値は、第１入力容量値と、前記第１入力容量値とは異なる第２入力容量値とを含む複数の入力容量値から選択可能であり、前記増幅回路の帰還容量の値は、第１帰還容量値と、前記第１帰還容量値とは異なる第２帰還容量値とを含む複数の帰還容量値から選択可能であり、前記制御回路は、前記入力容量の値を前記第１入力容量値に設定し、かつ、前記帰還容量の値を前記第１帰還容量値に設定することで、前記増幅回路を第１ゲインに設定し、前記制御回路は、前記入力容量の値を前記第１入力容量値に設定し、かつ、前記帰還容量の値を前記第２帰還容量値に設定することで、前記増幅回路を前記第１ゲインとは異なる第２ゲインに設定し、前記制御回路は、前記入力容量の値を前記第２入力容量値に設定し、かつ、前記帰還容量の値を前記複数の帰還容量値の１つに設定することで、前記増幅回路を前記第１ゲイン及び前記第２ゲインとは異なる第３ゲインに設定することを特徴とする撮像装置が提供される。

上記手段により、増幅回路のゲイン比を大きくできる。

一部の実施形態の撮像装置の全体構成例を説明する図。 一部の実施形態の撮像装置の回路構成例を説明する図。 一部の実施形態の増幅回路のゲイン設定を説明する図。 一部の実施形態の撮像装置の効果を説明する図。

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付し、重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。

図１を参照して、一部の実施形態に係る撮像装置１００の全体構成について説明する。撮像装置１００は、図１に示す構成要素を備える。画素アレイ１０１は、マトリクス状に配置された複数の画素回路ＰＸによって構成される。各画素回路ＰＸは、入射光量に応じたアナログ信号を生成する。垂直走査回路１０２は、画素アレイ１０１の各行を順に選択する。選択された行に含まれる各画素回路ＰＸのアナログ信号が、画素アレイ１０１の各列に対応する増幅回路１０３に読み出される。画素回路ＰＸで生成されるアナログ信号は、ノイズ信号及び画素信号を含む。ノイズ信号とは、入射光量に依存しない信号のことである。画素信号とは、入射光量に応じた信号のことである。

画素アレイ１０１の複数の画素列に対応して、複数の信号線１１８が設けられている。複数の信号線１１８に対応して、複数の増幅回路１０３が設けられている。信号線１１８を通じて、画素ＰＸから増幅回路１０３にアナログ信号が読み出される。増幅回路１０３は、画素回路ＰＸから読み出されたアナログ信号を所定のゲインで増幅してサンプルホールド回路１０４（図ではＳ／Ｈ回路）へ供給する。サンプルホールド回路１０４は、供給されたアナログ信号を保持する保持回路として機能する。具体的に、サンプルホールド回路１０４は、アナログ信号のサンプリングと、アナログ信号のホールドとを行う。サンプルホールド回路１０４からの出力信号は、バッファ回路１０５を介して比較回路１０８に供給される。バッファ回路１０５は、例えばソースフォロア回路で構成される。バッファ回路１０５は、自身へ入力された信号のインピーダンス変換を行う。それによって、比較回路１０８への入力の電位変動が抑制される。以下のバッファ回路１０７についても同様である。

参照信号生成回路１１１は、経時変化する参照信号を生成する。以下ではこのような参照信号の一例としてランプ信号を扱う。ランプ信号とは、時間の経過とともに一定の比率で変化する（本実施形態では増加する）信号のことである。参照信号生成回路１１１は、２種類のランプ信号ＲＡＭＰ＿Ｈ、ＲＡＭＰ＿Ｌを生成する。ランプ信号ＲＡＭＰ＿Ｈの時間変化率は、ランプ信号ＲＡＭＰ＿Ｌの時間変化率よりも高い。参照信号生成回路１１１は、信号線１１５を通じてランプ信号ＲＡＭＰ＿Ｌをセレクタ１０６へ供給し、信号線１１６を通じてランプ信号ＲＡＭＰ＿Ｈをセレクタ１０６へ供給する。

セレクタ１０６は、供給されたランプ信号ＲＡＭＰ＿Ｈ、ＲＡＭＰ＿Ｌのうちの一方を選択して出力する。セレクタ１０６の出力は、バッファ回路１０７を介して比較回路１０８へ供給される。比較回路１０８は、バッファ回路１０５からの入力とバッファ回路１０７からの入力との大小関係を比較し、比較結果に応じたレベルの信号を出力する。

カウンタ１１２は、制御信号φＥＮ信号がハイの間（すなわち、イネーブル期間）に、増加するカウント値を信号保持回路１０９へ供給する。信号保持回路１０９はメモリ回路を含んでおり、比較回路１０８の出力の値が切り替わった時点のカウント値をメモリ回路に格納する。このように、カウンタ１１２と比較回路１０８との組み合わせによって、参照信号を用いた電圧スロープ比較型のＡ／Ｄ変換回路１１４が構成される。Ａ／Ｄ変換回路は、サンプルホールド回路１０４にホールドされているアナログ信号をデジタル信号に変換する。信号保持回路１０９のメモリ回路はこのデジタル信号を格納する。

水平走査回路１１３は、複数の信号保持回路１０９を順に選択する。この選択によって、メモリ回路に格納されたデジタル信号が信号演算回路１１７に読み出される。信号演算回路１１７は、デジタル信号に対して演算を施した後、その信号を撮像装置１００の外部に出力する。タイミング生成回路１１０は、撮像装置１００の各回路に制御信号を生成し供給することによって動作を制御する。そのため、タイミング生成回路１１０は制御回路と呼ばれてもよい。

図２を参照して、撮像装置１００に含まれる増幅回路１０３及びサンプルホールド回路１０４の具体的な回路構成の一例について説明する。画素回路ＰＸの回路構成は既存の構成であってもよいので詳細な説明を省略する。画素回路ＰＸは、例えば入射光を電荷に変換する光電変換素子と、電荷を電圧に変換するフローティングディフュージョン（ＦＤ）と、光電変換素子からＦＤに電荷を転送する転送トランジスタとを備える。画素回路ＰＸはさらに、ＦＤの電圧を増幅して読み出すためのソースフォロアを構成する増幅トランジスタと、信号線に信号を読み出す画素を選択するための選択トランジスタと、ＦＤの電位をリセットするためのリセットトランジスタとを備える。

増幅回路１０３は、演算増幅器ＡＭＰと、複数の容量ＣＩ０〜ＣＩ２、ＣＦ０〜ＣＦ７と、複数のトランジスタＭＩ１〜ＭＩ２、ＭＦ０〜ＭＦ７、ＭＤ、ＭＲを含む。これらのトランジスタは何れもＭＯＳトランジスタであってもよい。各トランジスタの制御端子にタイミング生成回路１１０から供給された制御信号のレベルによって、各トランジスタのオン・オフが制御される。このように、各トランジスタはスイッチ素子として機能する。

画素回路ＰＸからのアナログ信号は容量ＣＩ０を介して演算増幅器ＡＭＰの反転入力端子に供給される。容量ＣＩ０の両端の間に、トランジスタＭＩ１及び容量ＣＩ１が直列に接続されている。また、容量ＣＩ０の両端の間に、トランジスタＭＩ２及び容量ＣＩ２が直列に接続されている。

演算増幅器ＡＭＰの反転入力端子と出力端子との間にトランジスタＭＲ及びトランジスタＭＤが直列に接続されている。トランジスタＭＲは増幅器ＡＭＰをリセットするためのスイッチである。トランジスタＭＤは、トランジスタＭＲのチャージインジェクションを低減するためのダミースイッチである。また、演算増幅器ＡＭＰの反転入力端子と出力端子との間に、トランジスタＭＦ０と容量ＣＦ０とが直列に接続されている。そのほか、トランジスタＭＦ１〜ＭＦ７及び容量ＣＦ１〜ＣＦ７もトランジスタＭＦ０及び容量ＣＦ０と同様に接続されている。演算増幅器ＡＭＰの非反転入力端子には電圧Ｖｒｅｆが供給される。

サンプルホールド回路１０４は、トランジスタＭＳＨと容量ＣＳＨとを含む。トランジスタＭＳＨは、増幅回路１０３とバッファ回路１０５との間に接続される。容量ＣＳＨの一方の端子は、トランジスタＭＳＨとバッファ回路１０５との間のノードに接続される。トランジスタＭＳＨの制御端子にタイミング生成回路１１０から供給された制御信号のレベルによって、トランジスタＭＳＨのオン・オフが制御される。このように、トランジスタＭＳＨはスイッチ素子として機能する。サンプルホールド回路１０４は、トランジスタＭＳＨがオンの間、増幅回路１０３からの出力信号を容量ＣＳＨに書き込むサンプリング状態となる。サンプルホールド回路１０４は、トランジスタＭＳＨがオフの間、容量ＣＳＨの信号を保持するホールド状態となる。

タイミング生成回路１１０は、トランジスタＭＩ１〜ＭＩ２、ＭＦ０〜ＭＦ７のそれぞれのオン・オフを切り替えることによって増幅回路１０３のゲインを設定する。例えば、トランジスタＭＩ１がオンの場合に、容量ＣＩ１が容量ＣＩ０に並列に接続され、容量ＣＩ１が増幅回路１０３の入力容量として機能することになる。その結果、増幅回路１０３の入力容量値が増加する。一方、トランジスタＭＩ１がオフの場合に、容量ＣＩ１は増幅回路１０３の入力容量として機能しない。容量ＣＩ２１についても同様である。また、トランジスタＭＦ０がオンの場合に、容量ＣＦ０が増幅器ＡＭＰに並列に接続され、容量ＣＦ０が増幅回路１０３の帰還容量として機能することになる。その結果、増幅回路１０３の帰還容量値が増加する。一方、トランジスタＭＦ０がオフの場合に、容量ＣＦ０は増幅回路１０３の帰還容量として機能しない。以下の例では、容量ＣＩ０の容量値を２００フェムトファラド（以下、ｆＦ）、容量ＣＩ１の容量値を１４０ｆＦ、容量ＣＩ２の容量値を６０ｆＦとする。また、容量ＣＦ０〜ＣＦ７の容量値をそれぞれ５０ｆＦとする。

タイミング生成回路１１０は、図３に示すように、入力容量の値及び帰還容量の少なくとも一方の値を切り替えることによって、増幅回路１０３のゲインを６段階から選択したゲインに設定可能である。最小ゲインは０．５倍であり、最大ゲインは８倍である。増幅回路１０３の入力容量の値は、複数の入力容量値（この例では２００ｆＦ、３４０ｆＦ及び４００ｆＦ）から選択可能である。また、増幅回路１０３の帰還容量の値は、複数の帰還容量値（この例では５０ｆＦ、１００ｆＦ、２００ｆＦ及び４００ｆＦ）から選択可能である。増幅回路１０３のゲインは入力容量値と帰還容量値の比で定まる。

例えば、タイミング生成回路１１０は、増幅回路１０３のゲインを０．５倍に設定する場合に、トランジスタＭＩ１〜ＭＩ２をオフにし、トランジスタＭＦ０〜ＭＦ７をオンにする。すなわち、タイミング生成回路１１０は、入力容量値として２００ｆＦを選択し、帰還容量値として４００ｆＦを選択する。タイミング生成回路１１０は、増幅回路１０３のゲインを１倍に設定する場合に、トランジスタＭＩ１〜ＭＩ２、ＭＦ０〜ＭＦ７をオンにする。すなわち、タイミング生成回路１１０は、入力容量値として４００ｆＦを選択し、帰還容量値として４００ｆＦを選択する。タイミング生成回路１１０は、増幅回路１０３のゲインを８倍に設定する場合に、トランジスタＭＩ１〜ＭＩ２、ＭＦ０をオンにし、トランジスタＭＦ１〜ＭＦ７をオフにする。すなわち、タイミング生成回路１１０は、入力容量値として４００ｆＦを選択し、帰還容量値として５０ｆＦを選択する。ほかのゲインについても図３に示すようにトランジスタのオン・オフが設定される。最小ゲインよりも大きく最小ゲインよりも小さいゲイン（例えば、１倍）を中間ゲインと呼ぶ。タイミング生成回路１１０は、最小ゲイン以上かつ中間ゲイン以下の各ゲイン（０．５倍、０．８５倍、１倍）で同一の帰還容量値（４００ｆＦ）を選択する。タイミング生成回路１１０は、中間ゲイン以上かつ最大ゲイン以下の各ゲイン（１倍、２倍、４倍、８倍）で同一の入力容量値（４００ｆＦ）を選択する。

本実施形態では、最大ゲインが８倍であり、最小ゲインが０．５倍であるので、ゲイン比は１６である。一方、入力容量として機能可能な容量ＣＩ０〜ＣＩ２のうちの最大容量は２００ｆＦであり、帰還容量として機能可能な容量ＣＦ０〜ＣＦ７のうちの最大容量は５０ｆＦであるので、その比は４である。このように、本実施形態によれば、容量の比に対してゲイン比を大きくできる。

また、帰還容量として使用可能な容量ＣＦ０〜ＣＦ７はすべて等しい容量値（５０ｆＦ）を有する。タイミング生成回路１１０は、これら８個の容量のうち、帰還容量として使用する容量の個数を切り替えることによって、帰還容量の容量値を選択する。タイミング生成回路１１０は、ゲインを切り替える際に、これらの容量を同期して切り替える。このように、互いに等しい容量値の容量を用いて容量値を選択することによって、容量の製造時のばらつきを平均化できる。

図４を参照して、上記のように増幅回路１０３のゲインを設定することによる効果を説明する。図４には、異なる列に対応する増幅回路１０３ａ、１０３ｂを示す。増幅回路１０３ａ、１０３ｂはそれぞれ図２の増幅回路１０３に対応する。説明を簡単にするために、増幅回路１０３ａ、１０３ｂでは容量ＣＦ０〜ＣＦ７及びトランジスタＭＲ、ＭＤ、ＭＦ０〜ＭＦ７を省略している。増幅回路１０３ａ、１０３ｂが隣接するように示されているが、これらは互いに隣接しない列に対応していてもよい。

トランジスタＭＡは、増幅器ＡＭＰを構成するソース接地トランジスタである。トランジスタＭＡのゲートは入力端子として機能する。この入力端子が接続されるノードをノードＮＩとする。トランジスタＭＡのドレインは出力端子として機能する。この出力端子が接続されるノードをノードＮＯとする。トランジスタＭＡのソースは、電源電圧が供給される電源線ＶＳに接続される。

トランジスタＭＢは、ゲートを駆動電流設定に応じたバイアス電圧で制御する電流源トランジスタである。トランジスタＭＢのゲートは、制御線ＶＣに接続される。トランジスタＭＢのソースは、電源線ＶＤに接続される。トランジスタＭＢのドレインは、ノードＮＯに接続される。制御線ＶＣを通じてトランジスタＭＢのゲートにバイアス電圧が供給される。

電源線ＶＳ、制御線ＶＣ、電源線ＶＤはすべての列の増幅回路１０３に対して共通に用いられる。制御線ＶＣとノードＮＩとの間に寄生容量ＰＣ０が存在する。制御線ＶＣとノードＮＯとの間に寄生容量ＰＣ１が存在する。

図４に示す回路構成において、ある画素行の読出しによって、増幅回路１０３ａに読み出される画素信号の値がゼロであり、増幅回路１０３ｂに読み出される画素信号の値が有意であるとする。このような状況は、例えば、増幅回路１０３ａに画素信号が読み出される画素回路ＰＸがダーク状態であり、増幅回路１０３ｂに画素信号が読み出される画素回路ＰＸが光照射状態である場合に発生する。

増幅回路１０３ｂに画素信号が供給されると、増幅回路１０３ｂの入力容量を介してノードＮＩの電圧が変化する。ノードＮＩの電圧の変化に応じて、増幅回路１０３ｂの寄生容量ＰＣ０を介して制御線ＶＣの電圧が変化する。これは、複数の増幅回路１０３を一次元に配置した場合に、制御線ＶＣのインピーダンスが高くなるためである。さらに、制御線ＶＣの電圧の変化に応じて、増幅回路１０３ａの寄生容量ＰＣ０を介して増幅回路１０３ａのノードＮＩの電圧が変化する。同様に、増幅回路１０３ｂのノードＮＯの電圧の変化に応じて、寄生容量ＰＣ１を介して、増幅回路１０３ａのノードＮＯの電圧が変化する。増幅回路１０３ａ、１０３ｂのこのようなクロストークの結果として、光が入力されていない画素回路ＰＸの画素信号の値が増加し、スミアが発生する。スミアとは、例えば、撮像領域の一部に他の領域と比較して明るい部分が存在する撮影条件下において、その明部の境界で、水平方向のほぼ撮像領域全域に渡り、本来は存在しない輝度差のスジが入る現象のことである。

増幅回路１０３に供給される画素信号の振幅は、増幅回路１０３のゲインが最大の場合と比較して最小の場合の方が大きい。そのため、増幅回路１０３のゲインが小さいほど、寄生容量ＰＣ０、ＰＣ１の影響による制御線ＶＣの電圧変化量が大きい。本実施形態では、最小ゲイン（０．５倍）のときの入力容量値（２００ｆＦ）が最大ゲイン（８倍）のときの入力容量値（４００ｆＦ）よりも小さい。そのため、増幅回路１０３が最小ゲインの場合のカップリングの影響による制御線ＶＣの電圧変化量を小さくできる。その結果、撮像装置１００で得られる画像におけるスミア量が低減する。

一方、増幅回路１０３が最大ゲインの場合に、入力容量値が小さいと、トランジスタＭＲがオフになった際のチャージインジェクションの影響でノードＮＩの電圧の低下量が大きくなる。この低下量が増幅回路１０３ごとに異なることによって、画像にシェーディングが発生する。シェーディングとは、均一輝度面を撮影したにも関わらず、画像信号が均一に出力されない現象のことである。チャージインジェクションによる電圧の低下量は増幅回路１０３の入力容量値に反比例する。本実施形態では、最大ゲイン（８倍）のときの入力容量値（４００ｆＦ）が最小ゲイン（０．５倍）のときの入力容量値（２００ｆＦ）よりも大きいので、チャージインジェクションによる電圧低下量を小さくできる。その結果、撮像装置１００で得られる画像におけるシェーディングが低減する。

上述の例では、図３に示すように、最大ゲイン（８倍）の場合の入力容量値が４００ｆＦであり、最小ゲイン（０．５倍）の場合の入力容量値がその半分の２００ｆＦである。例えば、最小ゲイン（０．５倍）の場合の入力容量値は、最大ゲイン（８倍）の場合の入力容量値の半分以下である。最大ゲイン（８倍）の場合の入力容量値は、５００ｆＦ以下の他の値であってもよい。上述の例では、画素ＰＸをアレイ状に配置した。これ以外の配置であっても、画素信号の入力によってカップリングにより共通制御線の電圧が変化し、他の画素信号に影響を与える場合に、上記の増幅回路１０３の構成は同様の効果を奏する。

また、入力容量値、帰還容量値及びゲインの組み合わせは上記の例に限られない。１つの例では、入力容量値が４００ｆＦ及び２００ｆＦからを選択可能であり、帰還容量値が２００ｆＦ、１００ｆＦ及び５０ｆＦから選択可能である。このような構成において、タイミング生成回路１１０は、入力容量値を２００ｆＦに、帰還容量値を２００ｆＦにそれぞれ設定することで、１倍のゲインを設定する。また、タイミング生成回路１１０は、入力容量値を２００ｆＦに、帰還容量値を１００ｆＦにそれぞれ設定することで、２倍のゲインを設定する。また、タイミング生成回路１１０は、入力容量値を４００ｆＦに、帰還容量値を１００ｆＦにそれぞれ設定することで、４倍のゲインを設定する。そして、タイミング生成回路１１０は、入力容量値を４００ｆＦに、帰還容量値を５０ｆＦにそれぞれ設定することで、４倍のゲインを設定する。

上述の実施形態の変形例について説明する。一部の変形例では、増幅回路１０３のゲインに加えて、Ａ／Ｄ変換器１１４で利用するランプ信号（参照信号）の時間変化率を切り替えることによって、画素信号のゲインを更に切り替える。例えば、増幅回路１０３が最小ゲイン（０．５倍）の場合のランプ信号の変化率は、増幅回路１０３が最大ゲイン（８倍）の場合のランプ信号の変化率よりも小さい。

具体的に、増幅回路１０３が最小ゲイン（０．５倍）の場合にランプ信号ＲＡＭＰ＿Ｌが用いられ、増幅回路１０３が最大ゲイン（８倍）の場合にランプ信号ＲＡＭＰ＿Ｈが用いられる。例えば、ランプ信号ＲＡＭＰ＿Ｌを用いた場合のゲインを１倍とし、ランプ信号ＲＡＭＰ＿Ｈを用いた場合のゲインを２倍とする。タイミング生成回路１１０は、増幅回路１０３のゲインが０．５倍〜４倍の場合に、ランプ信号ＲＡＭＰ＿Ｌを用いる。タイミング生成回路１１０は、増幅回路１０３のゲインが８倍の場合に、ランプ信号ＲＡＭＰ＿Ｈとランプ信号ＲＡＭＰ＿Ｌとを選択して用いる。これによって、画素信号を１６倍のゲインまで増幅できる。
ランプ信号は各比較回路１０８に共通に供給されるので、列回路ごとの出力ばらつきが低減する。

さらに、信号演算回路１１７のデジタルゲインを変更することによって、撮像装置１００から出力される画素信号のゲインを変更してもよい。デジタルゲインは例えばビットシフトによって実現してもよい。タイミング生成回路１１０は、増幅回路１０３が最大ゲイン（８倍）の場合に、増幅回路１０３が最小ゲイン（０．５倍）の場合と比較して、デジタル信号を高いゲインで増幅する。例えば、信号演算回路１１７は、増幅回路１０３のゲインが０．５倍〜４倍の場合に、１倍のデジタルゲインを用いる。信号演算回路１１７は、増幅回路１０３のゲインが８倍の場合に、１倍のデジタルゲインと２倍のデジタルゲインとを選択して用いる。これによって、画素信号を１６倍のゲインまで増幅できる。

上述の実施形態において、タイミング生成回路１１０は、入力容量の値及び帰還容量の少なくとも一方の値を切り替えることによって増幅回路１０３のゲインを設定した。撮像装置１００は、他の動作モードを有してもよい。例えば、上述の実施形態の動作モードを第１モードとして、撮像装置１００は、入力容量の値を一定（例えば、２００ｆＦや４００ｆＦ）にしたまま帰還容量の値を切り替えることによって増幅回路１０３のゲインを設定する第２動作モードを有してもよい。

以下、上記の各実施形態に係る撮像装置の応用例として、該撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る撮像装置と、該撮像装置から出力される信号に基づく情報を処理する信号処理部とを含む。該処理部は、画像データであるデジタル信号を処理するプロセッサを含みうる。該プロセッサは、撮像装置の焦点検出機能を有する画素からの信号に基づいてデフォーカス量を計算し、これに基づいて撮像レンズの焦点調節を制御するための処理を行いうる。上記画像データを生成するＡ／Ｄ変換器は、撮像装置が備えることができる他、撮像装置とは別に設けることができる。例えば、画素アレイ１０１を含む第１の基板と、増幅回路１０３、サンプルホールド回路１０４及びＡ／Ｄ変換回路１１４など、画素アレイ１０１以外の回路を含む第２の基板とが、積層される。第いわゆる積層型センサとしても良い。この実施例では、第２の基板は積層用の半導体装置であり、画質向上の効果は第２の基板のみで得ることができる。

１００ 撮像装置、１０３ 増幅回路、１０４ サンプルホールド回路、１１４ Ａ／Ｄ変換回路

Claims (12)

1. 入射光量に応じた画素信号を生成する画素回路と、
   入力容量の値と帰還容量の値との比に応じて複数のゲインに設定可能であり、設定されたゲインで前記画素信号を増幅する増幅回路と、
   前記増幅回路のゲインを設定するために、前記入力容量の値及び前記帰還容量の値をそれぞれ設定する制御回路と、
   を備える撮像装置であって、
   前記増幅回路の入力容量の値は、第１入力容量値と、前記第１入力容量値とは異なる第２入力容量値とを含む複数の入力容量値から選択可能であり、
   前記増幅回路の帰還容量の値は、第１帰還容量値と、前記第１帰還容量値とは異なる第２帰還容量値とを含む複数の帰還容量値から選択可能であり、
   前記制御回路は、前記入力容量の値を前記第１入力容量値に設定し、かつ、前記帰還容量の値を前記第１帰還容量値に設定することで、前記増幅回路を第１ゲインに設定し、
   前記制御回路は、前記入力容量の値を前記第１入力容量値に設定し、かつ、前記帰還容量の値を前記第２帰還容量値に設定することで、前記増幅回路を前記第１ゲインとは異なる第２ゲインに設定し、
   前記制御回路は、前記入力容量の値を前記第２入力容量値に設定し、かつ、前記帰還容量の値を前記複数の帰還容量値の１つに設定することで、前記増幅回路を前記第１ゲイン及び前記第２ゲインとは異なる第３ゲインに設定する
   ことを特徴とする撮像装置。
2. 前記第２入力容量値は、前記第１入力容量値よりも大きく、
   前記制御回路は、前記増幅回路を最小ゲインに設定する場合に前記第１入力容量値を選択し、前記増幅回路を最大ゲインに設定する場合に前記第２入力容量値を選択することを特徴とする請求項１に記載の撮像装置。
3. 前記第２帰還容量値は、前記第１帰還容量値よりも小さく、
   前記制御回路は、前記増幅回路を前記最小ゲインに設定する場合に前記第１帰還容量値を選択し、前記増幅回路を前記最大ゲインに設定する場合に前記第２帰還容量値を選択することを特徴とする請求項２に記載の撮像装置。
4. 前記制御回路は、
   前記増幅回路を、最小ゲイン、最大ゲイン及び前記最小ゲインよりも大きく前記最大ゲインよりも小さい中間ゲインに設定可能であり、
   前記最小ゲイン以上かつ前記中間ゲイン以下の各ゲインで同一の帰還容量値を選択し、
   前記中間ゲイン以上かつ前記最大ゲイン以下の各ゲインで同一の入力容量値を選択する
   ことを特徴とする請求項１乃至３の何れか１項に記載の撮像装置。
5. 前記第１入力容量値は前記第２入力容量値の半分以下であることを特徴とする請求項１乃至４の何れか１項に記載の撮像装置。
6. 前記帰還容量は互いに等しい容量値を有する複数の容量を備え、
   前記制御回路は、前記複数の容量のうち前記帰還容量として使用する容量の個数を切り替えることによって、前記帰還容量の容量値を選択する
   ことを特徴とする請求項１乃至５の何れか１項に記載の撮像装置。
7. 前記帰還容量は互いに等しい容量値を有する複数の容量を備え、
   前記制御回路は、前記増幅回路のゲインを切り替えるときに、前記複数の容量のうち少なくとも２つを同期して切り替えることを特徴とする請求項１乃至６の何れか１項に記載の撮像装置。
8. 前記撮像装置は、前記増幅回路によって増幅された画素信号をデジタル信号に変換するＡ／Ｄ変換回路を更に備え、
   前記Ａ／Ｄ変換回路は、参照信号を用いた電圧スロープ比較型であり、
   前記増幅回路が最小ゲインの場合の前記参照信号の時間変化率は、前記増幅回路が最大ゲインの場合の前記参照信号の時間変化率よりも小さい
   ことを特徴とする請求項１乃至７の何れか１項に記載の撮像装置。
9. 前記撮像装置は、
   前記増幅回路によって増幅された画素信号をデジタル信号に変換するＡ／Ｄ変換回路と、
   前記デジタル信号に対して演算を行う演算回路と、
   を更に備え、
   前記演算回路は、前記増幅回路が最大ゲインの場合に、前記増幅回路が最小ゲインの場合と比較して、前記デジタル信号を高いゲインで増幅する
   ことを特徴とする請求項１乃至８の何れか１項に記載の撮像装置。
10. 前記撮像装置は、複数の前記画素回路を備えるとともに、複数の前記増幅回路を備え、
    前記複数の画素回路は、複数の列を構成するように配置され、
    前記複数の増幅回路は、前記複数の列に対応して設けられる
    ことを特徴とする請求項１乃至９の何れか１項に記載の撮像装置。
11. 入射光量に応じた画素信号を生成する画素回路と、
    前記画素信号を増幅する増幅回路と、
    前記増幅回路のゲインを設定する制御回路と、
    を備える撮像装置であって、
    前記増幅回路の入力容量の値は、複数の入力容量値から選択可能であり、
    前記増幅回路の帰還容量の値は、複数の帰還容量値から選択可能であり、
    前記制御回路は、
    第１動作モードにおいて、前記入力容量の値及び前記帰還容量の少なくとも一方の値を切り替えることによって前記増幅回路のゲインを設定し、
    第２動作モードにおいて、前記入力容量の値を一定にしたまま前記帰還容量の値を切り替えることによって前記増幅回路のゲインを設定する
    ことを特徴とする撮像装置。
12. 請求項１乃至１１のいずれか１項に記載の撮像装置と、
    前記撮像装置によって得られた信号を処理する信号処理部と、
    を備えることを特徴とするカメラ。