JP5311987B2 - 撮像装置 - Google Patents

Description

本発明は、撮像装置により撮像された撮像信号（画像信号）の補正処理技術に関する。

ディジタルカメラやビデオカメラ等の撮像装置では、撮像センサとしてＣＭＯＳイメージセンサ等の固体撮像素子が広く使用されている。

近年は固体撮像素子の多画素化が進み、個々の画素サイズが小さくなっている。しかしながら、画素サイズが小さくなると、各画素に入射する光量が少なくなるため、ノイズの影響を受けやすくなり、画質が低下する。

このノイズの発生原理を図８、図９に基づいて説明する。図８は、ＣＭＯＳイメージセンサ（以下、ＣＭＯＳセンサという）における画素の構成図である。ＣＭＯＳセンサにおける各画素は、光電子を電荷（信号電荷）に変換して蓄積するフォトダイオードＰＤ、フォトダイオードＰＤに蓄積された信号電荷をフローティングディフュージョンＦＤに転送する転送スイッチＭ１を有している。

また、上記の各画素は、フローティングディフュージョンＦＤの信号電荷を電圧に変換して増幅する増幅ＭＯＳ、フォトダイオードＰＤ、及びフローティングディフュージョンＦＤの信号電荷をリセットするリセットスイッチＭ２を有している。このリセットスイッチＭ２は、垂直走査回路９３（図９参照）からの画素リセット信号ＰＲＥＳによりそのＯＮ／ＯＦＦが制御される。さらに、上記の各画素は、行選択スイッチＭ４を有している。

信号電荷の走査においては、まず、垂直走査回路９３からの行選択信号ＰＳＥＬにより１行の各画素の行選択スイッチＭ４が一括してＯＮされる。そして、垂直走査回路９３からの転送信号ＰＴＸにより当該行の各画素の転送スイッチＭ１が一括してＯＮされる。これにより、当該行の各画素のフローティングディフュージョンＦＤの信号電荷が、増幅ＭＯＳ、行選択スイッチＭ４を介して垂直信号線Ｖに一斉に読み出され、転送されていく。

図９は、一般的なＣＭＯＳセンサの全体の概略構成を示している。ＣＭＯＳセンサは、画素部９０、垂直走査回路９３、ラインメモリ９４、水平走査回路９６を有している。画素部９０は、有効画素領域９１と基準画素領域９２により構成されている。

有効画素領域９１の信号電荷は、被写体を反映した撮像画像として実際に用いられ、基準画素領域９２の信号電荷は、被写体の状態に依存しない画像信号を得るための基準信号として用いられる。なお、基準画素領域９２の画素は、金属膜等の遮光部材によって遮光された遮光画素、或はフォトダイオードを持たない不感光画素等により構成されている。

画素部９０にマトリックス状に配された各画素のうち、同一行に配された各画素の信号電荷の蓄積、垂直転送、リセットの制御は、垂直走査回路９３からの転送信号ＰＴＸ、リセット信号ＰＲＥＳ、行選択信号ＰＳＥＬにより、同時に行なわれる。また、同一列に配された各画素は、それぞれ、同一の垂直出力線Ｖ１〜Ｖｍ−１に共通に接続されており、各垂直出力線Ｖ１〜Ｖｍ−１は、それぞれ、ラインメモリＣ１〜Ｃｍ−１に接続されている。ラインメモリＣ１〜Ｃｍ−１は、それぞれ、水平走査スイッチＱ１〜Ｑｍ−１を介して水平出力線９５に接続されている。

水平走査スイッチＱ１〜Ｑｍ−１の制御は、水平走査回路９６により行なわれる。水平走査回路９６は、水平走査スイッチＱ１〜Ｑｍ−１にそれぞれ接続されたＤフリップフロップＦＦ１〜ＦＦｍ−１を有し、ＤフリップフロップＦＦ１〜ＦＦｍ−１は、Ｑ出力端子とＤ入力端子が順次接続される形態で直列に接続されている。以下、ＤフリップフロップＦＦをＤＦＦと略称する。

従って、初段のＤＦＦ１のＤ入力端子に水平走査開始パルス信号ＰＨＳＴが入力されると、この水平走査開始パルス信号ＰＨＳＴは、後段のＤＦＦ２〜ＤＦＦｍ−１に順次シフト転送され、水平走査スイッチＱ１〜Ｑｍ−１が順次ＯＮされていく。

これにより、ラインメモリＣ１〜Ｃｍ−１に垂直転送された同一行の各画素の信号電荷（画素信号とも称する）は、順次、水平出力線９５に読み出されて水平転送され、後段の画像処理回路７に出力される。一方、垂直走査回路９３は、不図示の垂直走査パルス信号ＰＶが入力される毎に、転送信号ＰＴＸ、リセット信号ＰＲＥＳ、行選択信号ＰＳＥＬを出力する画素行を次の画素行にシフトする。

なお、各画素の電源やＧＮＤは共通である。このため、選択画素行の信号電荷を読み出し中に電源、ＧＮＤの電圧レベルが変動すると、選択画素行の各画素の信号電荷の電力レベルが一斉に変動する。この場合、１フレームの走査中に電源、ＧＮＤの電圧レベルが変動すると、その電圧レベルの変動量は各画素行毎に異なるため、撮像画像において横縞状のパターンノイズが発生する。

電源、ＧＮＤの電力レベルの変動量が、各選択画素行において周期性を持たずランダムであれば、横縞状のパターンノイズの表れ方もランダムになる。このようなランダムな横縞状のパターンノイズを補正する手法として、基準画素領域の各行の画素におけるノイズ電圧の平均値を算出し、この平均値を有効画素領域の各行の信号電荷から減算するオフセット補正などがある。

一般的なイメージセンサにおいては、有効画素領域の４辺のうち１辺に隣接して基準画素領域を設けたもの、或は直交する２辺に隣接して基準画素領域を設けたものが広く用いられている。このようなイメージセンサにおいては、選択画素行の各画素に生じるレベル変動量が同一であれば、基準画素領域の上記のノイズ電圧の平均値を用いて、横縞状のパターンノイズをオフセット補正によって好適に補正することが可能である。

しかし、各画素における電源やＧＮＤからの配線長は、イメージセンサでの電源ラインやＧＮＤラインのレイアウト位置によって異なり、画素によって配線のインピーダンスも異なる。

すなわち、電源やＧＮＤからの配線長が長い画素ほど配線のインピーダンスが大きくなり、電源、ＧＮＤの電圧レベルの変動の影響を大きく受け、ノイズ電圧が大きくなる。電源やＧＮＤがイメージセンサ内の左側から供給されている場合、一般的には、右側の画素ほど配線長が長くなり、ノイズ電圧が大きくなる。換言すれば、ノイズ電圧は、右方上がり、あるいは右下がりに傾斜した状態となる。

このように水平位置によってノイズ電圧が異なる場合は、上記の様なノイズ電圧の平均値を用いたオフセット補正では、基準画素領域付近の有効画素領域では補正効果が大きいが、基準画素領域から離れた有効画素領域では補正効果が小さくなる。

このような問題を解決するために、有効画素領域の上方と下方、すなわち有効画素領域の対向する２辺にＯＢ部（オプティカルブラック部：基準画素領域）を配置したＣＣＤ撮像装置が提案されている（特許文献１参照）。

この特許文献１に係るＣＣＤ撮像装置では、有効画素領域の対向する２辺に隣接して配置したＯＢ部のノイズ電圧に基づいて、有効画素領域のノイズ電圧を推定演算し、そのノイズ電圧を画像電圧信号から減算することで補正を行っている。

この場合、補正に用いるノイズ電圧は、有効画素領域の対向する２辺に隣接して配置された２つのＯＢ部から得ているので、１つの読み出し方向においてノイズ電圧が変動するような場合でも、より好適に補正を行うことができる。
特開平０６−０７８２２４号公報

このＣＣＤ撮像装置に特化した特許文献１に係る構成を、ＣＭＯＳセンサに適用しようとする場合、図１０に示すような構成が考えられる。すなわち、有効画素領域１００１の４辺のうち、例えば水平方向に対向する２辺にそれぞれ左ＯＢ部（第１基準画素領域）１００２ａ、右ＯＢ部（第２基準画素領域）１００２ｂを配置する。

そして、１行の画素信号の読み出し（１Ｈ）毎に、左右ＯＢ部１００２ａの画素信号から有効画素領域のノイズ成分を推定し、有効画素領域の各画素信号を補正する。

ここで、図１０のＣＭＯＳセンサに対して、ＣＭＯＳセンサにおける画素信号の一般的な走査方法を適用した場合の走査制御を、図１１のタイムチャートに基づいて詳細に説明する。なお、図１０のＣＭＯＳセンサの構成例では、水平走査開始パルス信号ＰＨＳＴは、ＣＭＯＳセンサ１０００の左端から入力されている。

不図示の垂直走査パルス信号ＰＶが垂直走査回路１００３に入力されることで（図１１のｔ１〜ｔ２）、画素信号の読み出しを行う画素行が選択される。垂直走査回路１００３から不図示の各種の制御信号が適宜送られ（ｔ２〜ｔ３）、選択行の各画素に係る画素信号が一斉に読み出され、各列のラインメモリＣ１〜Ｃｎに垂直転送されて保持される。

その後、ＤＦＦ１に水平走査開始信号として水平走査開始パルス信号ＰＨＳＴが入力される（ｔ３）と、水平走査パルスＰＨの入力に同期し、まず、ＤＦＦ１から水平走査スイッチＱ１にアクティブなパルスが出力される（ｔ４〜ｔ６）。これにより、左端の画素列に対応するラインメモリＣ１に保持された画素信号が水平出力線８５に読み出されて水平転送される。

その後、ＤＦＦ２〜ＤＦＦｎに順次水平走査開始パルス信号ＰＨＳＴがシフト転送されていくことで、水平走査パルスＰＨの入力に同期し、各画素列のラインメモリＣ２〜Ｃｎに保持された画素信号が、順に水平出力線１００５に読み出されて水平転送されていく（ｔ６〜ｔ１２）。ｔ１３以降は、次行以降の画素行に対して、ｔ１〜ｔ１２と同様の動作が繰返し行われることで、１フレームの画素信号の走査が行われる。

なお、本明細書では、「走査」という用語は、垂直走査と水平走査の両方を含む用語として使用している。また、「垂直走査」という用語は、画素からの画素信号の読み出しと、垂直転送の両方を含む用語として使用している。また、「水平走査」という用語は、ラインメモリＣ１〜Ｃｎからの画素信号の読み出しと、水平転送の両方を含む用語として使用している。

このように、ＣＭＯＳセンサにおける一般的な画素信号の走査方法では、選択画素行の画素信号を一斉に各列のラインメモリに垂直転送して、一旦保持する。そして、一端のラインメモリから他端のラインメモリに向かって、保持に係る画素信号が、順次、水平出力線に読み出されて水平転送されていく。

有効画素領域の１辺に隣接して基準画素領域を配置した場合は、ラインメモリからの画素信号の読み出しを画素部の先頭にあたる列から開始することで、オフセット補正用の基準画素領域の画素信号を有効画素領域の画素信号に先行して読み出すようになっている。

従って、この場合は、少なくとも、基準画素領域の画素信号の読み出しを行っている最中に、画像処理回路においてオフセット補正値の算出を開始することができ、その後に順次読み出されてくる有効画素領域の画素信号に対するオフセット補正を迅速に行える。また、このオフセット補正処理に必要な画像処理回路のメモリ容量は、基準画素領域の画素信号を格納し得る容量で済む。

しかし、有効画素領域の対向する２辺に隣接して基準画素領域を配置し、配置された全ての基準画素領域の信号を用いて推定演算した補正値をもとに、基準画素領域の信号の補正処理を行う場合は、従来の画素信号の走査方法では、補正を効率的に行うことができず、画像処理回路のメモリ容量も大きくなってしまう。

すなわち、有効画素領域の対向する２辺に隣接して配置された２つの基準画素領域のノイズ電圧に基づいて補正処理を適正に行うためには、画像処理回路内のメモリに１行の全ての画素の画素信号を格納する必要がある。

換言すれば、画像処理回路内のメモリに１行の全ての画素の画素信号を格納した後でなければ、補正処理を開始することができなくなる。また、補正処理に必要な画像処理回路のメモリ容量も、有効画素領域と２つの基準画素領域の１行の全ての画素の画素信号を格納するだけのメモリ容量が必要となり、コスト高となってしまう。

近年は、撮像装置に対して高画質化、高速連写性、動画撮像等が求められ、上記のようなノイズ成分に対する適正な補正処理の高速化も強く要望されている。

本発明は、このような技術的な背景の下になされたもので、その目的は、ノイズ成分に対する補正処理を、コスト高を招くことなく適正且つ高速に行えるようにすることにある。

上記目的を達成するため、本発明の撮像装置は、撮像画像として用いる撮像信号を得るための画素が配列された有効画素領域と、前記撮像信号に対する基準信号を得るための画素が配列され、前記有効画素領域の対向する辺に隣接して配置された第１及び第２の基準画素領域を有する撮像センサを有する撮像装置において、行単位で一斉に垂直走査されてきた前記有効画素領域、前記第１及び第２の基準画素領域に係る画素信号を保持する保持手段と、前記保持手段により保持された画素信号を水平走査する水平走査手段と、前記水平走査手段により水平走査された前記第１及び第２の基準画素領域に係る画素信号に基づいて前記有効画素領域に係る画素信号のノイズ成分を補正する補正手段とを有し、前記水平走査手段は、前記保持手段により保持された前記第１の基準画素領域及び前記有効画素領域に係る画素信号を読み出す読み出し信号を出力する第１のシフトレジスタと、前記保持手段により保持された前記第２の基準画素領域に係る画素信号を読み出す読み出し信号を出力する第２のシフトレジスタを有し、当該第２のシフトレジスタの信号出力端子と当該第１のシフトレジスタの信号入力端子とが接続され、当該第２のシフトレジスタの信号入力端子に水平走査開始信号が入力されることで、前記保持手段により保持された画素信号のうち、前記第１及び第２の基準画素領域に係る画素信号を、前記有効画素領域に係る画素信号よりも先に水平走査することを特徴とする。

本発明では、基準画素領域に係る画素信号を有効画素領域に係る画素信号に先立って水平走査している。

従って、本発明によれば、有効画素領域の対向する辺に隣接して配置された複数の基準画素領域に係る画素信号を用いて有効画素領域に係る画素信号のノイズ成分の補正を行うために、基準画素領域に係る画素信号と有効画素領域に係る画素信号を保持する分のメモリ容量を必要とせず、基準画素領域に係る画素信号を保持する分のメモリ容量で済む。すなわち、水平走査位置でノイズ量が変化する場合において、ノイズ成分の補正を適正に行ったとしてもコスト高を招くことはない。

また、少なくとも有効画素領域に係る画素信号が水平走査されている際に、有効画素領域に係る画素信号のノイズ成分を補正を行うための補正値を基準画素領域に係る画素信号に基づいて算出する処理を開始することができる。すなわち、ノイズ成分に対する補正処理を迅速に行うことが可能となる。

以下、本発明を実施するための最良の形態を、図面に基づいて詳細に説明する。図１は、本発明の第１〜３の実施の形態に係る撮像装置の全体構成を示すブロック図である。

図１に示した本撮像装置１００は、レンズ１ａ及び絞り１ｂを有する光学系１、メカニカルシャッタ２、撮像センサとしての撮像素子３、アナログ信号をデジタル画像信号に変換するＡ／Ｄ変換器４を有している。撮像素子３は、ＸＹアドレス方式の走査機構を有するＣＭＯＳセンサとして構成されている。

また、撮像装置１００は、撮像素子３及びＡ／Ｄ変換器４を駆動する際に用いられるタイミング信号を発生するタイミング信号発生回路５、光学系１、メカニカルシャッタ２及び撮像素子３を駆動する駆動回路６を有している。

タイミング信号発生回路５は、クロック信号の他、後述する水平走査開始パルス信号ＰＨＳＴ、水平走査パルス信号ＰＨ等の各種のタイミング信号を発生する。駆動回路６は、これらのタイミング信号を用いて、システム制御部１３の制御の下に、後述する撮像素子３に係る画素信号の走査動作を制御する。

また、撮像装置１００は、撮像信号に対して各種の補正処理等の画像処理を行う画像処理回路７、画像処理された画像データを記憶する画像メモリ８、撮像装置１００に対して着脱自在な画像記録媒体９を有している。

さらに、撮像装置１００は、画像処理された画像データを画像記録媒体９に記録する記録回路１０、画像処理された画像データを表示する画像表示装置１１を有している。また、撮像装置１００は、画像表示装置１１の画像表示動作を制御する表示制御回路１２を有している。また、撮像装置１００は、当該撮像装置１００の動作を全体的に制御するシステム制御部１３、不揮発性メモリ（ＲＯＭ）１４、揮発性メモリ（ＲＡＭ）１５を有している。

ＲＯＭ１４には、システム制御部１３で実行されるプログラム、当該プログラムを実行する際に使用されるパラメータやテーブル等の制御データ、及び画像信号の各種補正に用いるデータが格納されている。なお、ＲＯＭ１４には、後述する図３、図５〜７のタイミングチャートに係る画素信号の走査を制御するためのアプリケーションプログラムも格納されている。

ＲＡＭ１５は、実行対象のプログラム、制御データ、補正データ等を展開する等、ワークエリアとして利用される。なお、システム制御部１３には、電源スイッチ１６、メカニカルシャッタ２の押下操作に連動してＯＮ／ＯＦＦする第１スイッチ１７及び第２スイッチ１８が接続されている。

次に、撮像装置１００の撮像動作を説明する。光学系１のレンズ１ａから入射された被写体光像は、撮像素子３上に結像される。撮像素子３は、被写体光像を光電変換して電子的な画像信号（画素信号）として出力する。メカニカルシャッタ２が第１の深さ位置まで押下されて第１のスイッチ１７がＯＮすると、駆動回路６は、システム制御部１３の制御の下に、光学系１の絞り１ｂとレンズ１ａを駆動して、自動露出制御、自動合焦制御等を行う。

メカニカルシャッタ２が第２の深さ位置まで押下されて第２のスイッチ１８がＯＮすると、駆動回路６は、システム制御部１３の制御の下に、タイミング発生からのタイミング信号に基づいて、撮像素子３における画素信号の走査を制御する。走査に係るアナログの画素信号は、Ａ／Ｄ変換器４によりデジタル信号に変換され、画像データとして画像処理回路７に出力される。

画像処理回路７は、システム制御部１３の制御の下に、画像データに対して各種補正値の算出と補正、色変換、ホワイトバランス、ガンマ補正、解像度変換、画像圧縮等の各種の画像処理を行う。

画像処理回路７に内蔵された画像メモリ８は、画像処理中の画像データを一時的に記憶したり、画像処理された画像データを記憶したりするために用いられる。画像処理回路７で画像処理された画像データは、記録回路１０により、画像記録媒体９に適したデータ（例えば、階層構造を持つファイルシステムデータ）に変換されて画像記録媒体９に記録される。

また、画像処理された画像データは、表示制御回路１２により、画像表示装置１１に適した信号（例えば、ＮＴＳＣ方式のアナログ信号等）に変換されて、画像表示装置１１に表示される。また、画像処理回路７は、システム制御部１３からの要求に応じて、画像処理の過程で生じた画像データやそれに関する情報等をシステム制御部１３に出力する。画像データに関する情報としては、例えば、画像の空間周波数、指定領域の平均値、圧縮画像のデータ量等の情報がある。

記録回路１０は、システム制御部１３からの要求に応じて、画像記録媒体９の種類や空き容量等の情報をシステム制御部１３に出力する。また、記録回路１０は、システム制御部１３からの制御信号により、画像記録媒体９から画像データを読み出す。

画像処理回路７は、システム制御部１３からの制御信号により、圧縮に係る画像データを伸長して画像メモリ８に記憶する。画像メモリ８に記憶された画像データは、画像処理回路７で解像度変換処理が施された後、表示制御回路１２により画像表示装置１１に適した信号に変換されて、画像表示装置１１に表示される。

［第１の実施の形態］
次に、本発明の第１の実施の形態を図２、図３に基づいて説明する。図２は、第１の実施の形態に係る撮像素子３の構成図である。

撮像素子３は、光電変換機能、電荷蓄積機能、電荷走査機能を有し、その電荷走査機能はＸＹアドレス方式で実現されている。すなわち、撮像素子３は、ＭＯＳ型のイメージセンサ、具体的にはＣＭＯＳセンサとして構成されている（第２，３の実施の形態も同様）。

撮像素子３の光電変換機能と、電荷蓄積機能は、画素部２０により実現される。画素部２０では、前述の図６に示した画素がマトリクス状に配列されている。この画素部２０は、有効画素領域２１と、有効画素領域２１の左右の辺（対向する辺）に隣接する第１基準画素領域２２ａ、第２基準画素領域２２ｂにより構成されている。

第１基準画素領域２２ａ、第２基準画素領域２２ｂの各画素は、金属膜等の遮光部材で遮光された遮光画素となっている。なお、第１基準画素領域２２ａ、第２基準画素領域２２ｂの画素は、遮光画素ではなく、フォトダイオードを有さず光電変換機能を有しない不感光画素とすることも可能である。

有効画素領域２１から得られる信号電荷（画素信号、撮像信号）は、被写体を反映した撮像画像として実際に用いられる。第１基準画素領域２２ａ、第２基準画素領域２２ｂから得られる画素信号は、有効画素領域２１から得られる画素信号の基準信号として用いられる。すなわち、第１基準画素領域２２ａ、第２基準画素領域２２ｂから得られる画素信号は、有効画素領域２１から得られる画素信号の黒レベル、ノイズ成分等のレベルを規定するために利用される。

なお、第１基準画素領域２２ａ、第２基準画素領域２２ｂは、上記の遮光画素、又は不感光画素で統一することなく、例えば遮光画素の行又は列と不感光画素の行又は列を交互に配備する等、遮光画素と不感光画素を混在させてもよい。ただし、本実施の形態では、電源ライン、ＧＮＤラインの電力変動による電気的なパターンノイズを補正することを目的としているため、第１基準画素領域２２ａと第２基準画素領域２２ｂの画素の構成態様は、同一であることが望ましい。

垂直走査回路２３は、図６で説明した画素転送信号ＰＴＸ（後述する垂直走査パルス信号ＰＶに相当）、行選択信号ＰＳＥＬ、画素リセット信号ＰＲＥＳ等の制御パルス信号を適宜、画素部２０に出力する。

この場合、マトリクス状に配列された複数の画素のうち、同一行に配された各画素の画素転送スイッチＭ１は、垂直走査パルス信号ＰＶによって共通に制御される。また、同一行に配列された各画素のリセットスイッチＭ２は、画素リセット信号ＰＲＥＳによって共通に制御される。さらに、同一行に配された各画素の行選択スイッチＭ４は、行選択信号ＰＳＥＬによって共通に制御される。

すなわち、同一行に配列された各画素の各スイッチは、同一のタイミングで制御され、同一行の各画素信号は、垂直出力線Ｖ１〜Ｖｎから信号保持部２４のラインメモリＣ１〜Ｃｎに、行単位で同一のタイミングで一斉に垂直転送される。

なお、同一列に配列された画素同士は、それぞれ、垂直出力線Ｖ１〜Ｖｎに共通に接続されている。また、ラインメモリＣ１〜Ｃｎは、それぞれ、水平走査スイッチＱ１〜Ｑｎを介して水平出力線２５に共通に接続されている。水平走査スイッチＱ１〜Ｑｎのゲート端子は、それぞれ、水平走査回路２６のＤＦＦ１〜ＤＦＦｎのＱ出力端子に接続されている。

水平走査回路２６のＤＦＦ１〜ＤＦＦｎは、そのＤ入力端子が前段のＤＦＦ１〜ＤＦＦｎのＱ出力端子と接続される形でカスケード接続され、シフトレジスタとして構成されている。

ただし、最終段のＤＦＦｎのＱ出力端子は、初段のＤＦＦ１のＤ入力端子と接続されている。また、有効画素領域２１の最終画素列に対応するＤＦＦｍ−１のＱ出力端子は、次の段の第２基準画素領域２２ｂの最初の画素列に対応するＤＦＦｍのＤ入力端子と接続されておらず、ＤＦＦｍのＤ入力端子には、水平走査開始パルス信号ＰＨＳＴが入力される。

換言すれば、水平走査回路（水平走査手段）２６は、ラインメモリＣ１〜Ｃｎに保持された画素信号を読み出す読み出し信号を出力するＤＦＦ１〜Ｄｍ−１からなる第１のシフトレジスタと、ＤＦＦｍ〜ＤＦＦｎからなる第２のシフトレジスタを有している。そして、第２のシフトレジスタのＱ出力端子（信号出力端子）と第１のシフトレジスタのＤ入力端子（信号入力端子）とが接続されている。

画素信号の水平走査は、第２のシフトレジスタの信号入力端子、すなわち、ＤＦＦｍのＤ入力端子に入力される水平走査開始パルス信号（水平走査開始信号）ＰＨＳＴによって開始され、水平走査パルス信号ＰＨに同期して行われる。

この場合、水平走査開始パルス信号ＰＨＳＴは、上記のカスケード接続に係るＤＦＦのＱ出力端子から次段のＤＦＦのＤ入力端子にシフトされていき、各Ｑ出力端子からのパルス信号が水平走査スイッチＱ１〜Ｑｎのゲート端子に順次入力されていく。

従って、画素信号の水平走査は、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に行われることとなる。この場合、第２基準画素領域２２ｂ、第１基準画素領域２２ａ、有効画素領域２１を単独で見ると、それぞれ、画素信号は、左側の列から右側の列に向かって順次水平走査される。

このように、第１の実施の形態では、水平走査を、従来のように第１基準画素領域２２ａ→有効画素領域２１→第２基準画素領域２２ｂの順に行わず、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に行うことに特徴がある。なお、この特徴は、第２，第３の実施の形態も同様に有している。

次に、第１の実施の形態における画素信号の水平走査の動作タイミングを、図３に基づいて詳細に説明する。ただし、ここでは、走査を行う画素行が選択された後の当該選択行の画素列における水平走査の動作タイミングを主として説明することとする（図５、図６の説明も同様）。

駆動回路６は、垂直走査回路２３により、垂直走査パルス信号ＰＶを画素部２０に出力する（ｔ１〜ｔ２）。その後、垂直走査回路２３は、選択行の各画素に対して各種の制御信号を適宜出力する（ｔ２〜ｔ３）。これにより、選択行の各画素の画素信号は、各列の垂直出力線Ｖ１〜ｖｍを介して、ラインメモリＣ１〜Ｃｎに一斉に垂直転送されて保持される。

その後、駆動回路６は、水平走査回路２６により、水平走査開始パルス信号ＰＨＳＴを第２基準画素領域２２ｂの先頭列に対応するｍ列目のＤ回路ＦＦｍに入力する（ｔ３〜ｔ５）。これにより、最初にｍ列目の水平走査スイッチＱｍがＯＮし（ｔ４）、ｍ列目のラインメモリＣｍに保持されている画素信号から、水平出力線２５への信号読み出し及び水平出力線２５上での水平転送、すなわち水平走査が開始される。

ラインメモリＣｍの信号読み出し・水平転送（ｔ４〜ｔ６）に続き、ラインメモリＣｍ＋１からＣｎへと、１列ずつ順に信号読み出し・水平転送が行われ、第２基準画素領域２２ｂの信号読み出し・水平転送が終了する（ｔ６〜ｔ８：Ｑｍ＋１〜Ｑｎ）。

前述のように、ｎ列目のＤＦＦｎのＱ出力端子は、１列目のＤＦＦ１のＤ入力端子に接続されている。従って、ｎ列目の水平走査スイッチＱｎがＯＮするのと同時に１列目のＤＦＦ１のＤ入力端子にＨレベルの信号が入力される。

これにより、第２基準画素領域２２ｂの水平走査が終了すると、第１基準画素領域２２ａに係る１列目の水平走査スイッチＱ１がＯＮし（ｔ８〜ｔ９）、１列目のラインメモリＣ１に保持されている画素信号が水平出力線２５に読み出され、水平転送される。その後は、有効画素領域２１に係る最終列であるｍ−１列目のラインメモリＣｍ−１に保持されている画素信号まで、１列ずつ順に水平走査が行われる（ｔ１０〜ｔ１２：Ｑ２〜Ｑｍ−１）。

水平走査に係る第１，第２の基準画素領域２２ａ，２２ｂの画素信号は、有効画素領域２１の画素信号のノイズ成分を補正するための補正係数や補正値を、画像処理回路７で算出するために用いられる。

以上のようにして、第１の実施の形態では、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に水平走査を行っている。換言すれば、第１の実施の形態では、有効画素領域２１に先立って、第１，第２の基準画素領域２２ａ，２２ｂの水平走査を行っている。

従って、少なくとも有効画素領域２１の補正対象行の水平走査が実行されている際に、ノイズ補正値の算出処理を開始することができ、画素信号の走査を高速に行う撮像装置においても、リアルタイム性の高いノイズ補正処理を行うことが可能となる。

また、画像処理回路７で有効画素領域２１の画素信号のノイズ成分を補正するための補正係数や補正値を算出するためには、第１，第２基準画素領域２２ａ，２２ｂの１行分の画素信号を記憶し得るメモリ容量のメモリを用意しておけばよい。

すなわち、第１の実施の形態では、補正係数や補正レベルを算出するためのメモリのモリ容量を、有効画素領域２１の１行分の画素信号を記憶する容量の分だけ、従来の場合よりも削減することができる。以上の第１の実施の形態における効果は、第２，第３の実施の形態においても同様に得られる。

［第２の実施の形態］
第１の実施の形態では、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に画素信号を水平走査するために、次のように工夫していた。すなわち、第１の実施の形態では、第２のシフトレジスタ（ＤＦＦｍ〜ＤＦＦｎ）の信号出力端子（ＤＦＦｎのＱ出力端子）と第１のシフトレジスタ（ＤＦＦ１〜ＤＦＦｍ−１）の信号入力端子（ＤＦＦ１のＤ入力端子）とを直接、接続していた。

そして、第１の実施の形態では、第２のシフトレジスタ（ＤＦＦｍ〜ＤＦＦｎ）の信号入力端子（ＤＦＦｍのＤ入力端子）に、水平走査開始信号としての水平走査開始パルス信号ＰＨＳＴを入力していた。

これに対し、第２の実施の形態では、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に画素信号を水平走査するために、次のように工夫している。すなわち、第２の実施の形態では、水平走査開始位置選択部４７を介して、第２のシフトレジスタの信号出力端子（ＤＦＦｎのＱ出力端子）と第１のシフトレジスタの信号入力端子（ＤＦＦ１のＤ入力端子）とを接続している。

そして、第２の実施の形態では、水平走査開始位置選択部４７により、水平走査開始パルス信号ＰＨＳＴを第２のシフトレジスタの信号入力端子（ＤＦＦｍのＤ入力端子）に選択的に入力することで、第２基準画素領域２２ｂから水平走査を開始している。

ただし、水平走査開始位置選択部４７は、水平走査開始信号パルス信号ＰＨＳＴを第１のシフトレジスタの信号入力端子（ＤＦＦ１のＤ入力端子）に選択的に入力することで、第１基準画素領域２２ａから水平走査を開始させることも可能となっている。

なお、水平走査開始位置選択回路４７に含まれる３つのスイッチ７４ａ，４７ｂ，４７ｃは、ＮＭＯＳで構成されており、ゲート電圧がハイレベル（Ｈ：Ｈｉｇｈ）のときにＯＮするスイッチとなっている。

従って、水平走査開始位置選択回路４７に入力される水平走査開始位置選択信号ＳＴＳＥＬが「Ｈ」のときは、スイッチ７４ａ，４７ｂがＯＮし、スイッチ４７ｃは、インバータ４７ｄによりＯＦＦする。これにより、水平走査開始パルス信号ＰＨＳＴは、第２基準画素領域２２ｂに入力される。また、ＤＦＦｎのＱ出力信号もＤＦＦ１のＤ入力端子に入力される。

従って、水平走査開始位置選択信号ＳＴＳＥＬが「Ｈ」のときは、第１の実施の形態と同様に、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に水平走査を行うことが可能となる。この駆動パターンは、図５のタイミングチャートに対応している。

また、水平走査開始位置選択信号ＳＴＳＥＬがローレベル（Ｌ：Ｌｏｗ）のときは、スイッチ７４ａ，４７ｂがＯＦＦし、スイッチ４７ｃは、インバータ４７ｄによりＯＮする。これにより、水平走査開始パルス信号ＰＨＳＴは、第１基準画素領域２２ａに入力される。また、ＤＦＦｎのＱ出力信号は、ＤＦＦ１のＤ入力端子に入力されなくなる。

従って、水平走査開始位置選択信号ＳＴＳＥＬが「Ｌ」のときは、第１基準画素領域２２ａ→有効画素領域２１の順に水平走査が行われ、第２基準画素領域２２ｂに係る画素信号の水平走査は行われないこととなる。この駆動パターンは、図６のタイミングチャートに対応している。

まず、図５の駆動パターンについて説明する。図５の駆動パターンでは、水平走査開始位置選択信号ＳＴＳＥＬが「Ｈ」となっており、水平走査開始パルス信号ＰＨＳＴは、第２基準画素領域２２ｂの先頭列であるｍ列目のＤＦＦｍに入力される（ｔ３〜ｔ５）。

従って、第２基準画素領域２２ｂの先頭列に対応するｍ列目のラインメモリＣｍに保持されている画素信号から順に水平走査が開始される（ｔ４：Ｑｍ）。第２基準画素領域２２ｂの画素信号を全て読み出した後に（ｔ８：Ｑｎ）、第１基準画素領域２２ａの先頭列（１列目）から最終列（ｌ列目）に対応するラインメモリＣ１〜Ｃｌに保持されている画素信号が、順に読み出される（ｔ９〜ｔ１１：Ｑ１〜Ｑｌ）。

そして、有効画素領域２１の先頭列（ｌ＋１列目）から最終列（ｍ−１列目）に対応するラインメモリＣｌ＋１〜Ｃｍ−１に保持されている画素信号が、順に読み出される（ｔ１１〜ｔ１２：Ｑｌ＋１〜Ｑｍ−１）。

図６の駆動パターンでは、水平走査開始位置選択信号ＳＴＳＥＬが「Ｌ」となっており、水平走査開始パルス信号ＰＨＳＴは、第１基準画素領域２２ａの先頭列である１列目のＤＦＦ１のＤ入力端子に入力される（ｔ３）。

従って、最初は、第１基準画素領域２２ａの先頭列（１列目）から最終列（ｌ列目）に対応するラインメモリＣ１〜Ｃｌに保持されている画素信号が、順に読み出される（ｔ３〜ｔ９：Ｑ１〜Ｑｌ）。そして、有効画素領域２１の先頭列（ｌ＋１列目）から最終列（ｍ−１列目）に対応するラインメモリＣｌ＋１〜Ｃｍ−１に保持されている画素信号が、順に読み出される（ｔ８〜ｔ１０：Ｑｌ＋１〜Ｑｍ−１）。

図６の駆動パターンでは、第２基準画素領域２２ｂの画素信号は読み出されないが、図５の駆動パターンでの水平走査の終了（ｔ１２）よりも早いタイミング（ｔ１０）で水平走査が終了するため、水平走査に要する時間を図５の駆動パターンより短縮できる。

図６の駆動パターンは、次のような撮像装置１００の駆動条件の場合に有効利用できる。例えば、撮像装置１００にストロボ装置が接続されている場合、ストロボ装置の二次電池の充電中には大電流が流れ、撮像素子１００の画素信号に対しても影響を与え易い。すなわち、ストロボ装置の二次電池の充電中に撮像した場合の画素信号には、電気的なノイズが重畳され易く、且つそのノイズは１フレームの撮像画像内でもレベルが変動する可能性が高い。

そこで、このような１フレームの撮像画像内でノイズレベルが変動する可能性が高い駆動条件の場合には、第１，第２基準画素領域２２ａ，２２ｂの双方からの画素信号に基づいてノイズ補正を行うべく図５の駆動パターンで水平走査を行う。

一方、１フレームの撮像画像内でノイズレベルが変動する可能性が低い駆動条件の場合は、第１基準画素領域２２ａ、すなわち一部の基準画素領域からの画素信号だけを用いてノイズ補正を行うべく図６の駆動パターンで水平走査を行う。これにより、より迅速にノイズ補正を開始できるようにする。

すなわち、撮像装置１００の駆動条件に応じて、第１の水平走査モードと、第２の水平走査モードとを切替えるようにする。このモード切替は、ユーザが手動で行っても、或は撮像装置１００が自動的に行ってもよい。

また、撮像装置１００の駆動条件だけでなく、例えば、輝度が瞬間的に増大する花火を撮影する場合などの被写体条件や、被写体の輝度変化は小さいが、その周囲の輝度が大きく変化する場合などの撮影環境条件に応じて、上記のモード切替を行ってもよい。

要するに、電気的なノイズの発生条件に応じて、第１の水平走査モードと第２の水平走査モードの切替えを行えばよい。

このようなモード切替により、必要の無い動作を無駄に行うことを回避することができ、消費電力を低減することが可能となり、特に、二次電池で撮像装置１００を駆動する場合に有用である。

［第３の実施の形態］
第１，第２の実施の形態では、水平走査回路のシフトレジスタを２つに分離することで、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に画素信号の水平走査を行っていた。

これに対し、第３の実施の形態では、水平走査回路のシフトレジスタは従来通りに１つとし、仮想水平走査を行うことで、第２基準画素領域２２ｂ→第１基準画素領域２２ａ→有効画素領域２１の順に画素信号の水平走査を行っている。

この第３の実施の形態における画素信号の水平走査の駆動制御は、図７のように行われる。ここでは、前述の図１０のように構成されたＣＭＯＳセンサ（撮像素子３）に対する画素信号の水平走査を例にして説明する。

駆動回路６は、実体的な画素信号の走査を開始する前に、垂直走査パルス信号ＰＶが垂直走査回路１００３に入力されていない状態で、水平走査開始パルス信号ＰＨＳＴを水平走査回路１００６に入力する（ｔ１〜ｔ３）。すなわち、第３の実施の形態では、ラインメモリＣ１〜Ｃｎの何れにも垂直走査に係る画素信号が保持されていない状態で、画素部１０００の先頭列に対応するラインメモリＣ１から順に、仮想的に水平走査を開始する。

そして、ラインメモリＣ１から有効画素領域１００１の最終の画素列に対応するラインメモリＣｍ−１までの仮想水平走査（ｔ２〜ｔ５）が終了した後に、駆動回路６は、水平走査回路２６への水平走査パルス信号ＰＨの出力を一旦停止する（ｔ６）。

この水平走査パルス信号ＰＨの出力の一旦停止は、当該選択行の各画素信号をラインメモリＣ１〜Ｃｍ等から消去した上で、垂直走査パルス信号ＰＶを出力して垂直走査を再開するために行われる（第１，第２の実施の形態も同様）。

駆動回路６は、水平走査パルス信号ＰＨの出力を一旦停止した後は、画素信号の走査を信号読出しを行う画素領域における先頭行の画素信号から行うべく、垂直走査回路２３により、強制的に選択行を信号読出しを行う画素領域における先頭行とする。この強制的な選択行の選択動作は、撮像動作を停止したタイミングによって、選択行が必ずしも信号読出しを行う画素領域における先頭行になっているとは限らないので行われる。

ただし、強制的な選択行の選択動作は、静止画の場合は、１フレーム（１画像）につき最初の選択行においてだけ行えばよい。また、フレームが連続する動画の場合は、１フレーム目の最初の選択行においてだけ行えばよい。このことは、仮想的な水平走査を行っても、ノイズ補正の迅速性は、殆ど損なわれないことを意味する。

駆動回路６は、水平走査パルス信号ＰＨの出力が一旦停止されている間に（ｔ７〜ｔ８）、垂直走査回路１００３により、垂直走査パルス信号ＰＶを画素部１０００に入力する。この垂直走査パルス信号ＰＶの入力により、選択行に係る各画素の画素信号が一斉に読み出されてラインメモリＣ１〜Ｃｎに一斉に垂直転送される。従って、ラインメモリＣ１〜Ｃｎに保持される画素信号は、被写体光像、ＯＢ信号等を反映した撮像装置１００にとって有意義で実体的な信号となる。

駆動回路６は、走査を行う画素行が選択されると、垂直走査回路１００３により、各種の制御信号を適宜出力する（ｔ８〜ｔ９）。そして、駆動回路６は、選択行の画素信号が各列のラインメモリＣ１〜Ｃｎに保持された後、水平走査回路１００６により、水平走査パルス信号ＰＨの出力を再開する（ｔ９）。

水平走査パルス信号ＰＨの出力が再開されると、第２基準画素領域１００２ｂの先頭の画素列に対応するラインメモリＣｍに保持された画素信号が、水平出力線１００５に読み出されて水平転送される（ｔ９〜ｔ１０：Ｑｍ）。その後は、ラインメモリＣｍ＋１〜Ｃｎに保持された画素信号が順に水平出力線１００５に読み出されて水平転送される（ｔ９〜ｔ１２：Ｑｍ＋１〜Ｑｎ）。

なお、駆動回路６は、ラインメモリＣｎに保持された画素信号が読み出されるタイミングに合わせて、水平走査開始パルス信号ＰＨＳＴを水平走査回路１００６に入力する（ｔ１１〜ｔ１３）。これにより、画素部１０００の先頭の画素列に対応するラインメモリＣ１に保持されている画素信号が読み出されて水平転送される（ｔ１２〜ｔ１４：Ｑ１）。

その後、ラインメモリＣ２から、有効画素領域１００１の最終の画素列に対応するラインメモリＣｍ−１まで、その保持に係る画素信号が順次水平走査される（ｔ１４〜ｔ１５：Ｑ２〜Ｑｍ−１）。そして、駆動回路６は、ラインメモリＣｍ−１まで読み出しを行った時点で、再び、水平走査回路１００６への水平走査パルス信号ＰＨの出力を停止する。ｔ１６以降は、ｔ７〜ｔ１６と同様の画素信号の走査が繰り返し行われる。

以上のように、第３の実施の形態では、１つの静止画又は１つの動画の撮像において１回だけ、１行に係る第１基準画素領域と有効画素領域について、垂直走査を行わずに仮想水平走査を行うだけで、第２基準画素領域から実体的な走査を開始している。

従って、第３の実施の形態において仮想水平走査を行ったとしても、第１、第２の実施の形態と同程度のノイズ補正の迅速性を得ることができる。むしろ、第３の実施の形態では、従来のシフトレジスタをそのまま活用できるので、そのメリットの方が大きくなる。
以上説明したように、第１〜３の実施の形態では、２つの基準画素領域に係る画素信号を有効画素領域に係る画素信号に先立って水平走査している。

従って、有効画素領域に係る画素信号のノイズ成分を補正を行うために、２つの基準画素領域に係る画素信号と有効画素領域に係る画素信号を保持する分のメモリ容量を必要とせず、２つの基準画素領域に係る画素信号を保持する分のメモリ容量で済む。すなわち、コスト高を招くことはない。

また、少なくとも有効画素領域に係る画素信号が水平走査されている際に、有効画素領域に係る画素信号のノイズ成分を補正を行うための補正値を、２つの基準画素領域に係る画素信号に基づいて算出する算出処理を開始することができる。これにより、ノイズ成分に対する補正処理を迅速行うことが可能となる。

さらに、有効画素領域の対向する辺に隣接して配置された複数の基準画素領域に係る画素信号を用いて有効画素領域に係る画素信号のノイズ成分を補正できる。従って、例えば、水平走査位置でノイズ量が異なるような場合でも、補正処理を適正に行うことが可能となる。

なお、本発明は、第１〜３の実施の形態に限定されることなく、例えば、水平走査回路を構成するシフトレジスタは、Ｄフリッププロップ以外のＪＫフリップフロップ等の他のフリップフロップにより構成してもよい。

また、ＸＹアドレス方式の走査機構を有し、１行分の画素信号を一斉に垂直走査するものであれば、ＣＭＯＳセンサ以外の撮像センサ（イメージセンサ）にも第１〜３の実施の形態に係る技術思想を適用することができる。

本発明の第１〜３の実施の形態に係る撮像装置の全体構成を示すブロック図である。 第１の実施の形態に係る撮像素子（ＣＭＯＳセンサ）の概略構成を示す回路図である。 第１の実施の形態に係る水平走査の駆動を示すタイミングチャートである。 本発明の第２の実施の形態に係る水平走査回路の構成を示す回路図である。 第２の実施の形態に係る水平走査の第１の駆動パターンを示すタイミングチャートである。 第２の実施の形態に係る水平走査の第２の駆動パターンを示すタイミングチャートである。 本発明の第３の実施の形態に係る水平走査の駆動を示すタイミングチャートである。 ＣＭＯＳセンサにおける画素の一般的な構成を示す回路図である。 ＣＭＯＳセンサの一般的な構成の概要を示す回路図である（基準画素領域が１つの場合）。 ＣＭＯＳセンサの一般的な構成の概要を示す回路図である（基準画素領域が２つの場合）。 ＣＭＯＳセンサにおける従来の水平走査の駆動を示すタイミングチャートである。

符号の説明

３…撮像素子（ＣＭＯＳセンサ）
５…タイミング信号発生回路
６…駆動回路
１３…システム制御部
１４…ＲＯＭ
２０…画素部
２１…有効画素領域
２２ａ…第１基準画素領域
２２ｂ…第２基準画素領域
２３…垂直走査回路
２４…信号保持部
２６，４６…水平走査回路
４７…水平走査開始位置選択部
Ｃ１〜Ｃｎ…ラインメモリ
ＦＦ１〜ＦＦｎ…Ｄフリップフロップ

Claims (6)

1. 撮像画像として用いる撮像信号を得るための画素が配列された有効画素領域と、前記撮像信号に対する基準信号を得るための画素が配列され、前記有効画素領域の対向する辺に隣接して配置された第１及び第２の基準画素領域を有する撮像センサを有する撮像装置において、行単位で一斉に垂直走査されてきた前記有効画素領域、前記第１及び第２の基準画素領域に係る画素信号を保持する保持手段と、
   前記保持手段により保持された画素信号を水平走査する水平走査手段と、
   前記水平走査手段により水平走査された前記第１及び第２の基準画素領域に係る画素信号に基づいて前記有効画素領域に係る画素信号のノイズ成分を補正する補正手段とを有し、
   前記水平走査手段は、前記保持手段により保持された前記第１の基準画素領域及び前記有効画素領域に係る画素信号を読み出す読み出し信号を出力する第１のシフトレジスタと、前記保持手段により保持された前記第２の基準画素領域に係る画素信号を読み出す読み出し信号を出力する第２のシフトレジスタを有し、当該第２のシフトレジスタの信号出力端子と当該第１のシフトレジスタの信号入力端子とが接続され、当該第２のシフトレジスタの信号入力端子に水平走査開始信号が入力されることで、前記保持手段により保持された画素信号のうち、前記第１及び第２の基準画素領域に係る画素信号を、前記有効画素領域に係る画素信号よりも先に水平走査することを特徴とする撮像装置。
2. 前記水平走査手段は、前記有効画素領域と前記第１及び第２の基準画素領域に係る画素信号を水平走査する第１の水平走査モードと、前記第１の基準画素領域と前記有効画素領域に係る画素信号を水平走査する第２の水平走査モードを有することを特徴とする請求項１に記載の撮像装置。
3. 前記水平走査手段は、電気的なノイズの発生条件に応じて、前記第１の水平走査モードと前記第２の水平走査モードとを切替えることを特徴とする請求項２に記載の撮像装置。
4. 前記補正手段は、少なくとも前記水平走査手段により前記有効画素領域に係る画素信号の水平走査が実行されている際に、前記有効画素領域に係る画素信号のノイズを補正するための補正値を前記基準画素領域に係る画素信号に基づいて算出する処理を開始することを特徴とする請求項１〜３の何れか１項に記載の撮像装置。
5. 前記水平走査手段は、前記第１及び第２のシフトレジスタの信号入力端子に水平走査開始信号を選択的に入力する入力手段を有することを特徴とする請求項１〜４の何れか１項に記載の撮像装置。
6. 撮像画像として用いる撮像信号を得るための画素が配列された有効画素領域と、前記撮像信号に対する基準信号を得るための画素が配列され、前記有効画素領域の対向する辺に隣接して配置された第１及び第２の基準画素領域を有する撮像センサを有する撮像装置において、行単位で一斉に垂直走査されてきた前記有効画素領域、前記第１及び第２の基準画素領域に係る画素信号を保持する保持手段と、
   前記保持手段により保持された画素信号を水平走査する水平走査手段と、
   前記水平走査手段により水平走査された前記第１及び第２の基準画素領域に係る画素信号に基づいて前記有効画素領域に係る画素信号のノイズ成分を補正する補正手段とを有し、
   前記水平走査手段は、前記保持手段により保持された画素信号を読み出す読み出し信号を出力する１つのシフトレジスタを有し、前記保持手段に垂直走査に係る画素信号が保持されていない状態で、前記第１の基準画素領域及び前記有効画素領域に係る水平走査を行った後に、前記保持手段に垂直走査に係る画素信号が保持された状態での水平走査を開始することで、前記保持手段により保持された画素信号のうち、前記第１及び第２の基準画素領域に係る画素信号を、前記有効画素領域に係る画素信号よりも先に水平走査することを特徴とする撮像装置。

Images