JP4670386B2

JP4670386B2 - 固体撮像素子、および撮像装置

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Publication number: JP4670386B2
Application number: JP2005043355A
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Inventors: 一秀横田; 久紅林
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Priority date: 2005-02-21
Filing date: 2005-02-21
Publication date: 2011-04-13
Anticipated expiration: 2025-02-21
Also published as: JP2006229798A

Description

本発明は、固体撮像素子、および撮像装置に関し、特に光電変換素子を含む画素を行ごとに選択しつつ、画素信号の読み出しを行う線順次型固体撮像素子、当該固体撮像素子の駆動方法および当該固体撮像素子を撮像デバイスとして用いた撮像装置に関する。

ここに、撮像装置とは、撮像デバイスとしての固体撮像素子、当該固体撮像素子の撮像面（受光面）上に被写体の像光を結像させる光学系および当該固体撮像素子の信号処理回路を含むカメラモジュールや、当該カメラモジュールを搭載したカメラシステムを言うものとする。

画素を行ごとに選択しつつ、画素信号の読み出しを行う線順次型固体撮像素子においては、図７に示すように、光電変換素子を含む画素１００が行列状に２次元配置されてなる画素アレイ部２００に対して、その一方側に画素１００を行ごとに選択し、画素信号の読み出しを行う垂直駆動回路３００を配置する構成が採られていた。

垂直駆動回路３００は、画素アレイ部２００の行を選択する垂直選択回路３０１と、当該垂直選択回路３０１によって選択された行に対して、パルス線３０２を介して入力されるパルスを供給するための論理積回路群３０３と、この論理積回路群３０３の各出力パルスをバッファリングするバッファ回路群３０４とを有し、バッファ回路群３０４の各出力パルスによって画素アレイ部２００に行単位で配線された駆動線２０１を駆動する構成となっている。

このように、画素アレイ部２００の片側にのみ垂直駆動回路３００を配置した構成を採る従来技術では、狭い行ピッチに対して上記構成の垂直駆動回路３００をレイアウトすることになるため、レイアウトの自由度がなく、レイアウト面積が大きくなるという問題がある。

また、駆動線２０１を片側から駆動した場合、駆動線２０１の配線抵抗や寄生容量などに起因して、画素１００を駆動するパルスに伝搬遅延が生じ、その遅延時間が垂直駆動回路３００から画素１００が遠くなる程大きくなる。この伝搬遅延により、垂直駆動回路３００に対して近い画素と遠い画素との間で駆動タイミングに差が生じることで、垂直駆動回路３００から遠い側の画素では画素信号を十分に読み出せない場合が生じるため、シェーディング（撮像画面上の大域的なむら）が発生し、画質劣化するという問題もある。

また、他の従来技術では、図８に示すように、画素アレイ部２００に対してその左右両側に、偶数行用の垂直駆動回路４００と奇数行用の垂直駆動回路５００を配置した構成が採られていた。

偶数行用の垂直駆動回路４００は、偶数行を選択する垂直選択回路４０１と、当該垂直選択回路４０１によって選択された偶数行に対して、パルス線４０２を介して入力されるパルスを供給するための論理積回路群４０３と、この論理積回路群４０３の各出力パルスをバッファリングするバッファ回路群４０４とを有し、バッファ回路群４０４の各出力パルスによって画素アレイ部２００の偶数行ごとに配線された駆動線２０１ｅを駆動する構成となっている。

奇数行用の垂直駆動回路５００は、奇数行を選択する垂直選択回路５０１と、当該垂直選択回路５０１によって選択された奇数行に対して、パルス線５０２を介して入力されるパルスを供給するための論理積回路群５０３と、この論理積回路群５０３の各出力パルスをバッファリングするバッファ回路群５０４とを有し、バッファ回路群５０４の各出力パルスによって画素アレイ部２００の奇数行ごとに配線された駆動線２０１ｏを駆動する構成となっている。

このように、画素アレイ部２００の左右両側に垂直駆動回路４００，５００を配置した構成を採る他の従来技術では、垂直選択回路４０１，５０１、論理積回路群４０３，５０３およびバッファ回路群４０４，５０４を行ピッチの２倍でレイアウトすれば良いため、レイアウト自由度が上がり、レイアウト面積を小さくできるというメリットがある。しかし、駆動線２０１ｅ，２０１ｏの駆動に関しては、上記従来技術の場合と同様に、片側駆動となっているため、シェーディングなどの画質劣化の問題を解消することはできない。

そこで、従来は、図９に示すように、画素アレイ部２００を挟んで当該画素アレイ部２００の左右両側に、駆動線２０１の各々を駆動する垂直駆動回路６００，７００を配置して、これら垂直駆動回路６００，７００から各行ごとの駆動線２０１に対して同じパルスを与え、駆動線２０１の各々を画素アレイ部２００の左右両側から駆動するようにしていた（例えば、特許文献１参照）。

特開平６−３２６９２８号公報

このように、駆動線２０１の各々を画素アレイ部２００の両側から駆動することで、駆動線２０１の配線抵抗や寄生容量等に起因する伝搬遅延を小さくすることができるため、シェーディングなどの画質劣化の問題を解消できる。その反面、垂直駆動回路６００，７００の各々について、各行に対応した構成の垂直選択回路６０１，７０１、論理積回路群６０３，７０３およびバッファ回路群６０４，７０４を狭い行ピッチに対してレイアウトすることになるため、レイアウトの自由度がなく、レイアウト面積が大きくなるという問題を解決することができない。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、レイアウト面積を小さく抑えながら、画素アレイ部の駆動線の各々を当該画素アレイ部の両側から駆動することを可能にした固体撮像素子、および撮像装置を提供することにある。

上記目的を達成するために、本発明では、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部であって、画素アレイ部は、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれるとともに、奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれた画素配列である画素アレイ部を有する固体撮像素子において、前記画素アレイ部の行方向の一方側から、前記画素アレイ部の画素配列の２行を単位として走査しつつ、当該単位内の２行を交互に選択すると同時に、前記画素アレイ部の行方向の他方側から、前記画素アレイ部の画素配列の２行を単位として走査しつつ、当該単位内の２行のうち上記の選択行と同じ行を交互に選択する構成を採っている。また、前記画素アレイ部の列方向の一方側に配置され、偶数行の画素の信号が読み出される第１処理回路と、画素アレイ部の列方向の他方側に配置され、奇数行の画素の信号が読み出される第２処理回路とにより奇数行、及び偶数行の画素からの信号をそれぞれの処理回路で処理する構成を採っている。この構成において、画素アレイの隣合う奇数行と偶数行の２行が第１の垂直駆動回路及び第２の垂直駆動回路により同時に選択され、画素アレイの左右両側から同時に駆動され、２行分の画素からの信号が同時に第１処理回路と第２処理回路に供給される。

上記構成の固体撮像素子において、画素アレイ部の行選択を行う垂直駆動回路を画素アレイ部の両側に配置し、行ごとに配線された同じ行の駆動線を画素アレイ部の両側から同時に駆動することで、画素アレイ部の両側の画素と中央部の画素との間で生じる駆動タイミングのずれを小さくできる。また、画素アレイ部の両側に配置される垂直駆動回路が、２行を単位として選択走査を行うことから、当該垂直駆動回路の単位回路を２行ピッチで構成できるため、垂直駆動回路のレイアウト面積を小さく抑えることができる。

本発明によれば、画素アレイ部の両側の画素と中央部の画素との間で生じる駆動タイミングのずれを小さくできるため、シェーディングなどの画質劣化を改善でき、しかも垂直駆動回路のレイアウト面積を小さく抑えることができるため、チップサイズの縮小化を図ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る線順次型固体撮像素子、例えばＣＭＯＳ固体撮像素子の構成の概略を示すブロック図である。

図１に示すように、本実施形態に係るＣＭＯＳ固体撮像素子は、光電変換素子（図示せず）を含む画素１が行列状に２次元配置されてなる画素アレイ部１０と、当該画素アレイ部１０の左右両側に配置された垂直駆動回路２０，３０とを有している。

画素アレイ部１０には、行列状の画素配列に対して、列ごとに垂直信号線１１が配線され、行ごとに駆動線１２が配線されている。ここでは、説明の都合上、駆動線１２を１本のみ図示しているが、実際には、駆動線１２として、画素１の構成に対応して、例えば画素１の選択駆動に用いる選択線、画素１の光電変換素子で光電変換された信号電荷のフローティングディフュージョン部への転送駆動に用いる転送線、フローティングディフュージョン部のリセット駆動に用いるリセット線などがある。

画素アレイ部１０の左側に配置された垂直駆動回路２０は、垂直選択回路２１、パルス線２２、論理積回路群２３、バッファ回路群２４およびスイッチ回路群２５を有する構成となっている。垂直駆動回路２０全体の駆動制御およびスイッチ回路群２５の切り替え制御は、本固体撮像素子全体の動作を制御するコントロール回路（図示せず）によって行われることになる。

垂直選択回路２１は、例えば、画素アレイ部１０の行数（垂直画素数）の半分の段数、即ち２行ピッチでシフト段（転送段）が縦続接続されてなるシフトレジスタによって構成され、走査パルスを順次出力することによって画素アレイ部１０の各行を順に選択走査する。パルス線２２は、駆動線１２を駆動するパルス（以下、「駆動パルス」と記す）を伝送する。論理積回路群２３の各論理積回路は、垂直選択回路２１によって選択された行に対して、パルス線２２を介して入力される駆動パルスを供給する。バッファ回路群２４の各バッファ回路は、論理積回路群２３の各論理積回路から出力される駆動パルスをスイッチ回路群２５に供給する。

スイッチ回路群２５は、画素アレイ部１０の画素配列の隣り合う２行（奇数行と偶数行）を単位として、スイッチ回路が１つ設けられた構成となっている。スイッチ回路の各々は、コントロール回路による制御の下に、バッファ回路群２４の各バッファ回路から供給される駆動パルスを、奇数行の駆動線１２ｅと偶数行の駆動線１２ｏに択一的に与える。コントロール回路は、垂直選択回路２１による選択動作（例えば、シフトレジスタのシフト動作）の１／２の周期に同期して、奇数行と偶数行を交互に選択するように、スイッチ回路群２５の各スイッチ回路の切り替えを制御する。

画素アレイ部１０の右側に配置された垂直駆動回路３０も、基本的に、垂直駆動回路２０と同じ構成となっている。すなわち、垂直駆動回路３０は、垂直選択回路３１、パルス線３２、論理積回路群３３、バッファ回路群３４およびスイッチ回路群３５を有する構成となっている。垂直駆動回路３０全体の駆動制御およびスイッチ回路群３５の切り替え制御も、本固体撮像素子全体の動作を制御するコントロール回路（図示せず）によって行われることになる。

垂直選択回路３１は、例えば、画素アレイ部１０の２行ピッチでシフト段が縦続接続されてなるシフトレジスタによって構成され、走査パルスを順次出力することによって画素アレイ部１０の各行を順に選択走査する。パルス線３２は、駆動線１２を駆動する駆動パルスを伝送する。論理積回路群３３の各論理積回路は、垂直選択回路３１によって選択された行に対して、パルス線３２を介して入力される駆動パルスを供給する。バッファ回路群３４の各バッファ回路は、論理積回路群３３の各論理積回路から出力される駆動パルスをスイッチ回路群３５に供給する。

スイッチ回路群３５は、画素アレイ部１０の画素配列の隣り合う２行を単位としてスイッチ回路が１つ設けられた構成となっている。スイッチ回路の各々は、コントロール回路による制御の下に、バッファ回路群３４の各バッファ回路から供給される駆動パルスを、奇数行の駆動線１２ｅと偶数行の駆動線１２ｏに択一的に与える。コントロール回路は、垂直選択回路３１による選択動作の１／２の周期に同期して、奇数行と偶数行を交互に選択するように、スイッチ回路群３５の各スイッチ回路の切り替えを制御する。

画素アレイ部１０の垂直信号線１１の一端側には、カラム信号処理回路部４０および水平駆動回路５０が配置されている。カラム信号処理回路部４０は、垂直信号線１１の各々の出力端に各入力端が接続された水平画素数分のカラム信号処理回路４１によって構成されている。カラム信号処理回路４１は、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路等によって構成される。カラム信号処理回路４１としては、Ａ（アナログ）／Ｄ（デジタル）変換回路を含む構成のものを用いることも可能である。

水平駆動回路５０は、水平信号線５１と、カラム信号処理回路４１の各出力端と水平信号線５１との間に接続された水平選択スイッチ群５２と、水平選択回路５３とを有する構成となっている。水平選択回路５３は、シフトレジスタなどによって構成されており、水平選択スイッチ群５２の各スイッチを順次選択駆動する。水平選択スイッチ群５２の各スイッチは、水平選択回路５３による選択駆動により、カラム信号処理回路４１から列ごとに出力される画素１の信号を順次水平信号線５１を通して外部へ出力する。

続いて、上記構成の第１実施形態に係るＣＭＯＳ固体撮像素子における垂直駆動回路２０，３０の回路動作について、図２および図３を用いて説明する。

先ず、図２において、垂直選択回路２１，３１のハッチング部分のシフト段（１単位）がアクティブ状態、即ちこのシフト段に対応した行が選択状態にある場合を考える。このとき、バッファ回路群２４，３４の各々において、アクティブ状態にあるシフト段に対応した左右１つずつのバッファ回路がアクティブとなる。また、コントロール回路による制御の下に、スイッチ回路群２５，３５の各スイッチ回路は、奇数行／偶数行の一方の行を同時に、例えば偶数行を同時に、即ち同じ行を選択した状態にある。

これにより、垂直選択回路２１，３１による走査選択によってアクティブ状態にあるバッファ回路から出力される駆動パルスにより、画素アレイ部１０の中の１行、即ち垂直選択回路２１，３１によって選択された偶数行の駆動線１２ｅが、画素アレイ部１０の左右両側から駆動されることになる。

図３は、図２で選択された行の画素から信号を読み出した後の状態を示している。このときも、垂直選択回路２１，３１のハッチング部分のシフト段がアクティブ状態にある。ただし、コントロール回路が、垂直選択回路２１，３１による選択動作の１／２の周期に同期してスイッチ回路群２５，３５の各スイッチ回路の切り替え制御を行うことから、スイッチ回路群２５，３５の各スイッチ回路は、図２と異なる行、即ち奇数行を同時に選択する。

これにより、垂直選択回路２１，３１による走査選択によってアクティブ状態にあるバッファ回路から出力される駆動パルスにより、奇数行の駆動線１２ｏが画素アレイ部１０の左右両側から駆動されることになる。

図３で選択された行の画素から信号を読み出しが終わると、垂直選択回路２１，３１が走査選択を１単位（１段）進める。これに同期して、コントロール回路がスイッチ回路群２５，３５の各スイッチ回路を切り替えて図２の状態に戻すことで、次の１行（偶数行）が選択される。

以上の一連の動作を順次繰り返すことにより、画素アレイ部１０の全ての行について、順に選択しつつ、選択行の駆動線１２については画素アレイ部１０の左右両側から駆動して、選択行の各画素１から信号を読み出すことができる。

上述したように、線順次型のＣＭＯＳ固体撮像素子において、垂直駆動回路２０，３０を画素アレイ部１０の左右両側に配置し、駆動線１２の各々を画素アレイ部１０の左右両側から駆動することにより、画素アレイ部の両側の画素と中央部の画素との間で生じる、伝搬遅延に起因する駆動タイミングのずれを小さくすることができるため、シェーディングなどの画質劣化の問題を解消できる。

特に、高解像度化に伴って多画素化が進み、駆動線１２の接続される画素トランジスタの数が増加するとともに、駆動線１２の長さが長くなることによって当該駆動線１２の配線抵抗や寄生容量等が増加したとしても、これら配線抵抗や寄生容量等に起因する伝搬遅延による影響を垂直駆動回路２０，３０による両側駆動によって最小限に抑えることができるため、伝搬遅延に起因する画素１の読み出し特性の悪化によって生ずるシェーディングを低減できる利点がある。

しかも、垂直駆動回路２０，３０にスイッチ回路群２５，３５を設け、これらスイッチ回路群２５，３５の作用により、奇数行と偶数行を交互に選択できるようにしたことにより、垂直駆動回路２０，３０を、２行ピッチの垂直選択回路２１，３１、論理積回路群２３，３３およびバッファ回路群２４，３４で構成できるため、垂直駆動回路２０，３０のレイアウト面積を小さく抑えることができる。これにより、ＣＭＯＳ固体撮像素子のチップサイズの縮小化を図ることができる。

［第２実施形態］
図４は、本発明の第２実施形態に係る線順次型固体撮像素子、例えばＣＭＯＳ固体撮像素子の構成の概略を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。

図４において、画素アレイ部１０に垂直信号線１１（１１Ａ，１１Ｂ）が列ごとに２本ずつ配線されるとともに、第１，第２処理回路Ａ，Ｂが画素アレイ部１０の上下に配置されている。第１，第２処理回路Ａ，Ｂは共に、図１におけるカラム信号処理回路部４０および水平駆動回路５０から構成されている。

そして、画素アレイ部１０における偶数行の画素の信号が上側の第１処理回路Ａに読み出され、奇数行の画素の信号が下側の第２処理回路Ｂに読み出される。このように、偶数行と奇数行の画素の信号を画素アレイ部１０の上下に読み出す構成を採ることにより、２行同時読み出しによる高フレームレート化を実現できる。

また、本実施形態に係るＣＭＯＳ固体撮像素子では、画素アレイ部１０の左右両側に配置される垂直駆動回路６０，７０の構成が、第１実施形態に係るＣＭＯＳ固体撮像素子の垂直駆動回路２０，３０の構成と異なっている。したがって、以下では、垂直駆動回路６０，７０の構成および動作を中心に説明するものとする。

画素アレイ部１０の左側に配置された垂直駆動回路６０は、垂直選択回路６１、パルス線６２、論理和回路群６３、論理積回路群６４、バッファ回路群６５およびスイッチ回路群６６を有する構成となっている。垂直駆動回路６０全体の駆動制御およびスイッチ回路群６６の切り替え制御は、本固体撮像素子全体の動作を制御するコントロール回路（図示せず）によって行われることになる。

垂直選択回路６１は、例えば、画素アレイ部１０の垂直画素数の半分の段数、即ち２行ピッチでシフト段が縦続接続されてなるシフトレジスタによって構成され、走査パルスを順次出力することによって画素アレイ部１０の各行を順に選択走査する。パルス線６２は、駆動線１２を駆動する駆動パルスを伝送する。

論理和回路群６３の各論理和回路は、垂直選択回路６１から前後して順次出力される、隣り合う２行分の走査パルスを入力とする。論理積回路群６４の各論理積回路は、垂直選択回路６１によって選択された行に対して、パルス線６２を介して入力される駆動パルスを供給する。バッファ回路群６５の各バッファ回路は、論理積回路群６４の各論理積回路から出力される駆動パルスをスイッチ回路群６６に供給する。

スイッチ回路群６６は、画素アレイ部１０の画素配列の隣り合う２行（奇数行と偶数行）を単位として、スイッチ回路が１つ設けられた構成となっている。スイッチ回路の各々は、コントロール回路による制御の下に、バッファ回路群６５の各バッファ回路から供給される駆動パルスを、奇数行の駆動線１２ｅと偶数行の駆動線１２ｏに択一的に与える。ただし、隣り合う２つのスイッチ回路は、一方が奇数行に駆動パルスを与えるとき、他方が偶数行に駆動パルスを与える、という具合に互いに逆の選択動作を行う構成となっている。

コントロール回路は、垂直選択回路６１による選択動作（例えば、シフトレジスタのシフト動作）の１／２の周期に同期して、奇数行と偶数行を交互に選択するように、具体的には、隣り合う２つのスイッチ回路の一方が奇数行を選択するとき、他方が偶数行を選択するように、スイッチ回路群６５の各スイッチ回路の切り替えを制御する。

画素アレイ部１０の右側に配置された垂直駆動回路７０も、基本的に、垂直駆動回路６０と同じ構成となっている。すなわち、垂直駆動回路７０は、垂直選択回路７１、パルス線７２、論理和回路群７３、論理積回路群７４、バッファ回路群７５およびスイッチ回路群７６を有する構成となっている。垂直駆動回路７０全体の駆動制御およびスイッチ回路群７６の切り替え制御も、本固体撮像素子全体の動作を制御するコントロール回路（図示せず）によって行われることになる。

垂直選択回路７１は、例えば、画素アレイ部１０の垂直画素数の半分の段数、即ち２行ピッチでシフト段が縦続接続されてなるシフトレジスタによって構成され、走査パルスを順次出力することによって画素アレイ部１０の各行を順に選択走査する。パルス線７２は、駆動線１２を駆動する駆動パルスを伝送する。

論理和回路群７３の各論理和回路は、垂直選択回路７１から前後して順次出力される、隣り合う２行分の走査パルスを入力とする。論理積回路群７４の各論理積回路は、垂直選択回路７１によって選択された行に対して、パルス線７２を介して入力される駆動パルスを供給する。バッファ回路群７５の各バッファ回路は、論理積回路群７４の各論理積回路から出力される駆動パルスをスイッチ回路群７６に供給する。

スイッチ回路群７６は、画素アレイ部１０の画素配列の隣り合う２行（奇数行と偶数行）を単位として、スイッチ回路が１つ設けられた構成となっている。スイッチ回路の各々は、コントロール回路による制御の下に、バッファ回路群７５の各バッファ回路から供給される駆動パルスを、奇数行の駆動線１２ｅと偶数行の駆動線１２ｏに択一的に与える。ただし、隣り合う２つのスイッチ回路は、一方が奇数行に駆動パルスを与えるとき、他方が偶数行に駆動パルスを与える、という具合に互いに逆の選択動作を行う構成となっている。

コントロール回路は、垂直選択回路７１による選択動作（例えば、シフトレジスタのシフト動作）の１／２の周期に同期して、奇数行と偶数行を交互に選択するように、具体的には、隣り合う２つのスイッチ回路の一方が奇数行を選択するとき、他方が偶数行を選択するように、スイッチ回路群７５の各スイッチ回路の切り替えを制御する。

続いて、上記構成の第２実施形態に係るＣＭＯＳ固体撮像素子における垂直駆動回路６０，７０の回路動作について説明する。

先ず、垂直選択回路６１，７１のハッチング部分のシフト段（１単位）がアクティブ状態、即ちこのシフト段に対応した行が選択状態にある場合を考える。このとき、バッファ回路群６５，７５の各々において、アクティブ状態にあるシフト段に対応した左右２つずつのバッファ回路がアクティブとなる。

このとき、コントロール回路による制御の下に、スイッチ回路群６６の隣り合う２つのスイッチ回路は、一方（本例では、図の１段目）が奇数行を、他方（本例では、図の２段目）が偶数行を選択した状態にある。また、コントロール回路による制御の下に、スイッチ回路群７６の隣り合う２つのスイッチ回路は、一方（本例では、図の２段目）が奇数行を、他方（本例では、図の３段目）が偶数行を選択した状態にある。

これにより、垂直選択回路６１，７１による走査選択によってアクティブ状態にあるバッファ回路から出力される駆動パルスにより、画素アレイ部１０の中の隣り合う２行、即ち垂直選択回路６１，７１によって選択された奇数行の駆動線１２ｏと偶数行の駆動線１２ｅが、画素アレイ部１０の左右両側から同時に駆動されることになる。その結果、選択された２行分の画素から信号が同時に２本の垂直信号線１１Ａ，１１Ｂに読み出され、これら垂直信号線１１Ａ，１１Ｂを通して第１,第２処理回路Ａ，Ｂに供給される（２行同時読み出し）。

この２行同時読み出しが終わると、垂直選択回路６１，７１が走査選択を１単位（１段）進める。これに同期して、コントロール回路がスイッチ回路群６６，７６の各スイッチ回路を切り替えることにより、スイッチ回路群６６の隣り合う２つのスイッチ回路の一方（本例では、図の２段目）が奇数行を、他方（本例では、図の３段目）が偶数行を選択し、スイッチ回路群７６の隣り合う２つのスイッチ回路の一方（本例では、図の３段目）が奇数行を、他方（次の段）が偶数行を選択することで、次の２行分（奇数行と偶数行）が選択される。

以上の一連の動作を順次繰り返すことにより、画素アレイ部１０の全ての行について、隣り合う２行を単位として順に選択しつつ、選択した２行の駆動線１２ｏ，１２ｅについては画素アレイ部１０の左右両側から同時に駆動して、選択した２行の各画素１から信号を読み出すことにより、２行同時読み出しを実現できる。この２行同時読み出しにより、高フレームレート化を図ることができる。

上述したように、垂直２画素加算を行うＣＭＯＳ固体撮像素子においても、垂直駆動回路６０，７０による選択走査によって画素アレイ部１０の画素配列を２行単位で選択し、かつその選択した２行の駆動線１２ｏ，１２ｅを画素アレイ部１０の左右両側から同時に駆動することにより、第１実施形態に係るＣＭＯＳ固体撮像素子の場合と同様に、シェーディングなどの画質劣化の問題を解消できるとともに、垂直駆動回路６０，７０のレイアウト面積を小さく抑えることができることに加えて、フレームレートの向上を図ることができることになる。

［第３実施形態］
図５は、本発明の第３実施形態に係る線順次型固体撮像素子、例えばＣＭＯＳ固体撮像素子の構成の概略を示すブロック図であり、図中、図４と同等部分には同一符号を付して示している。

図５において、画素アレイ部８０以外の構成は、第２実施形態に係るＣＭＯＳ固体撮像素子と同じである。したがって、以下では、画素アレイ部８０の構成を中心に説明するものとする。

図５において、画素アレイ部８０は、行列状に配置された画素配列において、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれるとともに、奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれた配置となるいわゆる斜め画素配列の構成となっている。このような斜め画素配列の構成を採ることで、画素１の実効的集積度を高めることができる。

この斜め画素配列の画素アレイ部８０において、画素１の各々に対して垂直信号線８１が列ごとに配線され、駆動線８２が行ごとに配線されている。そして、本実施形態に係るＣＭＯＳ固体撮像素子では、画素アレイ部８０の横ジグザグ行、即ち２行を単位として選択し、２本の駆動線８２ｏ，８２ｅを同時に駆動するために、第２実施形態に係るＣＭＯＳ固体撮像素子の垂直駆動回路６０，７０をそのまま用いていた構成を採っている。

このとき、画素アレイ部８０が斜め画素配列であり、各列ごとに垂直信号線８１が配線されていることから、２本の駆動線８２ｏ，８２ｅを同時に駆動すると、２行の各画素の信号が独立にかつ交互に水平信号線５１上に出力されることになる。

このように、斜め画素配列の構成を採るＣＭＯＳ固体撮像素子において、垂直駆動回路６０，７０による選択走査によって画素アレイ部８０の画素配列を２行単位で選択し、かつその選択した２行の駆動線８２ｏ，８２ｅを画素アレイ部８０の左右両側から同時に駆動することにより、第１実施形態に係るＣＭＯＳ固体撮像素子の場合と同様に、シェーディングなどの画質劣化の問題を解消できるとともに、垂直駆動回路６０，７０のレイアウト面積を小さく抑えることができる。

さらに、画素アレイ部８０が斜め画素配列であることにより、画素１の実効的集積度を高めることができるため、画素アレイ部８０のサイズ、ひいては素子チップのサイズが従来と同じと仮定した場合に多画素化を図ることができ、画素アレイ部８０の画素数を従来と同じと仮定した場合に画素１のサイズを大きくでき、その結果高感度化を図ることができる。

［適用例］
以上説明した第１乃至第３実施形態に係るＣＭＯＳ固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置（カメラモジュール）において、その撮像デバイスとして用いて好適なものである。

図６は、本発明に係る撮像装置の構成の一例を示すブロック図である。図６に示すように、本例に係る撮像装置は、光学系の一部であるレンズ９１、撮像デバイス９２、信号処理回路９３およびコントローラ９４によって構成されている。

レンズ９１は被写体からの像光を撮像デバイス９２の撮像面に結像する。撮像デバイス９２は、レンズ９１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス９２として、先述した第１乃至第３実施形態に係るＣＭＯＳ固体撮像素子が用いられる。

信号処理回路９３は、撮像デバイス９２から出力される画像信号の信号レベルを増幅するアンプ等を有し、当該画像信号に対して種々の信号処理を行う。コントローラ９４は、ユーザによって設定される各動作モードに対応して撮像デバイス９２や信号処理回路９３の制御を行う。

上述したように、デジタルスチルカメラやビデオカメラ等の撮像装置において、その撮像デバイス９２として先述した第１乃至第３実施形態に係るＣＭＯＳ固体撮像素子を搭載することで、これらＣＭＯＳ固体撮像素子ではシェーディングなどの画質劣化の問題を解消できるため、高画質の撮像画像を得ることができ、また垂直駆動回路のレイアウト面積を小さく抑えることができ、チップサイズの小型化を図ることができるため、カメラ本体の小型化に寄与できることになる。

本発明の第１実施形態に係るＣＭＯＳ固体撮像素子の構成の概略を示すブロック図である。第１実施形態に係るＣＭＯＳ固体撮像素子における垂直駆動回路の回路動作の説明図（その１）である。第１実施形態に係るＣＭＯＳ固体撮像素子における垂直駆動回路の回路動作の説明図（その２）である。本発明の第２実施形態に係るＣＭＯＳ固体撮像素子の構成の概略を示すブロック図である。本発明の第３実施形態に係るＣＭＯＳ固体撮像素子の構成の概略を示すブロック図である。本発明に係る撮像装置の構成の一例を示すブロック図である。第１従来技術の説明に供するブロック図である。第２従来技術の説明に供するブロック図である。第３従来技術の説明に供するブロック図である。

符号の説明

１…画素、１０，８０…画素アレイ部、１１，８１…垂直信号線、１２，１２ｏ，１２ｅ，８２，８２ｏ，８２ｅ…駆動線、２０，３０，６０，７０…垂直駆動回路、４０…カラム信号処理回路部、５０…水平駆動回路

Claims

光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
前記画素アレイ部の行方向の一方側に配置され、前記画素アレイ部の画素配列の２行を単位として走査しつつ、当該単位内の２行を交互に選択する第１の垂直駆動回路と、
前記画素アレイ部の行方向の他方側に配置され、前記画素アレイ部の画素配列の２行を単位として走査しつつ、当該単位内の２行のうち前記第１の垂直駆動回路によって選択された行と同じ行を交互に選択する第２の垂直駆動回路と、
前記画素アレイ部の列方向の一方側に配置され、偶数行の画素の信号が読み出される第１処理回路と、
前記画素アレイ部の列方向の他方側に配置され、奇数行の画素の信号が読み出される第２処理回路とを備え、
前記画素アレイ部の隣合う奇数行と偶数行の２行が前記第１の垂直駆動回路及び前記第２の垂直駆動回路により同時に選択されると共に、前記画素アレイ部の左右両側から同時に駆動され、２行分の画素からの信号が同時に第１処理回路と第２処理回路に供給され、
前記画素アレイ部は、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれるとともに、奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれた画素配列である
ことを特徴とする固体撮像素子。
前記第１の垂直駆動回路は、前記画素アレイ部の画素配列の２行を単位として行選択を行う第１の垂直選択回路と、前記第１の垂直選択回路から出力される走査パルスと駆動パルスとの論理積をとる第１の論理積回路群と、前記第１の垂直選択回路によって選択された２行に対して前記第１の論理積回路群の各論理回路から出力されるパルスを順番に与える第１のスイッチ回路群とを有し、
前記第２の垂直駆動回路は、前記画素アレイ部の画素配列の２行を単位として行選択を行う第２の垂直選択回路と、前記第２の垂直選択回路から出力される走査パルスと駆動パルスとの論理積をとる第２の論理積回路群と、前記第２の垂直選択回路によって選択された２行に対して前記第２の論理積回路群の各論理回路から出力されるパルスを前記第１のスイッチ回路群と同じ順番で与える第２のスイッチ回路群とを有する
ことを特徴とする請求項１記載の固体撮像素子。
前記第１の垂直駆動回路は、前記画素アレイ部の画素配列の２行を単位として行選択を行う第１の垂直選択回路と、前記第１の垂直選択回路から前後して順次出力される２つの走査パルスを入力とする第１の論理和回路群と、前記第１の論理和回路群の各論理和回路から出力される走査パルスと駆動パルスとの論理積をとる第１の論理積回路群と、前記第１の垂直選択回路によって選択された２行に対して前記第１の論理積回路群の各論理回路から出力されるパルスを順番に与える第１のスイッチ回路群とを有し、
前記第２の垂直駆動回路は、前記画素アレイ部の画素配列の２行を単位として行選択を行う第２の垂直選択回路と、前記第２の垂直選択回路から前後して順次出力される２つの走査パルスを入力とする第２の論理和回路群と、前記第２の論理和回路群の各論理和回路から出力される走査パルスと駆動パルスとの論理積をとる第２の論理積回路群と、前記第２の垂直選択回路によって選択された２行に対して前記第２の論理積回路群の各論理回路から出力されるパルスを前記第１のスイッチ回路群と同じ順番で与える第２のスイッチ回路群とを有する
ことを特徴とする請求項１記載の固体撮像素子。
光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部を有する固体撮像素子と、
前記固体撮像素子の撮像面に被写体からの像光を結像させる光学系とを具備し、
前記固体撮像素子は、
前記画素アレイ部の行方向の一方側に配置され、前記画素アレイ部の画素配列の２行を単位として走査しつつ、当該単位内の２行を交互に選択する第１の垂直駆動回路と、
前記画素アレイ部の行方向の他方側に配置され、前記画素アレイ部の画素配列の２行を単位として走査しつつ、当該単位内の２行のうち前記第１の垂直駆動回路によって選択された行と同じ行を交互に選択する第２の垂直駆動回路と、
前記画素アレイ部の列方向の一方側に配置され、偶数行の画素の信号が読み出される第１処理回路と、
前記画素アレイ部の列方向の他方側に配置され、奇数行の画素の信号が読み出される第２処理回路とを備え、
前記画素アレイ部の隣合う奇数行と偶数行の２行が前記第１の垂直駆動回路及び前記第２の垂直駆動回路により同時に選択されると共に、前記画素アレイ部の左右両側から同時に駆動され、２行分の画素からの信号が同時に第１処理回路と第２処理回路に供給され、
前記画素アレイ部は、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれるとともに、奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれた画素配列である
ことを特徴とする撮像装置。