JP5494358B2 - 撮像装置 - Google Patents
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Description
この場合、基板の略中央にセンサチップが配置され、ガラス基板の一側に設けられた外部接続部にFPC(フレキシブルプリント基板)等が接続される。上述した信号処理チップは、センサチップと外部接続部との間に配置されて、信号処理チップから多数の信号線が外部接続部へ接続される。一方、FPCを介して供給されるセンサチップを駆動するための電源やクロック信号等は、外部接続部からガラス基板上のパターン配線を介してセンサチップへ直接的に供給される。
図1は、この実施形態の撮像装置1を示している。この撮像装置1は、いわゆるデジタル一眼レフカメラであって、カメラボディ2のレンズマウント(不図示)にレンズ鏡筒3が着脱自在に取り付けられ、このレンズ鏡筒3のレンズ4を通した光がカメラボディ2の背面側に配置されたマルチチップモジュール5のセンサチップ6上に結像される。このセンサチップ6は、いわゆるCMOSイメージセンサ等のチップである。
センサチップ6は、入射光に応じた信号(以下、単に画素信号と称す)を出力する複数の画素が2次元的に列方向および行方向に沿って格子状に配列してなる画素アレイ10と、この画素アレイ10を駆動する画素駆動ドライバ11と、画素アレイ10の出力を増幅する2つのカラムプリアンプ12a,12bと、外部からの制御信号(Vref-pix)に基づきセンサチップ6の主にカラムプリアンプ12a,12bへバイアス用の基準電圧および電流を供給するセンサ用バイアス回路13とを備えて構成される。センサチップ6は、さらに画素駆動ドライバ11用の駆動制御バス14を備え、この駆動制御バス14が上側信号処理チップ7および下側信号処理チップ8にも接続される。
まず、マルチチップモジュール5の外部から2つの制御線(図2中、「cont.-A-i/o」,「cont.-B-i/o」で示す)を介して制御信号が入力されると、上側信号処理チップ7の制御回路24aと、下側信号処理チップ8の制御回路24bとの少なくとも何れか一方により制御信号が駆動制御バス14を介して画素駆動ドライバ11に入力される。すると、画素駆動ドライバ11により画素アレイ10が駆動されて、1行ずつ選択された画素信号が、カラム毎のカラムプリアンプ12a,12bに並列に入力される。カラムプリアンプ12a,12bに入力された画素信号は、必要なゲインを施された後にセンサチップ6から出力される。このセンサチップ6から出力された画素信号は、カラム毎に並列に形成された配線パターン32(図2中に2点鎖線で囲む配線)を介して上側信号処理チップ7および下側信号処理チップ8へそれぞれ入力される。なお、上側信号処理チップ7と下側信号処理チップ8とは入力される画素アレイ10の出力信号が偶数列か奇数列かの違いだけ同様な構成であり同様な動作を行うため、以下、上側信号処理チップ7についてのみ説明し、下側信号処理チップ8についての説明を省略する。
例えば、上述した実施形態では、ガラス基板31上の第2配線パターン45と上側信号処理チップ7および下側信号処理チップ8のメタル層52aとにより並列部53を構成する場合について説明したが、例えば、他の実施例として、複数のメタル層(例えば、メタル層52a,52b)が信号処理回路の配線として利用されていない場合には、複数のメタル層を用いて並列部53の並列数を増やしても良い。この場合、メタル層同士(例えば、メタル層52a,52b)を、その幅方向の両外側にてスルーホール54,54(図6中、破線で示す)等を介して互いに接続する。
さらに、上述した実施形態では並列部53を設ける場合について説明したが、第2配線パターン45と一つの配線層(例えば、メタル層52a)とを直列接続して並列部53を省略してもよい。
7 上側信号処理チップ(信号処理チップ)
8 下側信号処理チップ(信号処理チップ)
10 画素アレイ
20a,20b カラムADC(信号処理回路、デジタル変換器)
21a,21b デジタル出力バス(信号処理回路)
22a,22b デジタル小振幅差動出力回路(信号処理回路)
23a,23b バイアス回路(信号処理回路)
31 ガラス基板(基板)
32a,32b 第1配線パターン
37 受光面
39 パッド電極(出力端子)
40 FPC配線(第1配線)
41 パッド電極(入力端子)
42 FPC配線(第2配線)
43 信号線
45 第2配線パターン
52a〜52c メタル層(配線層)
53 並列部
F フレキシブルプリント基板(外部接続部)
Claims (8)
- 入射光に応じた信号を信号線へ出力する複数の画素が配列された画素アレイと、前記画素アレイへ供給する電気信号を入力する入力端子とを有するセンサチップと、
前記センサチップの受光面側に配置されるとともに、前記信号線に電気的に接続される第1配線パターンと、前記入力端子に電気的に接続される第2配線パターンとが形成された基板と、
前記第1配線パターンを介して入力された前記信号を信号処理する信号処理回路と、前記信号処理回路により信号処理された前記信号を出力する出力端子と、前記第2配線パターンと電気的に接続される配線層とを有する信号処理チップと、
前記信号処理チップの前記出力端子に電気的に接続される第1配線と、前記基板に形成された前記第2配線パターンに電気的に接続される第2配線とを有する外部接続部と、
を備え、
前記第2配線パターンと前記配線層とが並列接続される
ことを特徴とする撮像装置。 - 前記信号処理チップは、複数の前記配線層を有し、2層以上の前記配線層を並列接続し、前記並列接続された2層以上の前記配線層が前記第2配線パターンに接続されることを特徴とする請求項1に記載の撮像装置。
- 前記外部接続部は、フレキシブルプリント基板であることを特徴とする請求項1又2に記載の撮像装置。
- 前記第2配線パターンは、前記センサチップへ電力を供給する電源ラインであることを特徴とする請求項1乃至3の何れか一項に記載の撮像装置。
- 前記第2配線パターンは、前記センサチップへクロック信号を供給するクロックラインであることを特徴とする請求項1乃至4の何れか一項に記載の撮像装置。
- 前記画素アレイは、前記画素を列方向および行方向に沿って格子状に配列して備え、前記信号処理チップは、前記画素アレイにより出力された前記信号を並列に信号処理することを特徴とする請求項1乃至5の何れか一項に記載の撮像装置。
- 前記センサチップの列方向の両側に前記外部接続部が各々設けられると共に、前記センサチップと前記外部接続部との間にそれぞれ前記信号処理チップが設けられ、これら2つの信号処理チップのうち、一方の信号処理チップには前記画素アレイの偶数列が接続され、他方の信号処理チップには前記画素アレイの奇数列が接続されることを特徴とする請求項1乃至6の何れか一項に記載の撮像装置。
- 前記信号処理チップは、前記画素アレイの列毎の前記信号をデジタル変換する複数のデジタル変換器を備えることを特徴とする請求項1乃至7の何れか一項に記載の撮像装置。
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