JP5494358B2

JP5494358B2 - 撮像装置

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Publication number: JP5494358B2
Application number: JP2010191058A
Authority: JP
Inventors: 忠男磯貝
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2010-08-27
Filing date: 2010-08-27
Publication date: 2014-05-14
Anticipated expiration: 2030-08-27
Also published as: JP2012049384A

Description

この発明は、被写体像を撮像する撮像装置に関するものである。

従来、入射光を電気信号に変換する画素アレイを備えたセンサチップにあっては、ガラス基板上に直接的にマウントするいわゆるベアチップ実装が知られている。このベアチップ実装では、センサチップから出力された電気信号が、ガラス基板上に設けられた配線パターンを介してガラス基板外部に出力される（例えば、特許文献１，２参照）。

ところで近年、いわゆるデジタル一眼レフカメラに使用される大型のセンサチップにあっては、更なる高速動作が要望されており、同じチップ上に設けられた画素アレイのカラム毎にＡ／Ｄ変換器を設けて並列に信号処理を行うことで、Ａ／Ｄ変換器の処理速度を比較的低く抑えて低消費電力化を図ることが行われている。しかし、更なる高速処理化を図った場合、ローノイズでダイナミックレンジが大きく電源電圧の高いセンサ部と、微細トランジスタを設けて低電源電圧で超高速動作を行うデジタル回路とが１チップで構成されるため、製造プロセスが複雑になり、歩留まりが悪くなってしまう。また、高速動作を行う場合には、チップの発熱、とりわけＡ／Ｄ変換器の発熱が大きくなり、画素アレイに温度上昇による画質低下などの悪影響がでてしまう虞がある。

そのため、上述した画素アレイに対するＡ／Ｄ変換器からの熱伝導を遮断すべく、Ａ／Ｄ変換器を備えた信号処理部と画素アレイとを、それぞれ個別のチップにより構成して一つのガラスチップ上に実装するいわゆるマルチチップ実装が行われる場合がある。
この場合、基板の略中央にセンサチップが配置され、ガラス基板の一側に設けられた外部接続部にＦＰＣ（フレキシブルプリント基板）等が接続される。上述した信号処理チップは、センサチップと外部接続部との間に配置されて、信号処理チップから多数の信号線が外部接続部へ接続される。一方、ＦＰＣを介して供給されるセンサチップを駆動するための電源やクロック信号等は、外部接続部からガラス基板上のパターン配線を介してセンサチップへ直接的に供給される。

特開２０１０−６２２８３号公報特開２００２−２７０８５９号公報

しかしながら、上述した従来の撮像装置にあっては、外部接続部とセンサチップとが離間して配置され、また、ガラス基板上のパターン配線の線路抵抗が比較的高いことで、電源の配線抵抗の増加による基準電位の変動等が生じてセンサチップの動作が不安定になり、画質の劣化が生じる虞があるという課題がある。また、ガラス基板上のパターン配線を太くするなど低抵抗化しようとすると実装上の制約が生じて、例えば、ガラス基板が大型化するなどの問題が生じてしまう。

この発明は、上記事情に鑑みてなされたものであり、基板が大型化すること無しに配線抵抗を低減して画質劣化を抑制することが可能な撮像装置を提供するものである。

上記の課題を解決するために、この発明は、入射光に応じた信号を信号線へ出力する複数の画素が配列された画素アレイと、前記画素アレイへ供給する電気信号を入力する入力端子とを有するセンサチップと、前記センサチップの受光面側に配置されるとともに、前記信号線に電気的に接続される第１配線パターンと、前記入力端子に電気的に接続される第２配線パターンとが形成された基板と、前記第１配線パターンを介して入力された前記信号を信号処理する信号処理回路と、前記信号処理回路により信号処理された前記信号を出力する出力端子と、前記第２配線パターンと電気的に並列接続される配線層とを有する信号処理チップと、前記信号処理チップの前記出力端子に電気的に接続される第１配線と、前記基板に形成された前記第２配線パターンに電気的に接続される第２配線とを有する外部接続部と、を備え、前記第２配線パターンと前記配線層とが並列接続されることを特徴としている。

本発明によれば、高速動作を行うために同一の基板上にセンサチップと信号処理チップとを設け、センサチップの画素アレイから出力された信号を、信号処理チップの信号処理回路により信号処理して、この信号処理チップで処理された信号を、外部接続部を介して基板の外部に伝送する一方、外部接続部を介してセンサチップの駆動に必要な、例えば電力等を、第２配線パターンを介して画素アレイに直接的に供給する場合に、信号処理チップの配線層を有効利用して第２配線パターンの途中にこの配線層を接続して設けることで、単に基板上の第２配線パターンのみを用いた場合と比較して低抵抗な配線層を利用した分だけ、配線抵抗を低減することができるため、基板が大型化すること無しに配線抵抗に起因する画質劣化を抑制することができる効果がある。

本発明の実施形態における撮像装置の斜視図である。本発明の実施形態におけるマルチチップモジュールの概略構成を示すブロック図である。本発明の実施形態におけるマルチチップモジュールを示す図であり（ａ）は正面図、（ｂ）は図３（ａ）のＡ−Ａ線に沿う部分断面図である。本発明の実施形態におけるマルチチップモジュールの配線の概略を示す正面図である。本発明の実施形態における図４のＢ方向から見た矢視図である。本発明の実施形態における図４のＣ−Ｃ線に沿う断面図である。本発明の変形例における図６に相当する断面である。

次に、この発明の実施形態の撮像装置について図面を参照しながら説明する。
図１は、この実施形態の撮像装置１を示している。この撮像装置１は、いわゆるデジタル一眼レフカメラであって、カメラボディ２のレンズマウント（不図示）にレンズ鏡筒３が着脱自在に取り付けられ、このレンズ鏡筒３のレンズ４を通した光がカメラボディ２の背面側に配置されたマルチチップモジュール５のセンサチップ６上に結像される。このセンサチップ６は、いわゆるＣＭＯＳイメージセンサ等のチップである。

図２は、上述したマルチチップモジュール５を示している。このマルチチップモジュール５は、センサチップ６、上側信号処理チップ７、および、下側信号処理チップ８を備えて構成される。
センサチップ６は、入射光に応じた信号（以下、単に画素信号と称す）を出力する複数の画素が２次元的に列方向および行方向に沿って格子状に配列してなる画素アレイ１０と、この画素アレイ１０を駆動する画素駆動ドライバ１１と、画素アレイ１０の出力を増幅する２つのカラムプリアンプ１２ａ，１２ｂと、外部からの制御信号（Vref-pix）に基づきセンサチップ６の主にカラムプリアンプ１２ａ，１２ｂへバイアス用の基準電圧および電流を供給するセンサ用バイアス回路１３とを備えて構成される。センサチップ６は、さらに画素駆動ドライバ１１用の駆動制御バス１４を備え、この駆動制御バス１４が上側信号処理チップ７および下側信号処理チップ８にも接続される。

上述したカラムプリアンプ１２ａ，１２ｂのうち、一方のカラムプリアンプ１２ａは、画素アレイ１０の奇数列の画素信号を列毎に並列に増幅して、この増幅した画素信号を上側信号処理チップ７に向けて出力し、他方のカラムプリアンプ１２ｂは、画素アレイ１０の偶数列の画素信号を列毎に並列に増幅して、この増幅した画素信号を下側信号処理チップ８に向けて出力する。

上側信号処理チップ７は、入力された信号を信号処理する信号処理回路として、センサチップ６のカラムプリアンプ１２ａから出力されるカラム毎のアナログ電気信号を並列にデジタル変換する複数のアナログデジタル変換器（以下、単にカラムＡＤＣと称す）２０ａと、カラムＡＤＣ２０ａから出力されるデジタル信号用のデジタル出力バス２１ａと、このデジタル出力バス２１ａの信号を小振幅化してチップ外部に差動伝送（data-out-A）するデジタル小振幅差動出力回路２２ａと、カラムＡＤＣ２０ａのバイアス回路２３ａと、これらカラムＡＤＣ２０ａ、デジタル出力バス２１ａ、デジタル小振幅差動出力回路２２ａおよびバイアス回路２３ａを制御する制御回路（CONT.-N）２４ａを備えて構成される。

同様に下側信号処理チップ８は、入力された信号を信号処理する信号処理回路として、センサチップ６のカラムプリアンプ１２ｂから出力されるカラム毎のアナログ電気信号を並列にデジタル変換する複数のカラムＡＤＣ２０ｂと、カラムＡＤＣ２０ｂから出力されるデジタル信号用のデジタル出力バス２１ｂと、このデジタル出力バス２１ｂの信号を小振幅化してチップ外部に差動伝送（data-out-B）するデジタル小振幅差動出力回路２２ｂと、カラムＡＤＣ２０ｂのバイアス回路２３ｂと、これらカラムＡＤＣ２０ｂ、デジタル出力バス２１ｂ、デジタル小振幅差動出力回路２２ｂおよびバイアス回路２３ｂを制御する制御回路（CONT.-S）２４ｂを備えて構成される。

なお、上述した制御回路２４ａ，２４ｂ、画素駆動ドライバ１１、カラムプリアンプ１２ａ，１２ｂには、外部からマルチチップモジュール５の動作テスト用の制御信号（Pix-test i/o）が入力可能となっている。

次に、上述したチップ構成を備えるマルチチップモジュール５の動作について説明する。なお、上記動作テストの動作の説明は省略する。
まず、マルチチップモジュール５の外部から２つの制御線（図２中、「cont.-A-i/o」,「cont.-B-i/o」で示す）を介して制御信号が入力されると、上側信号処理チップ７の制御回路２４ａと、下側信号処理チップ８の制御回路２４ｂとの少なくとも何れか一方により制御信号が駆動制御バス１４を介して画素駆動ドライバ１１に入力される。すると、画素駆動ドライバ１１により画素アレイ１０が駆動されて、１行ずつ選択された画素信号が、カラム毎のカラムプリアンプ１２ａ，１２ｂに並列に入力される。カラムプリアンプ１２ａ，１２ｂに入力された画素信号は、必要なゲインを施された後にセンサチップ６から出力される。このセンサチップ６から出力された画素信号は、カラム毎に並列に形成された配線パターン３２（図２中に２点鎖線で囲む配線）を介して上側信号処理チップ７および下側信号処理チップ８へそれぞれ入力される。なお、上側信号処理チップ７と下側信号処理チップ８とは入力される画素アレイ１０の出力信号が偶数列か奇数列かの違いだけ同様な構成であり同様な動作を行うため、以下、上側信号処理チップ７についてのみ説明し、下側信号処理チップ８についての説明を省略する。

上側信号処理チップ７に入力された画素信号は、カラム毎のカラムＡＤＣ２０ａに並列に入力されて、制御回路２４ａの制御信号に基づいて、アナログデジタル変換される。このアナログデジタル変換されたデジタル画素信号は、制御回路２４ａの制御信号に基づき、デジタル出力バス２１ａを通じてデジタル小振幅差動出力回路２２ａへ入力され、小振幅化されて差動出力（図２中、「DATA-OUT-A」で示す）される。ここで、上側信号処理チップ７および下側信号処理チップ８からの出力（「DATA-OUT-A」および「DATA-OUT-B」）は、予め設定された所定の順番で出力され、これら上側信号処理チップ７および下側信号処理チップ８より出力されたデジタル画素信号は、後述する第１配線パターン３２ｂおよびフレキシブルプリント基板（外部接続部）Ｆを介してマルチチップモジュール５の外部へと伝送される。

なお、上述した説明ではデジタル小振幅差動出力回路２２ａ，２２ｂが上側信号処理チップ７と下側信号処理チップ８とに各々設けられる場合について説明したが、必要な画素出力速度に応じて複数個（複数レーン）のデジタル小振幅差動出力回路２２ａ〜２２ｎを設けて、制御回路２４ａ又は制御回路２４ｂにより出力順を切換えてデジタル画素信号を伝送するようにしてもよい。また、上述したカラムＡＤＣ２０ａ，２０ｂでは、アナログデジタル変換のみを行う場合について説明したが、必要に応じてより高度なデジタル演算を行う信号処理回路を内蔵させて、データのオフセット値の付加、フィキストパターンノイズ（ＦＰＮ）の減算補正、カラムＡＤＣ２０ａ，２０ｂ毎の誤差ばらつきを補正する演算を行わせるようにしてもよい。

ところで、図３（ａ），（ｂ）に示すように、上述したマルチチップモジュール５は、センサチップ６が、このセンサチップ６の受光面３７側に配置される透明なガラス基板３１上にバンプ３０を介して直接的に実装される、いわゆるベアチップ実装されて構成される。ガラス基板３１は、例えば、上述した画素アレイ１０（図４参照）のカラムの方向が長手方向となる略長方形の板状に形成され、このガラス基板３１の長手方向の略中央にセンサチップ６が実装される。

センサチップ６は、いわゆる３５ｍｍフルサイズ等の比較的大型なセンサチップであって、このセンサチップ６が実装される同一のガラス基板３１上には、上側信号処理チップ７、および、下側信号処理チップ８が実装される。ここで、バンプ３０を介してセンサチップ６がガラス基板３１に実装されることで、センサチップ６の受光面３７は、上述したバンプ３０の高さ分だけガラス基板３１からやや離間して配置される。そして、センサチップ６とガラス基板３１との間のバンプ３０の周囲には、封止樹脂（不図示）が充填されており、ガラス基板３１へのセンサチップ６の取り付け剛性およびセンサチップ６の受光面３７の気密性が確保されている。

上側信号処理チップ７および下側信号処理チップ８は、それぞれガラス基板３１の幅方向に沿う上面視略長方形に形成され、センサチップ６を中心としたガラス基板３１の長手方向両外側にそれぞれ配置される。

図４に示すように、センサチップ６は、画素アレイ１０の奇数列の画素信号を並列に出力する複数のパッド電極３５、および、画素アレイ１０の偶数列の画素信号を出力する複数のパッド電極３６をそれぞれ備えている。奇数列のパッド電極３５は、上側信号処理チップ７側の縁部に沿って配列され、偶数列のパッド電極３６は、下側信号処理チップ８側の縁部に沿って配列される。ここで、センサチップ６には、画素アレイ１０の画素信号が出力される複数の信号線（不図示）が設けられ、この信号線の途中に上述したカラムプリアンプ１２ａ、１２ｂが介装され、これら信号線の画素アレイ１０と反対側の端部にパッド電極３５，３６が接続される。これらパッド電極３５，３６は、それぞれバンプ３０（図３（ｂ）参照）を介してガラス基板３１上に形成された第１配線パターン３２ａの一端に接続される。

一方、上側信号処理チップ７および下側信号処理チップ８は、センサチップ６側の長辺に沿って複数のパッド電極３８を配列して備えるとともに、センサチップ６とは反対側の長辺に沿って複数のパッド電極３９を配列して備える。パッド電極３８は上述した第１配線パターン３２ａの他端にバンプ３０を介して接続される。パッド電極３８は、それぞれ上述した信号処理回路の入力側に接続され、パッド電極３９は、信号処理回路の出力側に接続される。またパッド電極３９は、それぞれバンプ３０を介して第１配線パターン３２ｂの一端に接続される。

このように、上側信号処理チップ７および下側信号処理チップ８の長辺に沿ってパッド電極３８を配列してセンサチップ６のパッド電極３５，３６に対向配置させることで、並列に数千本の配線が配列される第１配線パターン３２ａを最短距離で接続することが可能となっている。なお、センサチップ６から画素信号を出力する第１配線パターン３２ａは、奇数列または偶数列だけでも数千本となるが、図示都合上、図４では、第１配線パターン３２ａを簡略化して示している。

ガラス基板３１上には、上側信号処理チップ７のセンサチップ６とは反対側の縁部、および、下側信号処理チップ８のセンサチップ６とは反対側の縁部に、上述したパッド電極３９の配列方向と略平行となるように複数のパッド電極３４が配列される。複数のパッド電極３４は、それぞれ上述した第１配線パターン３２ｂの他端に接続されており、これら複数のパッド電極３４により外部接続端子３３が構成される。

外部接続端子３３には、ガラス基板３１の外部へ接続されるフレキシブルプリント基板Ｆが接続される。フレキシブルプリント基板Ｆは、可撓性を有し、略直線状に形成され互いに略平行に配列された複数のＦＰＣ配線４０を一体的に備え、これら複数のＦＰＣ配線４０の一端が複数のパッド電極３４にそれぞれ接続される。これにより、上述したデジタル変換された画素信号は、パッド電極３４およびＦＰＣ配線４０を介してマルチチップモジュール５の外部へ出力されることとなる。

フレキシブルプリント基板Ｆは、上述したＦＰＣ配線４０に加えて、画素アレイ１０の駆動電源等の電気信号を画素アレイ１０へ供給するためのＦＰＣ配線４２を備えている。このＦＰＣ配線４２は、上述した画素信号を外部に出力するＦＰＣ配線４０と同様に、外部接続端子３３のパッド電極３４に接続される。このパッド電極３４には、ガラス基板３１上に形成された第２配線パターン４５の一端が接続され、この第２配線パターン４５の他端がセンサチップ６の入力端子であるパッド電極４１に接続される。パッド電極４１は、画素アレイ１０へ供給する電気信号を入力する端子であり、センサチップ６内部の信号線４３を介して画素アレイ１０に接続される。なお、ガラス基板３１上に形成される配線パターン（第１配線パターン３２ａ，３２ｂおよび第２配線パターン４５）は、断面積の大きさ等の制約が生じるため、同一長さであれば、通常、上述したＦＰＣ配線４０やＦＰＣ配線４２よりも抵抗値が一桁程度大きくなる。

図４、図５に示すように、第２配線パターン４５は、上側信号処理チップ７とガラス基板３１との間、および、下側信号処理チップ８とガラス基板３１との間のガラス基板３１上を通って配索されている。そして、図６に示すように、第２配線パターン４５の途中には、バンプ３０，３０が分岐接続され、これらバンプ３０，３０がそれぞれ上側信号処理チップ７および下側信号処理チップ８の幅方向外側に配置された２つのパッド電極５１，５１に接続される。

上側信号処理チップ７および下側信号処理チップ８には、上述したカラムＡＤＣ２０ａ，２０ｂ等の信号処理回路が集積回路として形成されるＳｉ層５０が設けられる。このＳｉ層５０のガラス基板３１側には、複数の配線層として、例えば３層のメタル層５２ａ〜５２ｃが設けられる。これらメタル層５２ａ〜５２ｃは例えばアルミニウム（Ａｌ）等の高導電性の金属で形成され、適宜、スルーホール５４を介してチップ内の内部配線として利用される。メタル層５２ａ〜５２ｃは、第２配線パターン４５よりも単位長さ辺りの配線抵抗が低く、Ｓｉ層５０に近い方から必要に応じて順次利用されるようになっている。ここで、図６ではメタル層５２ｂ，５２ｃが内部配線として利用され、最もガラス基板３１側のメタル層５２ａが内部配線として利用されていない場合を示している。

上記集積回路の配線として利用されていないメタル層５２ａは、信号処理回路の配線として利用されるメタル層５２ｂ，５２ｃとは電気的に切り離され、上述した２つのバンプ３０，３０に接続される。これにより、第２配線パターン４５は、バンプ３０，３０と接続される部分から分岐されてメタル層５２ａと接続され、第２配線パターン４５とメタル層５２ａとが並列接続される。つまり、これら第２配線パターン４５とメタル層５２ａとにより並列部５３が構成されることとなる。なお、メタル層が３層ある場合を一例に説明したが、３層に限られるものではない。

したがって、上述した実施形態の撮像装置１によれば、高速動作を行うために同一のガラス基板３１上にセンサチップ６と上側信号処理チップ７と下側信号処理チップ８とを設け、センサチップ６の画素アレイ１０から出力された画素信号を、上側信号処理チップ７および下側信号処理チップ８により列毎に並列に信号処理して、この上側信号処理チップ７と下側信号処理チップ８とで処理された画素信号を、フレキシブルプリント基板Ｆを介してマルチチップモジュール５の外部に伝送し、また、フレキシブルプリント基板Ｆを介してセンサチップ６の画素アレイ１０に直接的に電気信号を供給する場合に、センサチップ６と外部接続端子３３との間に配置された上側信号処理チップ７および下側信号処理チップ８のメタル層５２ａを有効利用して第２配線パターン４５の途中にメタル層５２ａを接続して設けることで、単にガラス基板３１上の第２配線パターン４５のみを用いて画素アレイ１０に電気信号を供給する場合と比較して、低抵抗なメタル層５２ａを利用した分だけ、配線抵抗を低減することができるため、ガラス基板３１が大型化すること無しに配線抵抗に起因する画質劣化を抑制することができる。

また、第２配線パターン４５とメタル層５２ａとが並列接続されて並列部５３が構成されることで、第２配線パターン４５とメタル層５２ａが直列接続される場合よりも、更なる配線抵抗の低減を図ることが可能となる。

なお、この発明は上述した実施形態の撮像装置１の構成に限られるものではなく、その要旨を逸脱しない範囲で設計変更可能である。
例えば、上述した実施形態では、ガラス基板３１上の第２配線パターン４５と上側信号処理チップ７および下側信号処理チップ８のメタル層５２ａとにより並列部５３を構成する場合について説明したが、例えば、他の実施例として、複数のメタル層（例えば、メタル層５２ａ，５２ｂ）が信号処理回路の配線として利用されていない場合には、複数のメタル層を用いて並列部５３の並列数を増やしても良い。この場合、メタル層同士（例えば、メタル層５２ａ，５２ｂ）を、その幅方向の両外側にてスルーホール５４，５４（図６中、破線で示す）等を介して互いに接続する。

また、図７に示すように、複数のメタル層により並列部５３を構成し、バンプ３０，３０間の第２配線パターン４５を省略するようにしてもよい。
さらに、上述した実施形態では並列部５３を設ける場合について説明したが、第２配線パターン４５と一つの配線層（例えば、メタル層５２ａ）とを直列接続して並列部５３を省略してもよい。

また、上記実施形態では、画素アレイ１０の駆動電源を供給する第２配線パターン４５（電源ライン）に配線層（メタル層５２ａ）を接続する場合を一例にして説明したが、比較的大きな電流が流れるラインであれば駆動電源を供給する場合に限られるものではなく、配線抵抗が大きいことで悪影響が生じるもの、例えば、センサチップ６にクロック信号を供給する配線パターン（クロックライン）に対して配線層（例えば、メタル層５２ａ）を接続するようにしても良い。

さらに、上述した実施形態では撮像装置がデジタル一眼レフカメラの場合について説明したが、撮像装置は、デジタル一眼レフカメラに限られず、例えばビデオカメラやデジタルコンパクトカメラ等の撮像装置にも適用可能である。

６センサチップ
７上側信号処理チップ（信号処理チップ）
８下側信号処理チップ（信号処理チップ）
１０画素アレイ
２０ａ，２０ｂカラムＡＤＣ（信号処理回路、デジタル変換器）
２１ａ，２１ｂデジタル出力バス（信号処理回路）
２２ａ，２２ｂデジタル小振幅差動出力回路（信号処理回路）
２３ａ，２３ｂバイアス回路（信号処理回路）
３１ガラス基板（基板）
３２ａ，３２ｂ第１配線パターン
３７受光面
３９パッド電極（出力端子）
４０ＦＰＣ配線（第１配線）
４１パッド電極（入力端子）
４２ＦＰＣ配線（第２配線）
４３信号線
４５第２配線パターン
５２ａ〜５２ｃメタル層（配線層）
５３並列部
Ｆフレキシブルプリント基板（外部接続部）

Claims

入射光に応じた信号を信号線へ出力する複数の画素が配列された画素アレイと、前記画素アレイへ供給する電気信号を入力する入力端子とを有するセンサチップと、
前記センサチップの受光面側に配置されるとともに、前記信号線に電気的に接続される第１配線パターンと、前記入力端子に電気的に接続される第２配線パターンとが形成された基板と、
前記第１配線パターンを介して入力された前記信号を信号処理する信号処理回路と、前記信号処理回路により信号処理された前記信号を出力する出力端子と、前記第２配線パターンと電気的に接続される配線層とを有する信号処理チップと、
前記信号処理チップの前記出力端子に電気的に接続される第１配線と、前記基板に形成された前記第２配線パターンに電気的に接続される第２配線とを有する外部接続部と、
を備え、
前記第２配線パターンと前記配線層とが並列接続される
ことを特徴とする撮像装置。
前記信号処理チップは、複数の前記配線層を有し、２層以上の前記配線層を並列接続し、前記並列接続された２層以上の前記配線層が前記第２配線パターンに接続されることを特徴とする請求項１に記載の撮像装置。
前記外部接続部は、フレキシブルプリント基板であることを特徴とする請求項１又２に記載の撮像装置。
前記第２配線パターンは、前記センサチップへ電力を供給する電源ラインであることを特徴とする請求項１乃至３の何れか一項に記載の撮像装置。
前記第２配線パターンは、前記センサチップへクロック信号を供給するクロックラインであることを特徴とする請求項１乃至４の何れか一項に記載の撮像装置。
前記画素アレイは、前記画素を列方向および行方向に沿って格子状に配列して備え、前記信号処理チップは、前記画素アレイにより出力された前記信号を並列に信号処理することを特徴とする請求項１乃至５の何れか一項に記載の撮像装置。
前記センサチップの列方向の両側に前記外部接続部が各々設けられると共に、前記センサチップと前記外部接続部との間にそれぞれ前記信号処理チップが設けられ、これら２つの信号処理チップのうち、一方の信号処理チップには前記画素アレイの偶数列が接続され、他方の信号処理チップには前記画素アレイの奇数列が接続されることを特徴とする請求項１乃至６の何れか一項に記載の撮像装置。
前記信号処理チップは、前記画素アレイの列毎の前記信号をデジタル変換する複数のデジタル変換器を備えることを特徴とする請求項１乃至７の何れか一項に記載の撮像装置。