TWI462579B - 固態攝像裝置及固態攝像裝置之控制方法 - Google Patents

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Description

固態攝像裝置及固態攝像裝置之控制方法
本發明基於2009年2月06日之日本申請案2009-026283號，主張其優先權，內容亦參照該日本申請案之內容之全部。
本發明關於固態攝像裝置，例如關於CMOS影像感測器(CMOS image sensor)，其包含有能實現攝像區域之垂直方向畫素(信號電荷)之“細化(thinning)”、“畫素平均(averaging of pixel)”、或者任意範圍之畫素之“拼貼(cutting out)”的垂直移位暫存器。
CMOS影像感測器係被採用於附加有影像感測器的行動電話、數位相機、或攝錄影機(video camera)等。最近之CMOS影像感測器具有500萬以上之畫素。於靜止畫攝影中藉由讀出全部畫素可以獲得高解析度攝影圖像(影像信號)。但是，該“全部畫素讀出”之圖框速率(frame rate)，例如於500萬全部畫素讀出中之圖框速率約為15圖框/秒。因此，作為高圖框速率要求之例如數位相機之「取景器模式」或攝錄影機之「動畫攝影」等之速率並不充分。
提升圖框速率之手法習知為壓縮攝影圖像之方法(例如特開2008-172608號公報)。攝影圖像之壓縮通常藉由“細化”處理來進行。該方法，係不讀出CMOS影像感測器之攝影區域內之行/列方向之幾個畫素，而將攝影圖像壓縮者。藉由該“細化”處理雖會降低解析度，但對於「動畫攝影」等可獲得充分之圖框速率。但是，單板式影像感測器(single-plate image sensor)中單純之“細化”處理會導致畫素間之距離分離，而產生假色(false color)，導致畫質降低。
作為假色引起之畫質降低之對策，習知者為“畫素平均”處理之方法(例如特開2007-173950號公報)。和“細化”處理同樣為壓縮攝影圖像之方法，但並非如“細化”處理般捨去被實施細化之畫素，而是包含“細化”處理在內，針對垂直方向或水平方向之畫素之亮度值予以平均化的方法。細化對象之畫素之亮度值亦被反映，而不容易出現假色。
另外，於CMOS影像感測器，對應於SD(Standard Definition)方式及HDTV(High Definition TV)方式之影像信號規格乃重要者。理由為，將分別對應於各方式之規格的影像感測器搭載於攝影機時對於成本、構造均不利，因而須能切換1個感測器來使用。欲能對應於複數規格時，可考慮設為包括個別之影像信號規格(方式)之畫素配置，藉由“拼貼”來調整攝影圖像之大小的方法(參照例如特開2005-184358號公報)。
但是，於習知技術，在實現“細化”處理的特開2008-172608號公報，為對應於細化而未被讀出之畫素之模糊現象，於各行之驅動電路需要多餘之邏輯閘極，不利於電路面積之縮小。
提案“畫素平均”的特開2007-173950號公報，係利用源極隨耦電路之輸出阻抗，基於阻抗進行畫素之平均化，無須追加電容器等電路，可藉由小規模電路實現“畫素平均”處理。但是，特開2007-173950號公報，係將攝影區域依每4行予以區塊化，藉由提供給各區塊之4條選擇信號來變更平均化之畫素數而構成。因此，就構成而言並無自由度，例如平均化之畫素組合被限定於區塊內，或者欲增加平均化之畫素數時，選擇電路會隨畫素數比例而變大。
提案“拼貼”的特開2005-184358號公報，係對於“拼貼”處理時不讀出之行，設置邏輯閘用於供給信號電荷排出用之控制脈衝。因此，需要對應於不同影像信號規格時，需要依每一規格設置邏輯閘，該部分將導致電路面積增大。
 (用以解決課題的手段)
本發明之一態樣之固態攝像裝置，係具備：攝影區域，具有二次元配置之複數畫素；垂直移位暫存器電路，其藉由設定1水平期間內被供給之時脈信號之數及時序成為可變，而可以選擇上述複數畫素之中任意之畫素行；及脈衝選擇器電路，用於對上述垂直移位暫存器電路所選擇之上述任意之畫素行供給驅動脈衝。
本發明之一態樣之固態攝像裝置，係具備：攝影區域，具有二次元配置之複數畫素，上述複數畫素係構成複數畫素行；時序產生器電路，其輸出在上述每一單位期間以共通時序驅動上述畫素的1或2以上之驅動脈衝，於每一單位期間以共通時序輸出1或2以上之時脈信號；上述時序產生器電路，係構成為可於單位期間內輸出可變之數及時序之上述1或2以上之時脈信號；垂直移位暫存器電路，其輸出行選擇信號用於選擇依據上述1或2以上之時脈信號之數及時序而被決定之畫素行；及脈衝選擇器電路，用於對上述複數畫素之中經由上述行選擇信號特定之畫素行，供給上述1或2以上之驅動脈衝。
本發明之一態樣之固態攝像裝置之控制方法，該固態攝像裝置為包含具有二次元配置之複數畫素的攝影區域者，上述複數畫素係構成複數畫素行；上述方法係具備：在每一單位期間輸出以共通時序驅動上述畫素用的1或2以上之驅動脈衝；藉由時序產生器電路，於上述每一單位期間輸出共通時序之1或2以上之時脈信號；上述時序產生器電路，係構成為可於單位期間內輸出可變之數及時序的上述1或2以上之時脈信號；將行選擇信號予以輸出，該行選擇信號為用於選擇經由上述1或2以上之時脈信號之數及時序決定之畫素行；及對上述複數畫素之中經由上述行選擇信號特定之畫素行，供給上述1或2以上之驅動脈衝。
以下參照圖面說明本發明之實施形態。但是，圖面為模式圖，應留意者為各圖面之尺寸及比例等和現實有差異。另外，圖面相互間亦包含互相之尺寸關係及/或比例不同之部分。特別是，以下幾個實施形態，僅為本發明技術思想之具體化裝置及方法之例示，並非藉由構成元件之形狀、構造、配置等來特定本發明之技術思想。本發明之技術思想在不脫離其要旨之情況下可做各種變更實施。
(第1實施形態)
(構成)
圖1為本發明第1實施形態之固態攝像裝置之構成例。於第1實施形態說明CMOS影像感測器之例。
如圖1所示，於攝影區域11以N行、M列之二次元配置作為畫素之單位格12-11、12-12、…、12-NM。於各單位格列分別被連接垂直信號線VLIN1、VLIN2、…、VLINM。
於攝影區域11之一端(例如上端)，沿水平方向配置源極隨耦器電路用之電流源1、電流源2、…、電流源M。電流源1、電流源2、…、電流源M，分別連接於垂直信號線VLIN1、VLIN2、…、VLINM之一端與接地點之間。
垂直信號線VLIN1、VLIN2、…、VLINM之另一端(例如底座部11之下端)，係被連接於列型類比/數位轉換電路13、閂鎖器電路14、線記憶體(輸出10位元)15、及水平移位暫存器電路16。閂鎖器電路14，係用於閂鎖類比/數位轉換信號。線記憶體15用於記憶被閂鎖之信號。水平移位暫存器電路16，則用於讀出線記憶體15之信號。
和攝影區域11近接而設置垂直移位暫存器電路17及脈衝選擇器電路18。脈衝選擇器電路18，係對各單位格行分別供給脈衝信號ADRES1、ADRES2、…、ADRESN、脈衝信號RESET1、RESET2、…、RESETN、及脈衝信號(讀出脈衝)READ1、READ2、…、READN。
類比/數位轉換電路13、閂鎖器電路14、線記憶體15、水平移位暫存器電路16、垂直移位暫存器電路17、及脈衝選擇器電路18，係由時序產生器電路19控制。時序產生器電路19係依據水平同步脈衝來產生各種控制信號。
攝影區域11中之行之選擇，係依據垂直移位暫存器電路17所輸出之行選擇信號VSEL_RO1、VSEL_RO2、…、VSEL_RON及行選擇信號VSEL_ES1、VSEL_ESO2、…、VSEL_ESN來進行。
各單位格12-11、12-12、…、12-NM，係由4個電晶體(行選擇電晶體Ta、作為放大電路的放大電晶體Tb、作為重置電路的重置電晶體Tc、及作為讀出電路的讀出電晶體Td)以及光二極體(光電轉換電路)PD構成。以單位格12-11為例時，電晶體Ta、Tb之電流路徑，係被串聯連接於電源VDD與垂直信號線VLIN1之間。於電晶體Ta之閘極被供給脈衝信號ADRES1。上述電晶體Tc之電流路徑，係被連接於電源VDD與電晶體Tb之閘極(檢測部FD)之間，於其之閘極接收脈衝信號RESET1。另外，電晶體Td之電流路徑之一端，係被連接於檢測部FD，於其之閘極被供給脈衝信號READ1。電晶體Td之電流路徑之另一端，係被連接於光二極體PD之陰極，該光二極體PD之陽極被接地。
圖2為圖1所示垂直移位暫存器電路17之構成之一例。垂直移位暫存器電路17，係由：電子快門垂直移位暫存器電路A20、電子快門垂直移位暫存器電路B21、讀出垂直移位暫存器電路22及OR閘23-1、23-2、…、23-N構成。於各移位暫存器電路A20、B21、22受取來自時序產生器電路19之各種控制信號。
例如於電子快門垂直移位暫存器電路A20，係受取資料輸入(奇數)ESADATA_OD、時脈信號(奇數)ESACLK_OD、資料輸入(偶數)ESADATA_EV、時脈信號(偶數)ESACLK_EV、上下反轉信號UDINV、及重置信號(負邏輯)RST_N。
於電子快門垂直移位暫存器電路B21，係受取資料輸入(奇數)ESBDATA_OD、時脈信號(奇數)ESBCLK_OD、資料輸入(偶數)ESBDATA_EV、時脈信號(偶數)ESBCLK_EV、上下反轉信號UDINV、及重置信號(負邏輯)RST_N。
於讀出垂直移位暫存器電路22，係受取資料輸入(奇數)RODATA_OD、時脈信號(奇數)ROCLK_OD、資料輸入(偶數)RODATA_EV、時脈信號(偶數)ROCLK_EV、移位暫存器控制信號LI_OD、上下反轉信號UDINV、及重置信號(負邏輯)RST_N。
電子快門垂直移位暫存器電路A20，係輸出選擇信號VSEL_ESA1、VSEL_ESA2、…、VSEL_ESAN。電子快門垂直移位暫存器電路B21，係輸出選擇信號VSEL_ESB1、VSEL_ESB2、…、VSEL_ESBN。讀出垂直移位暫存器電路22，係輸出選擇信號VSEL_RO1、VSEL_RO2、…、VSEL_RON。電子快門垂直移位暫存器電路A20及電子快門垂直移位暫存器電路B21之輸出，係依據對應之各行被供給至OR閘23-1、23-2、…、23-N，各OR閘23-1、23-2、…、23-N，係分別輸出行選擇信號VSEL_ES1、VSEL_ES2、…、VSEL_ESN。
圖3為圖2所示電子快門垂直移位暫存器電路A20之構成。電子快門垂直移位暫存器電路A20係由移位暫存器32及移位暫存器33構成。移位暫存器32，其之暫存器30-1、30-3、…、30-N-1，係介由選擇器31-1、31-3、…、31-N-1，依暫存器30-1、30-3、…、30-N-1之順序被串聯連接，另外，介由31-N-1、31-N-3、…、31-1，依暫存器30-N-1、30-N-3、…、30-1之順序被連接。同樣，移位暫存器33，其之暫存器30-2、30-4、…、30-N，係介由選擇器31-2、31-4、...、31-N，依暫存器30-2、30-4...、30-N之順序被串聯連接，另外，介由31-N、31-N-2、...、31-2，依暫存器30-N、30-N-2、...、30-2之順序被連接。
時脈信號ESACLK_OD，係被輸入至暫存器30-1、30-3、...、30-N-1。資料輸入ESADATA_OD，係被輸入至選擇器31-1、31-N-1。重置信號RST_N，係被輸入至暫存器30-1、30-3、...、30-N-1。上下反轉信號UDINV，係作為選擇信號被共通輸入至選擇器31-1、31-3、...、31-N-1。上下反轉信號UDINV為“0”時，移位暫存器32之移位方向成為順向。亦即，作為資料輸入ESADATA_OD被輸入的信號，係依據暫存器30-1、30-3、...、30-N-1之順序被傳送。另外，上下反轉信號UDINV為“1”時，移位方向成為逆向，作為資料輸入ESADATA_OD被輸入的信號，係依據暫存器30-N-1、30-N-3、...、30-1之順序被傳送。
時脈信號ESACLK_EV，係被輸入至暫存器30-2、30-4、...、30-N。資料輸入ESADATA_EV，係被輸入至選擇器31-2、31-N。重置信號RST_N，係被輸入至暫存器30-2、30-4、...、30-N。上下反轉信號UDINV，係作為選擇信號被共通輸入至選擇器31-2、31-4、...、31-N。上下反轉信號UDINV為“0”時，移位暫存器33之移位方向成為順向。亦即，作為資料輸入ESADATA_EV被輸入的信號，係依據暫存器30-2、30-4、...、30-N之順序被傳送。另外，上下反轉信號UDINV為”1”時，移位方向成為逆向，作為資料輸入ESADATA_EV被輸入的信號，係依據暫存器30-N、30-N-2、…、30-2之順序被傳送。
最後，各暫存器30-1、30-2、…、30-N之輸出Q，係作為電子快門垂直移位暫存器電路A20之輸出(選擇信號VSEL_ESA1、VSEL_ESA2、…、VSEL_ESAN)被取出。
圖4為圖2所示電子快門垂直移位暫存器電路B21之電路構成例，構成及動作係和電子快門垂直移位暫存器電路A20完全相同，僅簡單說明構成。
電子快門垂直移位暫存器電路B21，係由移位暫存器42及移位暫存器43構成。於移位暫存器42，暫存器40-1、40-3、…、40-N-1，係介由選擇器41-1、41-3、…、41-N-1，依據暫存器40-1、40-3、…、40-N-1之順序被串聯連接，另外，介由選擇器41-N-1、41-N-3、…、41-1，依據暫存器40-N-1、40-N-3、…、40-1之順序被連接。同樣，於移位暫存器43，暫存器40-2、40-4、…、40-N，係介由選擇器41-2、41-4、…、41-N，依據暫存器40-2、40-4、…、40-N之順序被串聯連接，另外，介由選擇器41-N、41-N-2、…、41-2，依據暫存器40-N、40-N-2、…、40-2之順序被連接。
時脈信號ESBCLK_OD，係被輸入至暫存器40-1、40-3、…、40-N-1。資料輸入ESBDATA_OD，係被輸入至選擇器41-1、41-N-1。重置信號RST_N，係被輸入至暫存器40-1、40-3、…、40-N-1。上下反轉信號UDINV，係作為選擇信號被共通輸入至選擇器41-1、41-3、…、41-N-1。
時脈信號ESBCLK_EV，係被輸入至暫存器40-2、40-4、…、40-N。資料輸入ESBDATA_EV，係被輸入至選擇器41-2、41-N。重置信號RST_N，係被輸入至暫存器40-2、40-4、…、40-N。上下反轉信號UDINV，係作為選擇信號被共通輸入至選擇器41-2、41-4、…、41-N。
最後，各暫存器40-1、40-2、…、40-N之輸出Q，係作為電子快門垂直移位暫存器電路B21之輸出(選擇信號VSEL_ESB1、VSEL_ESB2、…、VSEL_ESBN)被取出。
圖5為圖2所示讀出垂直移位暫存器電路22之構成例。構成，基本上係和電子快門垂直移位暫存器電路A20、B21相同。讀出垂直移位暫存器電路22，係由移位暫存器54及移位暫存器55構成。暫存器50-1、50-3、…、50-N-1及選擇器51-1、51-3、…、51-N-1，係構成移位暫存器54。移位暫存器54之各輸出，係被輸入至AND閘52-1、52-3、…、52-N-1。AND閘52-1、52-3、…、52-N-1，係由移位暫存器控制信號LI_OD控制。同樣，暫存器50-2、50-4、…、50-N及選擇器51-2、51-4、…、51-N，係構成移位暫存器55。移位暫存器55之各輸出，係被輸入至AND閘52-2、52-4、…、52-N。AND閘52-2、52-4、…、52-N，係由介由反相器53被供給的移位暫存器控制信號LI_OD控制。
暫存器50-1、50-3、…、50-N-1，係介由選擇器51-1、51-3、…、51-N-1，依據暫存器50-1、50-3、…、50-N-1之順序被串聯連接，另外，介由選擇器51-N-1、51-N-3、…、51-1，依據暫存器50-N-1、50-N-3、…、50-1之順序被連接。暫存器50-1、50-3、…、50-N-1，係分別被連接於AND閘52-1、52-3、…、52-N-1之各一方之輸入端。同樣，暫存器50-2、50-4、…、50-N，係介由選擇器51-2、51-4、…、51-N，依據暫存器50-2、50-4、…、50-N之順序被串聯連接，另外，介由51-N、51-N-2、…、51-2，依據暫存器50-N、50-N-2、…、50-2之順序被連接。暫存器50-2、50-4、…、50-N，係分別被連接於AND閘52-2、52-4、…、52-N之各一方之輸入端。
時脈信號ROCLK_OD，係被輸入至暫存器50-1、50-3、…、50-N-1。資料輸入RODATA_OD，係被輸入至選擇器51-1、51-N-1。重置信號RST_N，係被輸入至暫存器50-1、50-3、…、50-N-1。上下反轉信號UDINV，係作為選擇信號被共通輸入至選擇器51-1、51-3、…、51-N-1。移位暫存器控制信號LI_OD，係被輸入至AND閘(“及”閘)52-1、52-3、…、52-N-1之各另一方之輸入端。
時脈信號ROCLK_EV，係被輸入至暫存器50-2、50-4、…、50-N。資料輸入RODATA_EV，係被輸入至選擇器51-2、51-N。重置信號RST_N，係被輸入至暫存器50-2、50-4、…、50-N。上下反轉信號UDINV，係作為選擇信號被共通輸入至選擇器51-2、51-4、…、51-N。移位暫存器控制信號LI_OD，係介由反相器53，被輸入至AND閘52-2、52-4、…、52-N之各另一方之輸入端。
移位暫存器控制信號LI_OD為“1”時，由AND閘52-1、52-3、…、52-N-1分別輸出行選擇信號VSEL_RO1、VSEL_RO3、…、VSEL_RON-1，由AND閘52-2、52-4、…、52-N常時被輸出“0”。相對於此，移位暫存器控制信號LI_OD為“0”時，由AND閘52-2、52-4、…、52-N分別輸出行選擇信號VSEL_RO2、VSEL_RO4、…、VSEL_RON，由AND閘52-1、52-3、…、52-N-1常時被輸出“0”。
圖6為圖1所示脈衝選擇器電路18之構成例。脈衝選擇器電路18，係由AND閘60-1、60-2、…、60-N、61-1、61-2、…、61-N、62-1、62-2、…、62-N、63-1、63-2、…、63-N、64-1、64-2、…、64-N、及OR閘(“或”閘)65-1、65-2、…、65-N、66-1、66-2、…、66-N構成。
各行均為同一構造，因此以第1行為例說明。藉由AND閘60-1、61-1、62-1，使用垂直移位暫存器電路17之輸出(行選擇信號VSEL_RO1)，來選擇畫素讀出驅動脈衝ROADR、ROREAD、RORESET。行選擇信號VSEL_RO1為“1”時，分別被輸出畫素讀出驅動脈衝ROADR、ROREAD、RORESET，作為AND閘60-1、61-1、62-1之各輸出ADRES1、RORESET1、ROREAD1。AND閘60-1之輸出，係作為脈衝信號ADRES1，被輸出至單位格12-11、12-12、…、12-1M。行選擇信號VSEL_RO1為“0”時，係被輸出“0”作為各輸出ADRES1、RORESET1、ROREAD1。
另外，藉由AND閘63-1、64-1，使用垂直移位暫存器電路17之輸出(行選擇信號VSEL_ES1)，來選擇畫素排出驅動脈衝ESREAD、ESRESET。行選擇信號VSEL_ES1為“1”時，分別被輸出畫素排出驅動脈衝ESREAD、ESRESET，作為AND閘63-1、64-1之各輸出ESRESET1、ESREAD1。行選擇信號VSEL_ES1為“0”時，係被輸出“0”作為各輸出ESRESET1、ESREAD1。
於OR閘65-1、66-1，係被組合經由行選擇信號VSEL_RO1、VSEL_ES1所選擇之脈衝信號。OR閘65-1，係接受AND閘61-1之輸出RORESET1及AND閘63-1之輸出ESRESET1，將脈衝信號RESET1輸出至單位格12-11、12-12、…、12-1M。OR閘66-1，係接受AND閘62-1之輸出ROREAD1及AND閘64-1之輸出ESREAD1，將脈衝信號READ1輸出至單位格12-11、12-12、…、12-1M。
畫素讀出驅動脈衝ROADR、ROREAD、RORESET與畫素排出驅動脈衝ESREAD、ESRESET，例如係由時序產生器電路19供給。
(作用(功能))
圖7A、7B表示上述構成中之“標準”時之感測器動作時序。圖7A、7B表示上下反轉信號UDINV為“0”時之時序圖，表示正轉(順向)之動作。又，上下反轉信號UDINV為“1”時，移位暫存器32、33、42、43、54、55之移位方向為逆向(反轉)，因此行之選擇順序成為相反，可獲得上下反轉之攝影圖像。正轉、反轉之基本動作均相同，因此僅說明正轉動作。又，於此表示使用電子快門垂直移位暫存器電路A20時之動作。電路構成相同，因此使用電子快門垂直移位暫存器電路B21時之動作亦同樣。構成之所以準備2個相同之電子快門垂直移位暫存器電路之理由如如後述說明。
當重置信號RST_N由“0”被設為“1”而解除重置之後，藉由時序產生器電路19，使畫素讀出驅動脈衝ROADR、ROREAD、RORESET與畫素排出驅動脈衝ESREAD、ESRESET，於每一水平期間(水平同步脈衝)1H依據共通時序予以輸入。另外，藉由時序產生器電路19，使移位暫存器控制信號LI_OD、時脈信號ROCLK_OD、ROCLK_EV及時脈信號ESACLK_OD、ESACLK_EV，於每一水平期間1H依據共通時序予以輸入。
如圖所示，資料輸入RODATA_OD、RODATA_EV、ESADATA_OD、ESADATA_EV之輸入時序之控制，而開始移位暫存器32、33之動作，開始各單位格行之驅動。資料輸入ESADATA_OD與資料輸入RODATA_OD之時間差(ESADATA_EV與RODATA_EV之時間差)，將成為電子快門時間(儲存時間)。
首先，說明電子快門(電荷排出)。當資料輸入ESADATA_OD為“1”之期間1個時脈信號ESACLK_OD被輸入時，“1”會被輸入至移位暫存器32之暫存器30-1。於次一水平期間1H，當資料輸入ESADATA_EV為“1”之期間1個時脈信號ESACLK_EV被輸入時，“1”會被輸入至移位暫存器33之暫存器30-2。
因為每隔1水平期間1H被輸入時脈信號ESACLK_OD、ESACLK_EV，因此選擇信號VSEL_ES1、VSEL_ES2、…、VSEL_ESN成為持有2水平期間2H之時間長度的脈衝。對應於選擇信號VSEL_ES1、VSEL_ES2、…、VSEL_ESN，使畫素排出驅動脈衝ESREAD、ESRESET被供給至脈衝選擇器電路18所選擇之單位格行。
於單位格12-i內，同時設定脈衝信號RESETi、READi成為H(“高”)位準，同時設定重置用及讀出用之各電晶體Tc、Td成為ON(導通)，而使儲存於光二極體PD之電荷排出至電源VDD。之後，僅設定脈衝信號RESETi成為H位準，設定重置電晶體Tc成為ON，而使檢測部FD重置成為VDD位準。
以下說明畫素(信號電荷)之讀出。如上述說明，基本上和電子快門為同一動作，當資料輸入RODATA_OD為“1”之期間1個時脈信號ROCLK_OD被輸入時，“1”會被輸入至移位暫存器54之暫存器50-1。於次一水平期間1H，當資料輸入RODATA_EV為“1”之期間1個時脈信號ROCLK_EV被輸入時，“1”會被輸入至移位暫存器55之暫存器50-2。
藉由每隔1水平期間1H被輸入之時脈信號ROCLK_OD、ROCLK_EV，使選擇信號VSEL_RO1、VSEL_RO2、…、VSEL_RON依序成為“1”。和電子快門時同樣，選擇信號VSEL_RO1、VSEL_RO2、…、VSEL_RON成為持有2水平期間2H之時間長度的脈衝。但是，此狀態下同一選擇行會於2水平期間2H繼續被讀出，和次一行之信號電荷讀出時序成為重疊。因此，藉由設定移位暫存器控制信號LI_OD於每一水平期間1H重複為“1”、“0”，而可於每一水平期間1H交互選擇奇數行與偶數行。
於選擇之行內之單位格12-i內，首先，於讀出前為除去檢測部FD之暗電流等雜訊，而設定脈衝信號RESETi成為H位準，設定檢測部FD成為電源電壓(VDD)。之後，設定脈衝信號ADRESi成為H位準時，放大電晶體Tb與電流源構成之源極隨耦器電路會動作。設定脈衝信號READi成為H位準時，讀出電晶體Td成為ON，在排出後之一定期間於光二極體PD被光電轉換而儲存之信號電荷被讀出。如此則，檢測部FD之電壓位準被讀出至垂直信號線VLINi。該信號於類比/數位轉換電路13被轉換，轉換後之信號於閂鎖器電路14被閂鎖。經由上述，各單位格行之信號電荷被讀出。
以下說明使用2個持有同一電路構成之電子快門垂直移位暫存器電路的理由。
圖8之橫軸表示時間，縱軸表示選擇行。電子快門與互呈對向之讀出間之時序差為電子快門時間(儲存時間)。如圖所示，電子快門時間由短設定變更為長設定時，因為開始時間之差異導致2種類之電子快門於時間上重疊之情況發生。供給至電子快門垂直移位暫存器電路的時脈信號，係依據偶數行(ESACLK_EV)與奇數行(ESACLK_OD)每隔一水平期間1H交互被輸入，因此，後發之電子快門，於圖7A、7B之情況下，須於輸入時脈信號ESACLK_OD之時序開始。因此，於此限制下，僅能以2水平期間2H單位設定電子快門時間。另外，於如後述說明之讀出動作，藉由脈衝來控制動作之開始行。亦即，電子快門開始時被輸入之時脈信號ESACLK_OD、ESACLK_EV之數及時序之變更被進行，此事在電子快門垂直移位暫存器電路僅有1個時無法實現。
因此，使用2個持有同一電路構成之電子快門垂直移位暫存器電路，而使不會產生上述限制。使用時，可以交互使用2個電子快門垂直移位暫存器電路，或者發生上述狀況時同時使用2個電子快門垂直移位暫存器電路亦可。
圖9A、9B表示“垂直細化”處理時之感測器動作時序。於此說明選擇行數成為一半的“二分之一細化”之動作。又，本圖為讀出行數設為1、2、5、6行之例。
和“標準”時不同者為，時脈信號ROCLK_OD、ROCLK_EV、ESACLK_OD、ESACLK_EV之數。本例中，將“標準”時為1發之時脈信號ROCLK_OD、ROCLK_EV、ESACLK_OD、ESACLK_EV設為2發。該時脈信號ROCLK_OD、ROCLK_EV、ESACLK_OD、ESACLK_EV之數，係對應於進行細化之行數。因此，藉由變更時脈信號ROCLK_OD、ROCLK_EV、ESACLK_OD、ESACLK_EV之數，可以自由選擇欲細化之行數及行之位置。於電子快門之開始時序，在資料輸入ESADATA_OD、ESADATA_EV為“H”之期間，輸入2發之時脈信號ESACLK_OD、ESACLK_EV。結果，成為同時進行2行之排出處理。另外，於讀出開始時點，在資料輸入RODATA_OD、RODATA_EV為“H”之期間，分別輸入1發之時脈信號ROCLK_OD、ROCLK_EV。於此時點，輸入2發之時脈信號ROCLK_OD、ROCLK_EV時，成為如後述說明之“畫素平均”。本例中為“細化”處理，因此1次輸入各1發之時脈信號ROCLK_OD、ROCLK_EV。
3、4行未被讀出(細化對象)，以下說明輸入電子快門之理由。針對未被讀出之行不輸入電子快門時，於光二極體PD被進行光電轉換之電荷會被儲存一定以上，其介由基板等洩漏至鄰接之畫素，而引起模糊之不良現象。另外，常時成為電荷儲存狀態時，會引起光二極體PD之劣化，快速降低作為感測器之品質之可能性存在。因此，針對未被讀出之行需要將儲存於光二極體PD之電荷予以排出。
圖10A、10B為“畫素平均”處理時之感測器動作時序。於此說明“2畫素平均”之動作。雖和“細化”大略同樣，如上述說明，在資料輸入RODATA_OD、RODATA_EV為“H”之期間，一次分別輸入2發之時脈信號ROCLK_OD、ROCLK_EV。結果，成為一次依序同時讀出2行。之所以跳過1行而同時讀出2行，係為對應於Bayer配列之彩色濾光片(color filter)，而對同一色實施平均化。
特開2007-173950號公報揭示實現“4畫素平均”之電路構成，但是依據本實施形態，藉由變更輸入之時脈信號之數，可以實現任意數之“畫素平均”。另外，如“細化”處理之情況下，藉由控制資料輸入RODATA_OD、RODATA_EV非為“H”位準時所輸入之時脈信號之數，可以組合“畫素平均”與“細化”。具體言之為，依n行進行排出，依該複數之n行之中的m行進行讀出，(其中n＞m)。
以下說明不容易出現假色之讀出方法。將藉由“細化”與“畫素平均”所讀出之行數，相對於藉由“全畫素讀出”所讀出之行數的比定義為縮小率(例如圖7A、7B之情況下縮小率為「1」(圖11A)，圖9A、9B、圖10A、10B之情況下縮小率均為「2」(圖11B))。縮小率為「3」以上時可考慮如圖11C所示整合連續之奇數行、偶數行予以讀出之方法，及如圖11D所示使取“畫素平均”時之重心成為均等的方式予以讀出之方法等兩種。後者情況下，就空間而言進行同樣之讀出，乃解馬賽克(demosaicing)時不容易出現假色之讀出方法。
使重心成為均等予以讀出僅須使偶數行之讀出開始行偏移即可。亦即，於電子快門及讀出之開始時序中，例如圖12A、12B、12C所示，輸入偏移偶數行時脈信號ESACLK_EV、ROCLK_EV的數行分即可。
(效果)
如上述說明，依據本實施形態之垂直移位暫存器電路17，僅變化時脈信號之數及其之輸入時序，無須追加邏輯閘，即可任意選擇細化行(縮小率)，另外，可以任意選擇平均畫素數。而且，亦可組合“細化”與“畫素平均”。另外，可以實現不容易出現假色之讀出。
另外，非選擇行之電荷亦被進行排出處理，因此模糊引起之畫素之物理劣化及攝影圖像之劣化亦可以被抑制。
另外，藉由具備2個電子快門垂直移位暫存器電路，即使電子快門時間有變化之情況下，亦可以不必要停止動作而繼續處理。
(第2實施形態)
(構成)
圖13為本發明第2實施形態之垂直移位暫存器電路17’之構成之一例。又，和第1實施形態同一之部分附加同一符號而省略詳細說明。
如圖13所示，本實施形態之垂直移位暫存器電路17’，係具有：電子快門垂直移位暫存器電路A20、電子快門垂直移位暫存器電路B21、讀出垂直移位暫存器電路22、排出垂直移位暫存器電路110及OR閘111-1、111-2、…、111-N。
排出垂直移位暫存器電路110，係接受資料輸入DISDATA_OD、DISDATA_EV、時脈信號DISCLK_OD、DISCLK_EV及重置信號(負邏輯)RST_N，輸出選擇信號VSEL_DIS1、VSEL_DIS2、…、VSEL_DISN。
OR閘111-1、111-2、…、111-N，係分別接受電子快門垂直移位暫存器電路A20之輸出(選擇信號VSEL_ESA1、VSEL_ESA2、…、VSEL_ESAN)、電子快門垂直移位暫存器電路B21之輸出(選擇信號VSEL_ESB1、VSEL_ESB2、…、VSEL_ESBN)、及排出垂直移位暫存器電路110之輸出(選擇信號VSEL_DIS1、VSEL_DIS2、…、VSEL_DISN)，輸出行選擇信號VSEL_ES1、VSEL_ES2、…、VSEL_ESN。
圖14為排出垂直移位暫存器電路110之構成例。該排出垂直移位暫存器電路110，係由移位暫存器121、122構成。移位暫存器121，係由暫存器120-1、120-3、…、120-N-1構成。移位暫存器122，係由暫存器120-2、120-4、…、120-N構成。
暫存器120-1、120-3、…、120-N-1，係接受資料輸入DISDATA_OD、時脈信號DISCLK_OD、與重置信號RST_N，輸出選擇信號VSEL_DIS1、VSEL_DIS3、…、VSEL_DISN-1。暫存器120-2、120-4、…、120-N，係接受資料輸入DISDATA_EV、時脈信號DISCLK_EV、與重置信號RST_N，輸出選擇信號VSEL_DIS2、VSEL_DIS4、…、VSEL_DISN。
(作用(功能))
依據第2實施形態之構成，可實現“任意拼貼”。於畫面(攝影圖像)之一部分之拼貼處理中，針對拼貼對象以外之行，係如第1實施形態所述需要進行電荷之排出處理。以下稱拼貼對象以外之被施予排出處理之行為常時排出行。針對常時排出行，係藉由排出垂直移位暫存器電路110進行電荷之排出處理(行選擇)。
圖15A、15B、15C為“拼貼”處理時之感測器動作時序。其中，說明1、2、3、4行設為常時排出行之情況。於電子快門及讀出前，設定常時排出行。為進行該設定，於資料輸入DISDATA_OD、DISDATA_EV為“H”期間，依次分別輸入2發之時脈信號DISCLK_OD、DISCLK_EV。如此則，可以設定畫面上部4行成為常時排出行。藉由對脈衝輸入方法採取對策，如此則，不僅畫面上部，就連下部或畫面內之任意行均可設為排出行。
於第1實施形態之情況下，成為由第1行(上下反轉信號UDINV為“1”時為第N行)進行讀出，第2實施形態中存在常時排出行，因此該行需要跳過不讀出。於此，使時脈信號ESACLK_OD、ESBCLK_OD、ROCLK_OD、ROCLK_EV之數多出常時排出行數分而予以輸入，而設定成為跳過不讀出。於“細化”及“畫素平均”，讀出處理亦設為同樣。
(效果)
依據本實施形態之構成，僅於第1實施形態之構成追加電荷排出用之移位暫存器，即可實現任意行(任意之拼貼範圍)之“拼貼”。
又，於上述第1、第2實施形態說明1畫素1格構造之單位格之構成例，但不限定於此，例如2畫素1格構造或4畫素1格構造之單位格，亦可藉由同樣之電路構成，實現同等功能。
又，於上述第1、第2實施形態中，構成之電子快門垂直移位暫存器電路A20、電子快門垂直移位暫存器電路B21、讀出垂直移位暫存器電路22之暫存器與選擇器，可以替換為附加SCAN之暫存器(附加MUX之DFF)。亦即，將暫存器與選擇器分割為2個格(移位暫存器)來構成時，格彼此之配線成為必要，佈局時須消耗配線資源，電路面積會增大。因此，藉由暫存器與選擇器之功能一體化的附加SCAN之暫存器之使用，可以減少使用之配線資源，可防止電路規模之增大。大多數設計環境下均準備有附加SCAN之暫存器，因此僅須替換該附加SCAN之暫存器即可削減電路規模。
另外，本發明並不限定於上述各實施形態，在不脫離其要旨之情況下可做各種變更實施。另外，於各實施形態包含各種階段之發明，藉由揭示之複數個構成要件之適當之組合可以抽出各種發明。例如由各實施形態揭示之全部構成要件消除幾個構成要件亦可解決發明所欲解決之課題欄所述之課題之至少1個，可獲得發明之效果欄所述之效果之至少1個時，該構成要件被刪除之構成可以作為發明而被抽出。
以上依實施形態具體說明本發明，但是本發明並不限定於上述實施形態，在不脫離其要旨情況下可作各種變更實施。
11．．．攝影區域
13．．．類比/數位轉換電路
14．．．閂鎖器電路
15．．．線記憶體
16．．．水平移位暫存器電路
17．．．垂直移位暫存器電路
18．．．脈衝選擇器電路
19．．．時序產生器電路
22．．．讀出垂直移位暫存器電路
A20．．．電子快門垂直移位暫存器電路
B21．．．電子快門垂直移位暫存器電路
32‧‧‧移位暫存器
33‧‧‧移位暫存器
42‧‧‧移位暫存器
43‧‧‧移位暫存器
54‧‧‧移位暫存器
55‧‧‧移位暫存器
110‧‧‧排出垂直移位暫存器電路
121‧‧‧移位暫存器
122‧‧‧移位暫存器
17’‧‧‧垂直移位暫存器電路
圖1為本發明第1實施形態之固態攝像裝置(CMOS影像感測器)之構成例之方塊圖。
圖2為圖1所示CMOS影像感測器中之垂直移位暫存器電路之構成之一例。
圖3為圖2所示垂直移位暫存器電路中之電子快門垂直移位暫存器電路(A20)之構成。
圖4為圖2所示垂直移位暫存器電路中之電子快門垂直移位暫存器電路(B21)之構成。
圖5為圖2所示垂直移位暫存器電路中之讀出垂直移位暫存器電路之構成。
圖6為圖1所示CMOS影像感測器中之脈衝選擇器電路之構成之一例。
圖7A、7B為感測器動作時序(標準時)之說明用時序圖。
圖8為使用2個電子快門-垂直移位暫存器電路之理由說明圖。
圖9A、9B為感測器動作時序(垂直細化時)之說明用時序圖。
圖10A、10B為感測器動作時序(畫素平均時)之說明用時序圖。
圖11A、11B、11C、11D為基於假色而難以讀出之方法之說明圖。
圖12A、12B、12C為使重心均等而讀出時之例之時序圖。
圖13為本發明第2實施形態之垂直移位暫存器電路之構成之一例。
圖14為圖13所示垂直移位暫存器電路中之排出垂直移位暫存器電路之構成。
圖15A、15B、15C為感測器動作時序(拼貼處理時)之說明用時序圖。
11．．．攝影區域
13．．．類比/數位轉換電路
14．．．閂鎖器電路
15．．．線記憶體
16．．．水平移位暫存器電路
17．．．垂直移位暫存器電路
18．．．脈衝選擇器電路
19．．．時序產生器電路
VDD．．．電源電壓
Ta、Tb、Tc、Td．．．電晶體
PD．．．光二極體
VLIN1、VLIN2、…、VLINM-1．．．垂直信號線
VSEL_RO1、VSEL_RO2、…、VSEL_RON．．．行選擇信號
VSEL_ES1、VSEL_ES2、…、VSEL_ESN．．．行選擇信號
ADRES1、ADRES2、…、ADRESN．．．脈衝信號
RESET1、RESET2、…、RESETN．．．脈衝信號
READ1、READ2、…、READN．．．脈衝信號

Claims (3)

  1. 一種固態攝像裝置，其特徵為具備：攝影區域，具有二次元配置之複數畫素；垂直移位暫存器電路，藉由設定1水平期間內被供給之時脈信號之數與時序成為可變，可以選擇上述複數畫素之中任意之畫素行；及脈衝選擇電路，用於對上述垂直移位暫存器電路所選擇之上述任意之畫素行供給驅動脈衝；上述垂直移位暫存器電路，係具備：第1、第2移位暫存器電路，用於選擇上述複數畫素之中之電荷之儲存開始行，具有同一電路構成；及第3移位暫存器電路，用於選擇上述複數畫素之中之電荷之讀出行；於上述電荷之儲存開始時序，被供給至上述第1或第2移位暫存器電路的控制信號成為致能(enable)期間所輸入的上述時脈信號之數所對應數之行之畫素的電荷被實施細化。
  2. 如申請專利範圍第1項之裝置，其中於上述電荷之讀出開始時序，被供給至上述第3移位暫存器電路的控制信號成為致能期間所輸入的上述時脈信號之數所對應數之行之畫素的電荷被實施平均化。
  3. 如申請專利範圍第1項之裝置，其中上述垂直移位暫存器電路，係另具備：第4移位暫存器，用於選擇上述複數畫素之中之電荷之常時排出行； 於上述電荷之儲存開始時序及上述電荷之讀出開始時序，被供給至上述第4移位暫存器電路的控制信號成為致能期間所輸入的上述時脈信號之數所對應的行數之畫素之電荷之讀出被跳過。
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