JP2004120316A - Cmosイメージセンサ - Google Patents
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Abstract
【課題】画素から高利得出力信号を得るCMOSイメージセンサを提供する。
【解決手段】互いに直交する複数の行選択線9と複数の信号線13との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3と、複数の行選択線9に行選択信号を供給する垂直選択回路4と、前記行選択信号によって選択された画素3から出力された複数の信号線13に供給されている前記信号電圧のノイズを除去して、一旦蓄積する複数のCDS回路6と、複数のCDS回路6から前記ノイズ除去された信号電圧を順次出力させる列選択信号を出力する水平シフトレジスタ16と、CDS回路6から出力される前記ノイズ除去された信号電圧を出力する電圧増幅アンプA2とを備えたCMOSイメージセンサにおいて、電圧増幅アンプA2に代えて、前記ノイズ除去された信号電圧を電流に変換して出力する電流電圧アンプA1にした。
【選択図】 図1
【解決手段】互いに直交する複数の行選択線9と複数の信号線13との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3と、複数の行選択線9に行選択信号を供給する垂直選択回路4と、前記行選択信号によって選択された画素3から出力された複数の信号線13に供給されている前記信号電圧のノイズを除去して、一旦蓄積する複数のCDS回路6と、複数のCDS回路6から前記ノイズ除去された信号電圧を順次出力させる列選択信号を出力する水平シフトレジスタ16と、CDS回路6から出力される前記ノイズ除去された信号電圧を出力する電圧増幅アンプA2とを備えたCMOSイメージセンサにおいて、電圧増幅アンプA2に代えて、前記ノイズ除去された信号電圧を電流に変換して出力する電流電圧アンプA1にした。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、CMOSイメージセンサに係り、特に、画素の光電変換部からノイズキャンセラ(CDS回路)を通して高い利得で信号出力を取り出すのに好適な構成を有するCMOSイメージセンサに関するものである。
【0002】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとして、大別して、CCD方式とCMOSセンサ方式との2種類のイメージセンサがある。
CCD方式イメージセンサ(以下、単にCCDともいう)は、現在広く実用に供されているが、光電変換部と光電変換部を駆動する駆動部(すなわち周辺回路部)とは、半導体素子構造が異なるので、別々の半導体集積回路の製造工程(プロセス)によって製造されている。
【0003】
一方、CMOSセンサ方式のイメージセンサ(以下、単にCMOSイメージセンサともいう)においては、光電変換部及び駆動部は、通常のCMOS−LSIプロセスとほとんど同じ工程によって製造することができるので、CMOS−LSI用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化したイメージセンサを低コストで製造できるというメリットがある。
【0004】
他方、CMOSイメージセンサには、CCDに比べて固定パターン雑音が大きいという問題があることが知られている。これに対しては、画素の光電変換部の出力信号をノイズキャンセラである相関二重サンプリング回路(Correlate Double Sampling 回路、以下、単にCDS回路ともいう)を通すことにより、そのノイズを除去している。
【0005】
以下、添付図面を参照して、従来例のCMOSイメージセンサを具体的に説明する(例えば、特許文献1参照)。
図11は、従来例のCMOSイメージセンサの基本構成図である。
同図に示すように、一般的な従来のCMOSイメージセンサ1は、光電変換部を有する画素3が複数、マトリクス(行列)状に配置された画素部2と、画素3を行毎に駆動する垂直選択回路4と、画素3を列毎に駆動する水平選択回路5とから構成される。
【0006】
垂直選択回路4には、所定の画素3の行数に対応した複数のリセット信号線8及び行選択信号線9が互いに平行に接続されている。各リセット信号線8及び行選択信号線9は、行毎の画素3に共通してそれぞれ接続されている。
水平選択回路5には、所定の画素3の列数に対応した複数の信号線13が接続されている。水平選択回路5には、後に図3により説明するが、各画素列毎に設けられたCDS回路6と、このCDS回路6に接続される各画素列を選択する列選択信号を、列選択信号線12を通して出力する水平シフトレジスタ16と、CDS回路6からの出力を増幅するバッファアンプA2となどが含まれている。水平選択回路5からは、信号出力線26を通して、出力信号が出力される。
【0007】
CMOSイメージセンサ1においては、基本的には画素部2の各画素3で光信号を電荷に変換し、その電荷を電圧信号として信号出力端子25より外部に取り出す。その場合、垂直選択回路4と水平選択回路12によって順次各画素3からの信号を選択していく。
【0008】
次に、画素3を説明する。
図12は、従来例のCMOSイメージセンサ1における画素の構成図である。同図に示すように、各画素3は、フォトダイオードPD1、リセット用トランジスタTr1、トランジスタ(ソースフォロワ)Tr2及び行選択用トランジスタTr3より構成されている。
フォトダイオードPD1のP側(アノード)は接地されており、フォトダイオードPD1のN側(カソード)は、リセット用トランジスタTr1のソース電極(以下、単にソースともいう)及びトランジスタTr2のゲート電極(以下、単にゲートともいう)に接続されている。リセット用トランジスタTr1のドレイン電極(以下、単にドレインともいう)は、基準電圧供給線15及びトランジスタTr2のドレインに接続されている。
【0009】
基準電圧供給線15は、図示しない基準電圧電源に接続されており、所定の基準電圧Vddが供給されている。
トランジスタTr2のソースは、行選択用トランジスタTr3のドレインに接続されている。行選択用トランジスタTr3のソースは信号線13に接続されている。リセット用トランジスタTr1のゲートには、リセット信号PDRST1が供給されるリセット信号線8が接続されている。行選択用トランジスタTr3のゲートは行選択信号ROWS1が供給される行選択信号線9に接続されている。
なお、後述するトランジスタも含めて、各トランジスタのゲート、ドレイン、ソースは、各図中において、それぞれG、D、Sと表示されている。
【0010】
リセット信号PDRST1は、垂直選択回路4から出力され、1フィールド(又は1フレーム)に一度、短期間のハイ(H)電圧となる。これにより、リセット用トランジスタTr1をオン状態にして、フォトダイオードPD1のカソードを基準電圧Vddに近い値にして、光により生じた電荷をリセットする。
また行選択信号ROWS1は垂直選択回路4から出力され、水平方向の画素3の行を選択する行選択用トランジスタTr3を駆動する。1水平期間に1行を選択する。行選択用トランジスタTr3のソースは、行選択用トランジスタTr3がオン状態の時、トランジスタTr2の出力を信号線13に出力する。
【0011】
つまり、フォトダイオードPD1において光電変換によって生じた電荷は、ソースフォロワとなるトランジスタTr2により、低インピーダンスの電圧出力となり行選択用トランジスタTr3で選択され、信号線13を通して水平選択回路5に入る。水平選択回路5には、CDS回路6及び水平シフトレジスタ16等があり(図13参照)、ここでノイズの抑圧と順次カラムの選択が行われ、最終的に信号出力線26を通して信号出力端子25から出力信号として出力される。
【0012】
次に、CMOSイメージセンサー1で用いられるCDS回路6について、その構成と動作について説明する。
CMOSイメージセンサー1においては、各種要因によりノイズが発生する。それらのノイズをCDS回路6により低減する。CDS回路6により低減出来るノイズは、トランジスタのVth、gmのバラツキによるFPN(固定パターンノイズ)やリセットノイズ(KTC雑音)等である。
【0013】
図13は、従来例のCDS回路を含むCMOSイメージセンサの構成図である。
図14は、従来例のCMOSイメージセンサにおける画素とCDS回路の構成図である。
図15は、従来例のCMOSイメージセンサにおけるCDS回路の動作を説明するためのタイミング図である。
【0014】
図13に示すように、CDS回路6は、容量C3、スイッチS1、スイッチS2、容量C4及びスイッチS3より構成されている。
図14に示すように、スイッチS1はNMOSトランジスタTr4及びPMOSトランジスタTr5より構成され、スイッチS2はNMOSトランジスタTr6及びPMOSトランジスタTr7より構成され、スイッチS3はNMOSトランジスタTr8及びPMOSトランジスタTr9より構成される(いずれも、CMOS構成である)。
【0015】
上述した画素3の行選択用トランジスタTr3のソースは信号線13に接続され、信号線13は容量C3の一端及び低電流負荷I1の一端に接続されている。低電流負荷I1の他端は接地されている。この信号線13上に端子点aをとる。容量C3の他端は端子点bに接続される。
【0016】
スイッチS1を構成するトランジスタTr4のドレインとトランジスタTr5のソースは基準電圧Vrefが供給される基準電圧供給線22に接続されている。トランジスタTr4のソースとトランジスタTr5のドレインは端子点bに接続されている。トランジスタTr4のゲートは第1スイッチ選択信号Vrが供給される第1スイッチ選択信号線21に接続され、トランジスタTr5のゲートは第1スイッチ選択信号Vrバーが供給される第1スイッチ選択信号線21’に接続されている。第1スイッチ選択信号Vrバーは第1スイッチ選択信号Vrの反転信号である。
【0017】
スイッチS2を構成するトランジスタTr6のドレインとトランジスタTr7のソースは端子点bに接続されている。トランジスタTr6のソースとトランジスタTr7のドレインは端子点cに接続されている。トランジスタTr6のゲートは第2スイッチ選択信号Vtが供給される第2スイッチ選択信号線23に接続され、トランジスタTr7のゲートは第2スイッチ選択信号Vtバーが供給される第2スイッチ選択信号線23’に接続されている。第2スイッチ選択信号Vtバーは第2スイッチ選択信号Vtの反転信号である。
【0018】
端子点cには容量C4の一端が接続されている。容量C4の他端は接地されている。
スイッチS3を構成するトランジスタTr8のドレインとトランジスタTr9のソースは端子点cに接続されている。トランジスタTr8のソースとトランジスタTr9のドレインは端子点dに接続されている。トランジスタTr8のゲートは列選択信号Hoが供給される列選択信号線12に接続され、トランジスタTr7のゲートは列選択信号Hoバーが供給される列選択信号線12’に接続されている。列選択信号Hoバーは列選択信号Hoの反転信号である。
【0019】
端子点dにはCDS回路6の出力が出力される。端子点dにはトランジスタTr10のソースが接続されている。トランジスタTr10のドレインは基準電圧Vref2が供給される基準電圧供給線17に接続されている。トランジスタTr10のゲートはリセット信号Horstが供給されるリセット信号線18に接続されている。端子点dは、信号出力線11上にあり、信号出力線11はバッファアンプA2の入力端子に接続されている。バッファアンプA2の出力端子は外部に信号を出力する信号出力端子25となる。
ここで、端子点dとアースとの間には、寄生容量C5が生じる。これは、各CDS回路6を構成する、各トランジスタTr8の各ソース及び各トランジスタTr9の各ドレインが信号線11で共通に接続されているので、その配線容量によるものである。
【0020】
次に、図15を参照して、各画素3及びCDS回路6の動作を説明する。
図15において、横軸は時間を示し、上から順に記号で示した各信号の波形を表してある。制御信号として、リセット信号PDRST1、行選択信号ROWS1、第1スイッチ選択信号Vr,第2スイッチ選択信号Vt,列選択信号Hoを示してある。また、フォトダイオードPD1のカソード(端子点pd)の電圧がVpd、端子点aの電圧がVa,端子点bの電圧がVb、端子点cの電圧がVcである。
【0021】
1)t1時
トランジスタTr1のゲートに接続したリセット信号線8に供給されるリセット信号PDRST1がハイ(H)になり、トランジスタTr1がオンになる。これによりフォトダイオードPD1のカソード(端子点pd)の電圧Vpdは、リセットされて、トランジスタTr1のドレインに接続した基準電圧供給線15により基準電圧Vddが印加されているとすると、以下の(1)式のようになる。
Vpd=Vdd−Vtr1 (1)
ここで、Vtr1はトランジスタTr1のしきい値電圧Vthである。
その後、リセット信号PDRST1がロー(L)になり、フォトダイオードPD1に光電変換による電荷が蓄積される。
【0022】
2)t2時
第1スイッチ選択信号線21に供給される第1スイッチ選択信号Vr及び第2スイッチ選択信号線23に供給される第2スイッチ選択信号Vtをハイ(H)にする(第1スイッチ選択信号Vrバー及び第2スイッチ選択信号Vtバーはロー(L)になる。)。他の制御信号はローのままである。トランジスタTr4及びTr5、トランジスタTr6及びTr7がオンとなり、端子点bの電圧Vb及び端子点cの電圧Vcは基準電圧Vrefとなり、容量C4には以下の(2)式で示される電荷が蓄積される。
Q4=C4×Vref (2)
ここで、Q4は電荷を、C4は容量C4の容量を示す。
【0023】
3)t3時
第1スイッチ選択信号Vr及び第2スイッチ選択信号Vtがローになり、トランジスタTr3のゲートに接続する行選択信号線9に供給される行選択信号ROWS1がハイになる。
トランジスタTr3がオンになり、トランジスタTr2に定電流負荷I1が接続されたことになり、ソースフォロワとして動作する。
【0024】
4)t4時
第1スイッチ選択信号Vrを再びハイにして(第1スイッチ選択信号Vrバーはロー)、トランジスタTr4及びTr5を再度オン状態にして、容量C3の両端にフォトダイオードPD1からの信号と基準電圧Vrefを印加して充電する。この時、端子点aの電圧Vaおよび端子点bの電圧Vbは以下の(3)式及び(4)式のようになる。
Va=Vsig−Vtr2−Von3 (3)
ここで、VsigはフォトダイオードPD1において光により発生した電圧を、Vtr2はトランジスタTr2のしきい値電圧Vth(Id=I1)を、Von3はトランジスタTr3のオン電圧(ドレイン−ソース間電圧)をそれぞれ示す。
【0025】
Vb=Vref (4)
よって容量C3(容量C3の容量をC3とする)に充電される電荷Q3は以下の(5)式のようになる。
【0026】
5)t5時
リセット信号PDRST1をハイにしてトランジスタTr1をオンにし、フォトダイオードPD1のカソード電圧(Vpd)をリセットする。端子点aの電圧Vaは以下の(6)式のようになる。
Va=Vdd−Vtr1−Vtr2−Von3 (6)
また、容量C3の電荷Q3は変化しないから、端子点bの電圧Vbは、(5)及び(6)式より、以下の(7)式のようになる。
【0027】
同時に,第2スイッチ選択信号Vtがハイ(Vtバーはロー)となるので、トランジスタTr6及びTr7がオンとなり、(6)式の電圧を容量C4に容量配分により転送し、保持する。
【0028】
予め、容量C4に充電されている電荷Q4は、以下の(8)式((2)式と同じ)で示される。
Q4=C4×Vref (8)
トランジスタTr6とTr7がオンした後に、電荷が移動して、最終的に容量C3の電荷がQ3’、容量C4の電荷がQ4’になったとすると、以下の(9)式の関係が成立する。
Q3+Q4=Q3’+Q4’ (9)
【0029】
(5)式、(6)式、(8)式、(9)式より、電荷配分後の端子点bの電圧Vbが以下の(10)式で表されるVb’となる。
【0030】
この(10)式、(6)式、(7)式より、
これより、
ここで,Vb’は(12)式に示すように、フォトダイオードPD1のカソードのリセット電圧と信号電圧との差を、容量C3及び容量C4の容量で分圧した値と基準電圧Vrefで決まる値となる。トランジスタTr2のしきい値電圧VthやトランジスタTr3のオン電圧が除去され、これらによるバラツキ変動は抑圧される。
【0031】
6)t6時
リセット信号PDRST1及び第2スイッチ選択信号Vtがロー(Vtバーはハイ)になリ、端子点cの電圧値はVb’で、容量C4に保持される。
7)t7時
列選択信号線12に供給される列選択信号Hoをハイにして(列選択信号Hoバーはローになる)、トランジスタTr8及びトランジスタTr9をオンにして、容量C4に保持された電圧Vb’を信号出力線11に出力し、バッファアンプA2を通して、出力端子25から出力する。
これを、順次各行、各列の画素に対して行って、画像信号を得る。
【0032】
【特許文献1】
特開2002−64751号公報(第3−4頁、第7−8図)
【0033】
【発明が解決しようとする課題】
ところで、バッファアンプA2とトランジスタTr8のソース及びトランジスタTr9のドレイン間(端子点dがある)には寄生容量C5がある。この寄生容量C5は、通常は、各カラムの出力スイッチ(トランジスタTr8及びTr9の画素数分)の接合容量と配線容量とからなり、容量C4に比べて無視できない値である為、出力信号Vout1は容量C4と寄生容量C5で分圧されて、以下の(13)式のようになる。
【0034】
ここで、Vout1は出力バッファA2の入力信号であり、Vref2は出力バッファA2の入力部のリセット電圧であり、各カラムからの信号出力を読み出す度にリセットされる。
【0035】
このように、従来の画素3、CDS回路6及びバッファアンプA2の構成により、画素3からの出力を取り出す際には、容量C4と画素3のカラムに生じる寄生容量C5間のスイッチS3による信号伝達で、出力信号レベルが、電荷の分配により減少してしまうという問題があった。
そこで、本発明は、上記問題を解決して、高い利得で画素からの出力信号を取り出すCMOSイメージセンサを提供することを目的とするものである。
【0036】
【課題を解決するための手段】
上記目的を達成するための手段として、第1の発明は、互いに直交する複数の行選択線9と複数の信号線13との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3と、前記複数の行選択線9に行選択信号ROWS1を供給する垂直選択回路4と、前記行選択信号ROWS1によって選択された前記画素3から出力された前記複数の信号線13に供給されている前記信号電圧のノイズを除去して、一旦蓄積する複数のCDS回路6と、前記複数のCDS回路6から前記ノイズ除去された信号電圧を順次出力させる列選択信号Hoを出力する水平シフトレジスタ16と、前記CDS回路6から出力される前記ノイズ除去された信号電圧を出力する電圧増幅アンプA2とを備えたCMOSイメージセンサにおいて、
前記電圧増幅アンプA2に代えて、前記ノイズ除去された信号電圧を電流に変換して出力する電流電圧アンプA1にしたことを特徴とするCMOSイメージセンサである。
また、第2の発明は、互いに直交する複数の行選択線9Aと複数の信号線13Aとの交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3Aと、前記複数の行選択線9Aに行選択信号ROWS1Aを供給する垂直選択回路4と、前記行選択信号ROWS1Aによって選択されて、前記複数の信号線13Aを介して供給される前記画素3Aから出力された前記信号電圧のノイズを除去する複数のCDS回路6Aと、前記複数のCDS回路6Aから前記ノイズ除去された信号電圧を順次出力させる列選択信号HoAを出力する水平シフトレジスタ16と、前記CDS回路6Aから出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプA1Aとを備えたCMOSイメージセンサにおいて、前記画素3Aは、前記信号電圧を保持するCCDを有していることを特徴とするCMOSイメージセンサである。
【0037】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。なお、説明の簡略のため、従来例における構成と同一の構成については、同一の参照符号を付し、その説明を省略する。
【0038】
<第1実施例>
図1は、本発明のCMOSイメージセンサの第1実施例における画素とCDS回路の構成図である。
図2は、本発明のCMOSイメージセンサの第1実施例におけるCDS回路の動作を説明するためのタイミング図である。
【0039】
第1実施例のCMOSイメージセンサ10は、互いに直交する複数の行選択線9と複数の信号線13との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3と、前記複数の行選択線9に行選択信号ROWS1を供給する垂直選択回路4と、前記行選択信号ROWS1によって選択されて、前記複数の信号線13を介して供給される前記画素3から出力された前記信号電圧のノイズを除去して、一旦蓄積する複数のCDS回路6と、前記複数のCDS回路6から前記ノイズ除去された信号電圧を順次出力させる列選択信号Hoを出力する水平シフトレジスタ16と、前記CDS回路6から出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプA2とを備えたCMOSイメージセンサにおいて、前記電圧増幅アンプA2に代えて、前記ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプA1にしたことを特徴とするCMOSイメージセンサである。
【0040】
図1に示すように、第1実施例のCMOSイメージセンサ10は、従来例のCMOSイメージセンサ1において、バッファアンプA2及びバッファアンプA2の入力電圧をリセットするトランジスタTr10に代えて、電流電圧アンプA1を用いた以外は、従来例のCMOSイメージセンサ1と同様に構成したものである。
【0041】
電流電圧アンプA1の−差動(反転)入力端子は、端子点dを有する信号出力線11の信号出力端子7に接続されており、反転入力端子と電流電圧アンプA1の出力端子間には抵抗R1が接続されている。電流電圧アンプA1の+差動(正転)入力端子には、これに接続する基準電圧供給線27より基準電圧Vref3が供給されている。
端子点dには,上述のように寄生容量C5が生じている。
【0042】
画素3及びCDS回路6の構成,動作は上述したとおりであるので、t5時以降について説明する。
t5時には、トランジスタTr6及びTr7がオンしているので、最終的な端子点b及び端子点cの電圧Vb’は、上述のように(12)式で表される。
従って、容量C4に蓄積される電荷量Q4’は、以下の(14)式となる。
【0043】
t6時には、リセット信号PDRST1及び第2スイッチ選択信号Vtがロー(Vtバーはハイ)になリ、容量C4には電荷Q4’が保持される。
次に、t7時において、列選択信号線12により供給される列選択信号Hoがハイになり、列選択信号線12’により供給される列選択信号Hoバー(列選択信号Hoの反転信号である)がローになり、トランジスタTr8及びトランジスタTr9がオンになり、容量C4に蓄積された電荷Q4’が読み出される。
【0044】
ここで、t0時間内で全ての電荷を読み出すとすると、
Q4’=i(t)×t0 (15)
となる。ここで、i(t)は読出し時に容量C4に流れる電流である。
電流電圧アンプA1からの出力vo(t)は、
となる。
このように、寄生容量C5により信号が減少することなく、画素からの信号の全てを読み出すことが出来る。
【0045】
次に、電流電圧アンプの例を示す。
図3は、本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第1の電流電圧変換アンプを示すブロック図である。
図3に示す電流電圧アンプ30は、図6に示した電流電圧アンプA1と同様である。入力端子Vin1(反転入力端子)の入力端子31と出力端子32間には抵抗R1が接続されており、入力端子Vin2(正転入力端子)の入力端子33には、基準電圧Vref3が印加されている。
【0046】
図5は、第1の電流電圧変換アンプの一例を示す構成図である。
同図に示す第1の電流電圧アンプ30は、8個のトランジスタから構成される。
トランジスタTr11のゲートが入力端子Vin1(入力端子31)になり、トランジスタTr12のゲートが入力端子Vin2(入力端子33:基準電圧Vref3が印加される)になり、トランジスタTr15のドレインとトランジスタTr17のドレインの接続点が出力端子32となる。
【0047】
トランジスタTr13、トランジスタTr14及びトランジスタTr15の各ソースには基準電圧VDDが印加されている。トランジスタTr13のゲート、トランジスタTr14のゲート及びトランジスタTr13のドレインはトランジスタTr11のドレインに接続されている。トランジスタTr11のソースは、トランジスタTr16のドレイン及びトランジスタTr12のソースに接続されている。トランジスタTr14のドレイン及びトランジスタTr15のゲートはトランジスタTr12のドレインに接続されている。トランジスタTr16、トランジスタTr17及びトランジスタTr18の各ゲートはトランジスタTr18のドレインに接続されている。トランジスタTr16のソース、トランジスタTr17及びトランジスタTr18の各ソースは接地されている。入力端子31と出力端子32との間には抵抗R1が 接続されており、トランジスタTr18のドレインには抵抗R2を介して基準電圧VDDが印加されている。
動作については、電流電圧アンプA1と同様であるので省略する。
【0048】
図4は、本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第2の電流電圧変換アンプを示すブロック図である。
図4に示す電流電圧アンプ30Aは入力端子31Aと出力端子32Aを有する。入力端子31Aと出力端子32A間に抵抗R1Aを接続してある。上述の電流電圧アンプ30において、印加した基準電圧Vref3は入力部のトランジスタのしきい値電圧Vthである。
【0049】
図6は、第2の電流電圧変換アンプの一例を示す構成図である。
同図に示す第2の電流電圧アンプ30Aは、6個のトランジスタと1個のダイオードより構成される。
トランジスタ21のゲートが入力端子Vin1(入力端子31A)となり、ダイオードD2のカソードが出力端子32Aとなる。
【0050】
トランジスタTr22のソース、トランジスタTr23のドレイン及びトランジスタ24のソースには、基準電圧VDDが印加されている。トランジスタTr22のドレイン及びトランジスタTr23のゲートはトランジスタTr21のドレインに接続されている。トランジスタTr23のソースはダイオードD2のアノードに接続され、ダイオードD2のカソードはトランジスタTr25のドレイン及び出力端子32Aに接続している。トランジスタTr22のゲート、トランジスタTr24のゲート及びトランジスタTr24のドレインは、抵抗R2Aの一端に接続されている。抵抗R2Aの他端は、トランジスタTr25のゲート、トランジスタTr26のゲート及びトランジスタTr26のドレインに接続している。トランジスタTr21のソース、トランジスタTr25のソース及びトランジスタTr26のソースは接地されている。
【0051】
トランジスタTr21のしきい値電圧Vthが基準電圧Vref3になる。
入力端子31Aと出力端子32A間に抵抗R1Aが接続されている。
この電流電圧アンプ30Aの動作は、電流電圧アンプ30と同様である。
本第1実施例のCMOSイメージセンサにおいては、上述したような電流電圧アンプを用いて、CDS動作後の信号電圧を電流出力として読み出すので、配線等から生じる寄生容量により信号電圧が減少することなく、画素からの信号電圧の全てを読み出すことが出来る。
【0052】
<第2実施例>
図7は、本発明のCMOSイメージセンサの第2実施例における画素とCDS回路の構成図である。
図8は、本発明のCMOSイメージセンサの第2実施例におけるCDS回路の動作を説明するためのタイミング図である。
【0053】
第2実施例のCMOSイメージセンサ10Aは、互いに直交する複数の行選択線9Aと複数の信号線13Aとの交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3Aと、前記複数の行選択線9Aに行選択信号ROWS1Aを供給する垂直選択回路4と、前記行選択信号ROWS1Aによって選択されて、前記複数の信号線13Aを介して供給される前記画素3Aから出力された前記信号電圧のノイズを除去する複数のCDS回路6Aと、前記複数のCDS回路6Aから前記ノイズ除去された信号電圧を順次出力させる列選択信号HoAを出力する水平シフトレジスタ16と、前記CDS回路6Aから出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプA1Aとを備えたCMOSイメージセンサにおいて、前記画素3Aは、前記信号電圧を保持するCCDを有していることを特徴とするCMOSイメージセンサである。
【0054】
本第2実施例のCMOSイメージセンサ10Aは、従来例のCMOSイメージセンサ1のように、マトリクス状に配置された画素3Aからなる画素部(図示しない)と、これに接続する垂直選択回路(図示しない)及び水平選択回路(図示しない)よりなる。
図7に示すように、第2実施例のCMOSイメージセンサ10Aにおける画素3Aは、フォトダイオードPD1A、リセット用トランジスタTr1A、CCD40、リセット用トランジスタTr2A、トランジスタ(ソースフォロワ)Tr3A及び行選択用トランジスタTr4Aより構成されている。
【0055】
フォトダイオードPD1AのP側(アノード)は接地されており、フォトダイオードPD1のN側(カソード)(端子点pdAが設けられている)は、リセット用トランジスタTr1Aのソース及びCCD40の入力端子INに接続されている。リセット用トランジスタTr1Aのドレインは、基準電圧供給線15A、リセット用トランジスタTr2Aのドレイン及びトランジスタTr3Aのドレインに接続されている。
基準電圧供給線15Aは、図示しない基準電圧電源に接続されており、所定の基準電圧Vddが供給されている。
【0056】
リセット用トランジスタTr1Aのゲートは、リセット信号PDRST1Aが供給されるリセット信号線8Aに接続されている。
リセット用トランジスタTr2Aのゲートは、リセット信号RSTAの供給されるリセット信号線14Aに接続されている。リセット用トランジスタTr2AのソースはCCD40の出力端子OUT及びトランジスタTr3Aのゲートに接続されている。
【0057】
トランジスタTr3Aのソースは行選択用トランジスタTr4Aのドレインに接続されている。行選択用トランジスタTr4Aのソースは信号線13Aに接続されている。行選択用トランジスタTr4Aのゲートは行選択信号ROWS1Aが供給される行選択信号線9Aに接続されている。
CCD40には、第1ゲート41、第2ゲート42及び第3ゲート43がある。第1ゲートに印加されるゲート信号G1がハイの時電荷が入力端子INよりCCD40内に転送され、ゲート信号G1及び第3ゲートに印加されるゲート信号G3がローで且つ第2ゲートに印加されるゲート信号G2がハイの時CCD40内に電荷が保持蓄積され、ゲート信号G3がハイの時CCD40内の電荷が出力端子OUTより出力される。
【0058】
リセット信号PDRST1Aは、垂直選択回路から出力され、1フィールド(又は1フレーム)に一度、短期間のハイ(H)電圧となる。これにより、リセット用トランジスタTr1Aをオン状態にして、フォトダイオードPD1Aのカソードを基準電圧Vddに近い値にして、光により生じた電荷をリセットする。
リセット用トランジスタTr2Aは、CCD40の出力端子OUTの電圧をリセットする。
また行選択信号ROWS1Aは垂直選択回路から出力され、水平方向の画素3Aの行を選択する行選択用トランジスタTr4Aを駆動する。1水平期間に1行を選択する。行選択用トランジスタTr4Aのソースは、行選択用トランジスタTr4Aがオン状態の時、トランジスタTr3Aの出力を信号線13Aに出力する。
【0059】
第2実施例における画素3Aでは、フォトダイオードPD1Aに光電変換によって生じた電荷は、CCD40に蓄積された後、ソースフォロワとなるトランジスタTr3Aにより、低インピーダンスの電圧出力となり行選択用トランジスタTr4Aで選択され、信号線13Aを通して水平選択回路に入る。水平選択回路には、CDS回路6A及び水平シフトレジスタ(図示しない)等があり、ここでノイズの抑圧と順次カラムの選択が行われ、最終的に信号出力線26Aを通して信号出力端子25Aから出力信号として出力される。
画素3Aには、信号蓄積用のCCD40を設けてある(これにより、電子シャッターを実現できる)ので、CDS回路6Aには信号蓄積用の容量を必要としない。
【0060】
次に、CDS回路6Aの構成を説明する。
CDS回路6Aは、容量C3A、スイッチS1A、バッファアンプA1A及びスイッチS2Aを有する。
信号線13Aには端子点aAがあり、これに低電流負荷I1Aの一端が接続され、低電流負荷I1Aの他端は接地されている。
信号線13Aは容量C3Aの一端に接続されている。容量C3Aの他端は端子点bAを介してバッファアンプA1Aの入力に接続している。
【0061】
スイッチS1AはNMOSトランジスタTr5A及びPMOSトランジスタTr6Aより構成される(CMOS構成となっている)。トランジスタTr5Aのドレイン及びトランジスタTr6Aのソースには、基準電圧Vrefの供給される基準電圧供給線22Aが接続されている。トランジスタTr5Aのソース及びトランジスタTr6Aのドレインは端子点bAに接続している。トランジスタTr5Aのゲートはスイッチ選択信号VrAが供給されるスイッチ選択信号線21Aに接続され、トランジスタTr6Aのゲートはスイッチ選択信号VrAバーが供給されるスイッチ選択信号線21’Aに接続されている。スイッチ選択信号VrAバーはスイッチ選択信号VrAの反転信号である。
【0062】
スイッチS2Aを構成するNMOSトランジスタTr7Aのドレイン及びPMOSトランジスタTr8AのソースはバッファアンプA1Aの出力端子に接続されている。トランジスタTr7AのソースとトランジスタTr8Aのドレインは出力端子25Aを有する信号出力線26Aに接続されている。出力端子25Aは端子点cAを兼ねる。トランジスタTr7Aのゲートは列選択信号HoAが供給される列選択信号線12Aに接続され、トランジスタTr8Aのゲートは列選択信号HoAバーが供給される列選択信号線12’Aに接続されている。列選択信号HoAバーは列選択信号HoAの反転信号である。
ここで、端子点cAとアースとの間には、寄生容量C4Aが生じる。これは、各CDS回路6Aを構成する各トランジスタTr7Aのソース及び各トランジスタTr8Aのドレインが共通に接続されているために、配線に発生する、配線容量によるものである。
【0063】
次に、図8を参照して、本実施例のCMOSイメージセンサ10における各画素3A及びCDS回路6Aの動作について、説明する。
図8において、横軸は時間を示し、上から順に記号で示した各信号の波形を表してある。制御信号として、リセット信号PDRST1A、ゲート信号G1、ゲート信号G2、ゲート信号G3、行選択信号ROWS1A、第1スイッチ選択信号VrA、列選択信号Ho、リセット信号RSTAを示してある。また、フォトダイオードPD1Aのカソード(端子点pdA)の電圧がVpdA、端子点aAの電圧がVaA,端子点bAの電圧がVbA、端子点cAの電圧がVcAである。
【0064】
1)t0A時
ゲート信号G1及びゲート信号G2がハイになり、その後、ゲート信号G1がローになり、フォトダイオードPD1Aに蓄積されていた電荷がCCD40に転送されて保持される。
2)t1A時
リセット信号PDRST1Aがハイになり、リセット用トランジスタTr1Aがオンになる。これによりフォトダイオードPD1Aのカソード(端子点pdA)には、リセット用トランジスタTr1Aのドレインに基準電圧供給線15Aより基準電圧Vddが印加されているので、以下の電圧が印加されリセットされる。
VpdA=Vdd−Vtr1A (14)
ここで、Vtr1Aはリセット用トランジスタのしきい値電圧Vthである。
【0065】
3)t2A時
行選択供給線9Aに供給される行選択信号ROWS1Aをハイにして行選択用トランジスタTr4Aをオンにする。リセット信号線14Aに供給されるリセット信号RSTAをハイにしてリセット用トランジスタをオンにする。スイッチ選択信号線21Aに供給されるスイッチ選択信号VrAをハイにして、トランジスタTr5Aをオンにし、スイッチ選択信号線21’Aに供給されるスイッチ選択信号VrAバーをローにしてトランジスタTr6Aをオンにする。
【0066】
リセット用トランジスタTr2Aのドレインには、基準電圧Vddが印加されており、トランジスタTr5Aのドレイン及びトランジスタTr6Aのソースには基準電圧供給線22Aより供給される基準電圧Vrefが印加されているので、容量C3Aには、(15)式に示す電荷Q3Aが蓄積される。
ここで、VbAは端子点bAの電圧、VaAは端子点aAの電圧、VRはリセット用トランジスタTr2AによりリセットされたCCD40の出力電圧、Vtr3AはトランジスタTr3Aのしきい値電圧Vth、Von4Aは行選択用トランジスタTr4Aのオン電圧(ドレイン−ソース間電圧)をそれぞれ示す。
【0067】
4)t3A時
リセット信号RSTAがローになりリセット用トランジスタTr2Aがオフする。スイッチ選択信号VrAがローになりトランジスタTr5Aがオフし、スイッチ選択信号VrAバーがハイになりトランジスタTr6Aがオフする。
電荷Q3Aが容量C3Aにほじされる。
【0068】
5)t4A時
ゲート信号G2がローになり、ゲート信号G3がハイになり、CCD40内に保持されていた、フォトダイオードPD1Aで蓄積した電荷をトランジスタTr3Aのゲートに転送する。このときのトランジスタTr3Aのゲート信号電圧をVsigAとする。このときの端子点aAの電圧をVaA’とすると、
VaA’=VsigA−Vtr3A−Von4A (16)
となる。従って、これに応じる端子点bAの電圧をVbA’とすると、
VbA’−VaA’=VbA−VaAであるから、
となり、CDS動作を行ったことになる。
【0069】
6)t5A時
フォトダイオードPD1Aに蓄積されていた光信号を保持するために、ゲート信号G1及びゲート信号G2をハイにして、CCD40に転送して蓄積し、その後フォトダイオードPD1Aのカソード電位をリセットする(t6A時)動作を繰り返す。
ここで、t4A時に、CDS動作により得た信号はCCD40の出力に出力電圧が保持されている限り、端子点bAに保持される。各トランジスタのゲートや接合におけるリーク電流は非常に小さい。
【0070】
7)t8A時
後は、水平信号読み出しタイミングに合わせて、列選択信号HoAをハイにしてトランジスタTr7Aをオンし、列選択信号HoAバーをローにしてトランジスタTr8Aをオンにし、信号をバッファアンプA1Aを通して読み出すことになる。
端子点cAに出力される信号電圧VcAは、
VcA=VsigA−VR+Vref (18)
となる。
この結果、端子点cAには寄生容量C4Aがあるが、この影響を受けず、信号レベルの減少があまりない。又、従来例のCDS回路に比較して、スイッチの数を低減できて、回路数及び回路面積を削減できる。
【0071】
次に、本第2実施例におけるスイッチを含むアンプの別例を示す。
図9は、本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第1の別例を示す構成図である。
同図に示すように、画素3Aの列毎に、トランジスタTr31及びトランジスタTr32より構成されるスイッチを含むアンプが、図12に示す端子点bAと端子点cAの間に配置される。
【0072】
トランジスタTr31のゲートに、信号電圧VbAの印加された端子点bAが接続している。トランジスタのTr31のドレインは基準電圧Vddの印加された基準電圧線51が接続している。トランジスタTr31のソースはスイッチとなるトランジスタTr32のドレインに接続している。トランジスタTr32のゲートは、列選択信号HoAの印加されている列選択信号線12Aに、トランジスタTr32のソースは出力信号が出力される端子点cAに、それぞれ接続されている。端子点cAには、低電流負荷I2の一端が接続され、低電流負荷の他端は接地されている。
列選択信号HoAがハイで、トランジスタTr32がオンし、信号電圧VbAが端子点cAに出力される。
【0073】
図10は、本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第2の別例を示す構成図である。
同図に示すように、画素3Aの列毎にトランジスタTr41とトランジスタTr42が配置される。
トランジスタTr41のゲートに、信号電圧VbAの印加された端子点bAが接続している。トランジスタのTr41のソースには、基準電圧Vddが印加される低電流負荷I3に接続する基準電圧線52が接続している。トランジスタTr41のドレインはスイッチとなるトランジスタTr42のソースに接続している。トランジスタTr42のゲートは、列選択信号HoAの印加されている列選択信号線12Aに接続されている。
【0074】
全画素列に対して、トランジスタTr43、トランジスタTr44及びトランジスタTr45が配置される。
トランジスタTr45のソースに基準電圧線52が接続し、トランジスタTr45のゲート及びドレインは、端子点cA及びトランジスタTr44のソースに接続している。トランジスタTr42のドレインはトランジスタTr43のゲート、ソース及びトランジスタTr44のゲートに接続している。トランジスタTr43のドレイン及びトランジスタTr44のドレインは接地されている。
信号電圧VbAは、選択信号HoAがハイのとき端子点cAに取り出される。本第2実施例のCMOSイメージセンサにおいては、画素内に光電変換で生成する電荷を一時的に蓄積するCCDを設けてあるので、CDS回路内に信号電圧蓄積用の容量を必要とせず、上述のようなスイッチを含むアンプでCDS回路を構成するので、回路面積を削減できると共に信号電圧の減少も抑制できる。
【0075】
【発明の効果】
以上説明したように、本発明のCMOSイメージセンサは、請求項1記載によれば、電圧増幅アンプに代えて、ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプにしたことにより、高い利得で画素からの出力信号を取り出すCMOSイメージセンサを提供できるという効果がある。
また、本発明のCMOSイメージセンサは、請求項2記載によれば、画素は、信号電圧を保持するCCDを有していることにより、CDS回路における信号電圧蓄積用の容量を不要として、回路面積を削減できて、しかも、高い利得で画素からの出力信号を取り出すことのできるCMOSイメージセンサを提供できるという効果がある。
【図面の簡単な説明】
【図1】本発明のCMOSイメージセンサの第1実施例における画素とCDS回路の構成図である。
【図2】本発明のCMOSイメージセンサの第1実施例におけるCDS回路の動作を説明するためのタイミング図である。
【図3】本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第1の電流電圧変換アンプを示すブロック図である。
【図4】本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第2の電流電圧変換アンプを示すブロック図である。
【図5】第1の電流電圧変換アンプの一例を示す構成図である。
【図6】第2の電流電圧変換アンプの一例を示す構成図である。
【図7】本発明のCMOSイメージセンサの第2実施例における画素とCDS回路の構成図である。
【図8】本発明のCMOSイメージセンサの第2実施例におけるCDS回路の動作を説明するためのタイミング図である。
【図9】本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第1の別例を示す構成図である。
【図10】本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第2の別例を示す構成図である。
【図11】従来例のCMOSイメージセンサの基本構成図である。
【図12】従来例のCMOSイメージセンサにおける画素の構成図である。
【図13】従来例のCDS回路を含むCMOSイメージセンサの構成図である。
【図14】従来例のCMOSイメージセンサにおける画素とCDS回路の構成図である。
【図15】従来例のCMOSイメージセンサにおけるCDS回路の動作を説明するための第1のタイミング図である。
【符号の説明】
1…CMOSイメージセンサ、2…画素部、3…画素、3A…画素、4…垂直選択回路、5…水平選択回路、6,6A…CDS回路、7…信号出力端子、8…リセット信号線、9…行選択信号線、10,10A…CMOSイメージセンサ、11…信号出力線、12,12’…列選択信号線、13…信号線、14…リセット信号線、15…基準電圧供給線、16…水平シフトレジスタ、17…基準電圧供給線、18…リセット信号線、21,21’…第1スイッチ選択信号線、22…基準電圧供給線、23,23’…第2スイッチ選択信号線、25…信号出力端子、27…基準電圧供給線、29…出力端子、30,30A…電流電圧変換アンプ、31…入力端子、32…出力端子、33…入力端子、40…CCD、51…基準電圧線、52…基準電圧線。
【発明の属する技術分野】
本発明は、CMOSイメージセンサに係り、特に、画素の光電変換部からノイズキャンセラ(CDS回路)を通して高い利得で信号出力を取り出すのに好適な構成を有するCMOSイメージセンサに関するものである。
【0002】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとして、大別して、CCD方式とCMOSセンサ方式との2種類のイメージセンサがある。
CCD方式イメージセンサ(以下、単にCCDともいう)は、現在広く実用に供されているが、光電変換部と光電変換部を駆動する駆動部(すなわち周辺回路部)とは、半導体素子構造が異なるので、別々の半導体集積回路の製造工程(プロセス)によって製造されている。
【0003】
一方、CMOSセンサ方式のイメージセンサ(以下、単にCMOSイメージセンサともいう)においては、光電変換部及び駆動部は、通常のCMOS−LSIプロセスとほとんど同じ工程によって製造することができるので、CMOS−LSI用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化したイメージセンサを低コストで製造できるというメリットがある。
【0004】
他方、CMOSイメージセンサには、CCDに比べて固定パターン雑音が大きいという問題があることが知られている。これに対しては、画素の光電変換部の出力信号をノイズキャンセラである相関二重サンプリング回路(Correlate Double Sampling 回路、以下、単にCDS回路ともいう)を通すことにより、そのノイズを除去している。
【0005】
以下、添付図面を参照して、従来例のCMOSイメージセンサを具体的に説明する(例えば、特許文献1参照)。
図11は、従来例のCMOSイメージセンサの基本構成図である。
同図に示すように、一般的な従来のCMOSイメージセンサ1は、光電変換部を有する画素3が複数、マトリクス(行列)状に配置された画素部2と、画素3を行毎に駆動する垂直選択回路4と、画素3を列毎に駆動する水平選択回路5とから構成される。
【0006】
垂直選択回路4には、所定の画素3の行数に対応した複数のリセット信号線8及び行選択信号線9が互いに平行に接続されている。各リセット信号線8及び行選択信号線9は、行毎の画素3に共通してそれぞれ接続されている。
水平選択回路5には、所定の画素3の列数に対応した複数の信号線13が接続されている。水平選択回路5には、後に図3により説明するが、各画素列毎に設けられたCDS回路6と、このCDS回路6に接続される各画素列を選択する列選択信号を、列選択信号線12を通して出力する水平シフトレジスタ16と、CDS回路6からの出力を増幅するバッファアンプA2となどが含まれている。水平選択回路5からは、信号出力線26を通して、出力信号が出力される。
【0007】
CMOSイメージセンサ1においては、基本的には画素部2の各画素3で光信号を電荷に変換し、その電荷を電圧信号として信号出力端子25より外部に取り出す。その場合、垂直選択回路4と水平選択回路12によって順次各画素3からの信号を選択していく。
【0008】
次に、画素3を説明する。
図12は、従来例のCMOSイメージセンサ1における画素の構成図である。同図に示すように、各画素3は、フォトダイオードPD1、リセット用トランジスタTr1、トランジスタ(ソースフォロワ)Tr2及び行選択用トランジスタTr3より構成されている。
フォトダイオードPD1のP側(アノード)は接地されており、フォトダイオードPD1のN側(カソード)は、リセット用トランジスタTr1のソース電極(以下、単にソースともいう)及びトランジスタTr2のゲート電極(以下、単にゲートともいう)に接続されている。リセット用トランジスタTr1のドレイン電極(以下、単にドレインともいう)は、基準電圧供給線15及びトランジスタTr2のドレインに接続されている。
【0009】
基準電圧供給線15は、図示しない基準電圧電源に接続されており、所定の基準電圧Vddが供給されている。
トランジスタTr2のソースは、行選択用トランジスタTr3のドレインに接続されている。行選択用トランジスタTr3のソースは信号線13に接続されている。リセット用トランジスタTr1のゲートには、リセット信号PDRST1が供給されるリセット信号線8が接続されている。行選択用トランジスタTr3のゲートは行選択信号ROWS1が供給される行選択信号線9に接続されている。
なお、後述するトランジスタも含めて、各トランジスタのゲート、ドレイン、ソースは、各図中において、それぞれG、D、Sと表示されている。
【0010】
リセット信号PDRST1は、垂直選択回路4から出力され、1フィールド(又は1フレーム)に一度、短期間のハイ(H)電圧となる。これにより、リセット用トランジスタTr1をオン状態にして、フォトダイオードPD1のカソードを基準電圧Vddに近い値にして、光により生じた電荷をリセットする。
また行選択信号ROWS1は垂直選択回路4から出力され、水平方向の画素3の行を選択する行選択用トランジスタTr3を駆動する。1水平期間に1行を選択する。行選択用トランジスタTr3のソースは、行選択用トランジスタTr3がオン状態の時、トランジスタTr2の出力を信号線13に出力する。
【0011】
つまり、フォトダイオードPD1において光電変換によって生じた電荷は、ソースフォロワとなるトランジスタTr2により、低インピーダンスの電圧出力となり行選択用トランジスタTr3で選択され、信号線13を通して水平選択回路5に入る。水平選択回路5には、CDS回路6及び水平シフトレジスタ16等があり(図13参照)、ここでノイズの抑圧と順次カラムの選択が行われ、最終的に信号出力線26を通して信号出力端子25から出力信号として出力される。
【0012】
次に、CMOSイメージセンサー1で用いられるCDS回路6について、その構成と動作について説明する。
CMOSイメージセンサー1においては、各種要因によりノイズが発生する。それらのノイズをCDS回路6により低減する。CDS回路6により低減出来るノイズは、トランジスタのVth、gmのバラツキによるFPN(固定パターンノイズ)やリセットノイズ(KTC雑音)等である。
【0013】
図13は、従来例のCDS回路を含むCMOSイメージセンサの構成図である。
図14は、従来例のCMOSイメージセンサにおける画素とCDS回路の構成図である。
図15は、従来例のCMOSイメージセンサにおけるCDS回路の動作を説明するためのタイミング図である。
【0014】
図13に示すように、CDS回路6は、容量C3、スイッチS1、スイッチS2、容量C4及びスイッチS3より構成されている。
図14に示すように、スイッチS1はNMOSトランジスタTr4及びPMOSトランジスタTr5より構成され、スイッチS2はNMOSトランジスタTr6及びPMOSトランジスタTr7より構成され、スイッチS3はNMOSトランジスタTr8及びPMOSトランジスタTr9より構成される(いずれも、CMOS構成である)。
【0015】
上述した画素3の行選択用トランジスタTr3のソースは信号線13に接続され、信号線13は容量C3の一端及び低電流負荷I1の一端に接続されている。低電流負荷I1の他端は接地されている。この信号線13上に端子点aをとる。容量C3の他端は端子点bに接続される。
【0016】
スイッチS1を構成するトランジスタTr4のドレインとトランジスタTr5のソースは基準電圧Vrefが供給される基準電圧供給線22に接続されている。トランジスタTr4のソースとトランジスタTr5のドレインは端子点bに接続されている。トランジスタTr4のゲートは第1スイッチ選択信号Vrが供給される第1スイッチ選択信号線21に接続され、トランジスタTr5のゲートは第1スイッチ選択信号Vrバーが供給される第1スイッチ選択信号線21’に接続されている。第1スイッチ選択信号Vrバーは第1スイッチ選択信号Vrの反転信号である。
【0017】
スイッチS2を構成するトランジスタTr6のドレインとトランジスタTr7のソースは端子点bに接続されている。トランジスタTr6のソースとトランジスタTr7のドレインは端子点cに接続されている。トランジスタTr6のゲートは第2スイッチ選択信号Vtが供給される第2スイッチ選択信号線23に接続され、トランジスタTr7のゲートは第2スイッチ選択信号Vtバーが供給される第2スイッチ選択信号線23’に接続されている。第2スイッチ選択信号Vtバーは第2スイッチ選択信号Vtの反転信号である。
【0018】
端子点cには容量C4の一端が接続されている。容量C4の他端は接地されている。
スイッチS3を構成するトランジスタTr8のドレインとトランジスタTr9のソースは端子点cに接続されている。トランジスタTr8のソースとトランジスタTr9のドレインは端子点dに接続されている。トランジスタTr8のゲートは列選択信号Hoが供給される列選択信号線12に接続され、トランジスタTr7のゲートは列選択信号Hoバーが供給される列選択信号線12’に接続されている。列選択信号Hoバーは列選択信号Hoの反転信号である。
【0019】
端子点dにはCDS回路6の出力が出力される。端子点dにはトランジスタTr10のソースが接続されている。トランジスタTr10のドレインは基準電圧Vref2が供給される基準電圧供給線17に接続されている。トランジスタTr10のゲートはリセット信号Horstが供給されるリセット信号線18に接続されている。端子点dは、信号出力線11上にあり、信号出力線11はバッファアンプA2の入力端子に接続されている。バッファアンプA2の出力端子は外部に信号を出力する信号出力端子25となる。
ここで、端子点dとアースとの間には、寄生容量C5が生じる。これは、各CDS回路6を構成する、各トランジスタTr8の各ソース及び各トランジスタTr9の各ドレインが信号線11で共通に接続されているので、その配線容量によるものである。
【0020】
次に、図15を参照して、各画素3及びCDS回路6の動作を説明する。
図15において、横軸は時間を示し、上から順に記号で示した各信号の波形を表してある。制御信号として、リセット信号PDRST1、行選択信号ROWS1、第1スイッチ選択信号Vr,第2スイッチ選択信号Vt,列選択信号Hoを示してある。また、フォトダイオードPD1のカソード(端子点pd)の電圧がVpd、端子点aの電圧がVa,端子点bの電圧がVb、端子点cの電圧がVcである。
【0021】
1)t1時
トランジスタTr1のゲートに接続したリセット信号線8に供給されるリセット信号PDRST1がハイ(H)になり、トランジスタTr1がオンになる。これによりフォトダイオードPD1のカソード(端子点pd)の電圧Vpdは、リセットされて、トランジスタTr1のドレインに接続した基準電圧供給線15により基準電圧Vddが印加されているとすると、以下の(1)式のようになる。
Vpd=Vdd−Vtr1 (1)
ここで、Vtr1はトランジスタTr1のしきい値電圧Vthである。
その後、リセット信号PDRST1がロー(L)になり、フォトダイオードPD1に光電変換による電荷が蓄積される。
【0022】
2)t2時
第1スイッチ選択信号線21に供給される第1スイッチ選択信号Vr及び第2スイッチ選択信号線23に供給される第2スイッチ選択信号Vtをハイ(H)にする(第1スイッチ選択信号Vrバー及び第2スイッチ選択信号Vtバーはロー(L)になる。)。他の制御信号はローのままである。トランジスタTr4及びTr5、トランジスタTr6及びTr7がオンとなり、端子点bの電圧Vb及び端子点cの電圧Vcは基準電圧Vrefとなり、容量C4には以下の(2)式で示される電荷が蓄積される。
Q4=C4×Vref (2)
ここで、Q4は電荷を、C4は容量C4の容量を示す。
【0023】
3)t3時
第1スイッチ選択信号Vr及び第2スイッチ選択信号Vtがローになり、トランジスタTr3のゲートに接続する行選択信号線9に供給される行選択信号ROWS1がハイになる。
トランジスタTr3がオンになり、トランジスタTr2に定電流負荷I1が接続されたことになり、ソースフォロワとして動作する。
【0024】
4)t4時
第1スイッチ選択信号Vrを再びハイにして(第1スイッチ選択信号Vrバーはロー)、トランジスタTr4及びTr5を再度オン状態にして、容量C3の両端にフォトダイオードPD1からの信号と基準電圧Vrefを印加して充電する。この時、端子点aの電圧Vaおよび端子点bの電圧Vbは以下の(3)式及び(4)式のようになる。
Va=Vsig−Vtr2−Von3 (3)
ここで、VsigはフォトダイオードPD1において光により発生した電圧を、Vtr2はトランジスタTr2のしきい値電圧Vth(Id=I1)を、Von3はトランジスタTr3のオン電圧(ドレイン−ソース間電圧)をそれぞれ示す。
【0025】
Vb=Vref (4)
よって容量C3(容量C3の容量をC3とする)に充電される電荷Q3は以下の(5)式のようになる。
【0026】
5)t5時
リセット信号PDRST1をハイにしてトランジスタTr1をオンにし、フォトダイオードPD1のカソード電圧(Vpd)をリセットする。端子点aの電圧Vaは以下の(6)式のようになる。
Va=Vdd−Vtr1−Vtr2−Von3 (6)
また、容量C3の電荷Q3は変化しないから、端子点bの電圧Vbは、(5)及び(6)式より、以下の(7)式のようになる。
【0027】
同時に,第2スイッチ選択信号Vtがハイ(Vtバーはロー)となるので、トランジスタTr6及びTr7がオンとなり、(6)式の電圧を容量C4に容量配分により転送し、保持する。
【0028】
予め、容量C4に充電されている電荷Q4は、以下の(8)式((2)式と同じ)で示される。
Q4=C4×Vref (8)
トランジスタTr6とTr7がオンした後に、電荷が移動して、最終的に容量C3の電荷がQ3’、容量C4の電荷がQ4’になったとすると、以下の(9)式の関係が成立する。
Q3+Q4=Q3’+Q4’ (9)
【0029】
(5)式、(6)式、(8)式、(9)式より、電荷配分後の端子点bの電圧Vbが以下の(10)式で表されるVb’となる。
【0030】
この(10)式、(6)式、(7)式より、
これより、
ここで,Vb’は(12)式に示すように、フォトダイオードPD1のカソードのリセット電圧と信号電圧との差を、容量C3及び容量C4の容量で分圧した値と基準電圧Vrefで決まる値となる。トランジスタTr2のしきい値電圧VthやトランジスタTr3のオン電圧が除去され、これらによるバラツキ変動は抑圧される。
【0031】
6)t6時
リセット信号PDRST1及び第2スイッチ選択信号Vtがロー(Vtバーはハイ)になリ、端子点cの電圧値はVb’で、容量C4に保持される。
7)t7時
列選択信号線12に供給される列選択信号Hoをハイにして(列選択信号Hoバーはローになる)、トランジスタTr8及びトランジスタTr9をオンにして、容量C4に保持された電圧Vb’を信号出力線11に出力し、バッファアンプA2を通して、出力端子25から出力する。
これを、順次各行、各列の画素に対して行って、画像信号を得る。
【0032】
【特許文献1】
特開2002−64751号公報(第3−4頁、第7−8図)
【0033】
【発明が解決しようとする課題】
ところで、バッファアンプA2とトランジスタTr8のソース及びトランジスタTr9のドレイン間(端子点dがある)には寄生容量C5がある。この寄生容量C5は、通常は、各カラムの出力スイッチ(トランジスタTr8及びTr9の画素数分)の接合容量と配線容量とからなり、容量C4に比べて無視できない値である為、出力信号Vout1は容量C4と寄生容量C5で分圧されて、以下の(13)式のようになる。
【0034】
ここで、Vout1は出力バッファA2の入力信号であり、Vref2は出力バッファA2の入力部のリセット電圧であり、各カラムからの信号出力を読み出す度にリセットされる。
【0035】
このように、従来の画素3、CDS回路6及びバッファアンプA2の構成により、画素3からの出力を取り出す際には、容量C4と画素3のカラムに生じる寄生容量C5間のスイッチS3による信号伝達で、出力信号レベルが、電荷の分配により減少してしまうという問題があった。
そこで、本発明は、上記問題を解決して、高い利得で画素からの出力信号を取り出すCMOSイメージセンサを提供することを目的とするものである。
【0036】
【課題を解決するための手段】
上記目的を達成するための手段として、第1の発明は、互いに直交する複数の行選択線9と複数の信号線13との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3と、前記複数の行選択線9に行選択信号ROWS1を供給する垂直選択回路4と、前記行選択信号ROWS1によって選択された前記画素3から出力された前記複数の信号線13に供給されている前記信号電圧のノイズを除去して、一旦蓄積する複数のCDS回路6と、前記複数のCDS回路6から前記ノイズ除去された信号電圧を順次出力させる列選択信号Hoを出力する水平シフトレジスタ16と、前記CDS回路6から出力される前記ノイズ除去された信号電圧を出力する電圧増幅アンプA2とを備えたCMOSイメージセンサにおいて、
前記電圧増幅アンプA2に代えて、前記ノイズ除去された信号電圧を電流に変換して出力する電流電圧アンプA1にしたことを特徴とするCMOSイメージセンサである。
また、第2の発明は、互いに直交する複数の行選択線9Aと複数の信号線13Aとの交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3Aと、前記複数の行選択線9Aに行選択信号ROWS1Aを供給する垂直選択回路4と、前記行選択信号ROWS1Aによって選択されて、前記複数の信号線13Aを介して供給される前記画素3Aから出力された前記信号電圧のノイズを除去する複数のCDS回路6Aと、前記複数のCDS回路6Aから前記ノイズ除去された信号電圧を順次出力させる列選択信号HoAを出力する水平シフトレジスタ16と、前記CDS回路6Aから出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプA1Aとを備えたCMOSイメージセンサにおいて、前記画素3Aは、前記信号電圧を保持するCCDを有していることを特徴とするCMOSイメージセンサである。
【0037】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。なお、説明の簡略のため、従来例における構成と同一の構成については、同一の参照符号を付し、その説明を省略する。
【0038】
<第1実施例>
図1は、本発明のCMOSイメージセンサの第1実施例における画素とCDS回路の構成図である。
図2は、本発明のCMOSイメージセンサの第1実施例におけるCDS回路の動作を説明するためのタイミング図である。
【0039】
第1実施例のCMOSイメージセンサ10は、互いに直交する複数の行選択線9と複数の信号線13との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3と、前記複数の行選択線9に行選択信号ROWS1を供給する垂直選択回路4と、前記行選択信号ROWS1によって選択されて、前記複数の信号線13を介して供給される前記画素3から出力された前記信号電圧のノイズを除去して、一旦蓄積する複数のCDS回路6と、前記複数のCDS回路6から前記ノイズ除去された信号電圧を順次出力させる列選択信号Hoを出力する水平シフトレジスタ16と、前記CDS回路6から出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプA2とを備えたCMOSイメージセンサにおいて、前記電圧増幅アンプA2に代えて、前記ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプA1にしたことを特徴とするCMOSイメージセンサである。
【0040】
図1に示すように、第1実施例のCMOSイメージセンサ10は、従来例のCMOSイメージセンサ1において、バッファアンプA2及びバッファアンプA2の入力電圧をリセットするトランジスタTr10に代えて、電流電圧アンプA1を用いた以外は、従来例のCMOSイメージセンサ1と同様に構成したものである。
【0041】
電流電圧アンプA1の−差動(反転)入力端子は、端子点dを有する信号出力線11の信号出力端子7に接続されており、反転入力端子と電流電圧アンプA1の出力端子間には抵抗R1が接続されている。電流電圧アンプA1の+差動(正転)入力端子には、これに接続する基準電圧供給線27より基準電圧Vref3が供給されている。
端子点dには,上述のように寄生容量C5が生じている。
【0042】
画素3及びCDS回路6の構成,動作は上述したとおりであるので、t5時以降について説明する。
t5時には、トランジスタTr6及びTr7がオンしているので、最終的な端子点b及び端子点cの電圧Vb’は、上述のように(12)式で表される。
従って、容量C4に蓄積される電荷量Q4’は、以下の(14)式となる。
【0043】
t6時には、リセット信号PDRST1及び第2スイッチ選択信号Vtがロー(Vtバーはハイ)になリ、容量C4には電荷Q4’が保持される。
次に、t7時において、列選択信号線12により供給される列選択信号Hoがハイになり、列選択信号線12’により供給される列選択信号Hoバー(列選択信号Hoの反転信号である)がローになり、トランジスタTr8及びトランジスタTr9がオンになり、容量C4に蓄積された電荷Q4’が読み出される。
【0044】
ここで、t0時間内で全ての電荷を読み出すとすると、
Q4’=i(t)×t0 (15)
となる。ここで、i(t)は読出し時に容量C4に流れる電流である。
電流電圧アンプA1からの出力vo(t)は、
となる。
このように、寄生容量C5により信号が減少することなく、画素からの信号の全てを読み出すことが出来る。
【0045】
次に、電流電圧アンプの例を示す。
図3は、本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第1の電流電圧変換アンプを示すブロック図である。
図3に示す電流電圧アンプ30は、図6に示した電流電圧アンプA1と同様である。入力端子Vin1(反転入力端子)の入力端子31と出力端子32間には抵抗R1が接続されており、入力端子Vin2(正転入力端子)の入力端子33には、基準電圧Vref3が印加されている。
【0046】
図5は、第1の電流電圧変換アンプの一例を示す構成図である。
同図に示す第1の電流電圧アンプ30は、8個のトランジスタから構成される。
トランジスタTr11のゲートが入力端子Vin1(入力端子31)になり、トランジスタTr12のゲートが入力端子Vin2(入力端子33:基準電圧Vref3が印加される)になり、トランジスタTr15のドレインとトランジスタTr17のドレインの接続点が出力端子32となる。
【0047】
トランジスタTr13、トランジスタTr14及びトランジスタTr15の各ソースには基準電圧VDDが印加されている。トランジスタTr13のゲート、トランジスタTr14のゲート及びトランジスタTr13のドレインはトランジスタTr11のドレインに接続されている。トランジスタTr11のソースは、トランジスタTr16のドレイン及びトランジスタTr12のソースに接続されている。トランジスタTr14のドレイン及びトランジスタTr15のゲートはトランジスタTr12のドレインに接続されている。トランジスタTr16、トランジスタTr17及びトランジスタTr18の各ゲートはトランジスタTr18のドレインに接続されている。トランジスタTr16のソース、トランジスタTr17及びトランジスタTr18の各ソースは接地されている。入力端子31と出力端子32との間には抵抗R1が 接続されており、トランジスタTr18のドレインには抵抗R2を介して基準電圧VDDが印加されている。
動作については、電流電圧アンプA1と同様であるので省略する。
【0048】
図4は、本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第2の電流電圧変換アンプを示すブロック図である。
図4に示す電流電圧アンプ30Aは入力端子31Aと出力端子32Aを有する。入力端子31Aと出力端子32A間に抵抗R1Aを接続してある。上述の電流電圧アンプ30において、印加した基準電圧Vref3は入力部のトランジスタのしきい値電圧Vthである。
【0049】
図6は、第2の電流電圧変換アンプの一例を示す構成図である。
同図に示す第2の電流電圧アンプ30Aは、6個のトランジスタと1個のダイオードより構成される。
トランジスタ21のゲートが入力端子Vin1(入力端子31A)となり、ダイオードD2のカソードが出力端子32Aとなる。
【0050】
トランジスタTr22のソース、トランジスタTr23のドレイン及びトランジスタ24のソースには、基準電圧VDDが印加されている。トランジスタTr22のドレイン及びトランジスタTr23のゲートはトランジスタTr21のドレインに接続されている。トランジスタTr23のソースはダイオードD2のアノードに接続され、ダイオードD2のカソードはトランジスタTr25のドレイン及び出力端子32Aに接続している。トランジスタTr22のゲート、トランジスタTr24のゲート及びトランジスタTr24のドレインは、抵抗R2Aの一端に接続されている。抵抗R2Aの他端は、トランジスタTr25のゲート、トランジスタTr26のゲート及びトランジスタTr26のドレインに接続している。トランジスタTr21のソース、トランジスタTr25のソース及びトランジスタTr26のソースは接地されている。
【0051】
トランジスタTr21のしきい値電圧Vthが基準電圧Vref3になる。
入力端子31Aと出力端子32A間に抵抗R1Aが接続されている。
この電流電圧アンプ30Aの動作は、電流電圧アンプ30と同様である。
本第1実施例のCMOSイメージセンサにおいては、上述したような電流電圧アンプを用いて、CDS動作後の信号電圧を電流出力として読み出すので、配線等から生じる寄生容量により信号電圧が減少することなく、画素からの信号電圧の全てを読み出すことが出来る。
【0052】
<第2実施例>
図7は、本発明のCMOSイメージセンサの第2実施例における画素とCDS回路の構成図である。
図8は、本発明のCMOSイメージセンサの第2実施例におけるCDS回路の動作を説明するためのタイミング図である。
【0053】
第2実施例のCMOSイメージセンサ10Aは、互いに直交する複数の行選択線9Aと複数の信号線13Aとの交差部に配置され、入射する画像光を信号電圧に変換する複数の画素3Aと、前記複数の行選択線9Aに行選択信号ROWS1Aを供給する垂直選択回路4と、前記行選択信号ROWS1Aによって選択されて、前記複数の信号線13Aを介して供給される前記画素3Aから出力された前記信号電圧のノイズを除去する複数のCDS回路6Aと、前記複数のCDS回路6Aから前記ノイズ除去された信号電圧を順次出力させる列選択信号HoAを出力する水平シフトレジスタ16と、前記CDS回路6Aから出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプA1Aとを備えたCMOSイメージセンサにおいて、前記画素3Aは、前記信号電圧を保持するCCDを有していることを特徴とするCMOSイメージセンサである。
【0054】
本第2実施例のCMOSイメージセンサ10Aは、従来例のCMOSイメージセンサ1のように、マトリクス状に配置された画素3Aからなる画素部(図示しない)と、これに接続する垂直選択回路(図示しない)及び水平選択回路(図示しない)よりなる。
図7に示すように、第2実施例のCMOSイメージセンサ10Aにおける画素3Aは、フォトダイオードPD1A、リセット用トランジスタTr1A、CCD40、リセット用トランジスタTr2A、トランジスタ(ソースフォロワ)Tr3A及び行選択用トランジスタTr4Aより構成されている。
【0055】
フォトダイオードPD1AのP側(アノード)は接地されており、フォトダイオードPD1のN側(カソード)(端子点pdAが設けられている)は、リセット用トランジスタTr1Aのソース及びCCD40の入力端子INに接続されている。リセット用トランジスタTr1Aのドレインは、基準電圧供給線15A、リセット用トランジスタTr2Aのドレイン及びトランジスタTr3Aのドレインに接続されている。
基準電圧供給線15Aは、図示しない基準電圧電源に接続されており、所定の基準電圧Vddが供給されている。
【0056】
リセット用トランジスタTr1Aのゲートは、リセット信号PDRST1Aが供給されるリセット信号線8Aに接続されている。
リセット用トランジスタTr2Aのゲートは、リセット信号RSTAの供給されるリセット信号線14Aに接続されている。リセット用トランジスタTr2AのソースはCCD40の出力端子OUT及びトランジスタTr3Aのゲートに接続されている。
【0057】
トランジスタTr3Aのソースは行選択用トランジスタTr4Aのドレインに接続されている。行選択用トランジスタTr4Aのソースは信号線13Aに接続されている。行選択用トランジスタTr4Aのゲートは行選択信号ROWS1Aが供給される行選択信号線9Aに接続されている。
CCD40には、第1ゲート41、第2ゲート42及び第3ゲート43がある。第1ゲートに印加されるゲート信号G1がハイの時電荷が入力端子INよりCCD40内に転送され、ゲート信号G1及び第3ゲートに印加されるゲート信号G3がローで且つ第2ゲートに印加されるゲート信号G2がハイの時CCD40内に電荷が保持蓄積され、ゲート信号G3がハイの時CCD40内の電荷が出力端子OUTより出力される。
【0058】
リセット信号PDRST1Aは、垂直選択回路から出力され、1フィールド(又は1フレーム)に一度、短期間のハイ(H)電圧となる。これにより、リセット用トランジスタTr1Aをオン状態にして、フォトダイオードPD1Aのカソードを基準電圧Vddに近い値にして、光により生じた電荷をリセットする。
リセット用トランジスタTr2Aは、CCD40の出力端子OUTの電圧をリセットする。
また行選択信号ROWS1Aは垂直選択回路から出力され、水平方向の画素3Aの行を選択する行選択用トランジスタTr4Aを駆動する。1水平期間に1行を選択する。行選択用トランジスタTr4Aのソースは、行選択用トランジスタTr4Aがオン状態の時、トランジスタTr3Aの出力を信号線13Aに出力する。
【0059】
第2実施例における画素3Aでは、フォトダイオードPD1Aに光電変換によって生じた電荷は、CCD40に蓄積された後、ソースフォロワとなるトランジスタTr3Aにより、低インピーダンスの電圧出力となり行選択用トランジスタTr4Aで選択され、信号線13Aを通して水平選択回路に入る。水平選択回路には、CDS回路6A及び水平シフトレジスタ(図示しない)等があり、ここでノイズの抑圧と順次カラムの選択が行われ、最終的に信号出力線26Aを通して信号出力端子25Aから出力信号として出力される。
画素3Aには、信号蓄積用のCCD40を設けてある(これにより、電子シャッターを実現できる)ので、CDS回路6Aには信号蓄積用の容量を必要としない。
【0060】
次に、CDS回路6Aの構成を説明する。
CDS回路6Aは、容量C3A、スイッチS1A、バッファアンプA1A及びスイッチS2Aを有する。
信号線13Aには端子点aAがあり、これに低電流負荷I1Aの一端が接続され、低電流負荷I1Aの他端は接地されている。
信号線13Aは容量C3Aの一端に接続されている。容量C3Aの他端は端子点bAを介してバッファアンプA1Aの入力に接続している。
【0061】
スイッチS1AはNMOSトランジスタTr5A及びPMOSトランジスタTr6Aより構成される(CMOS構成となっている)。トランジスタTr5Aのドレイン及びトランジスタTr6Aのソースには、基準電圧Vrefの供給される基準電圧供給線22Aが接続されている。トランジスタTr5Aのソース及びトランジスタTr6Aのドレインは端子点bAに接続している。トランジスタTr5Aのゲートはスイッチ選択信号VrAが供給されるスイッチ選択信号線21Aに接続され、トランジスタTr6Aのゲートはスイッチ選択信号VrAバーが供給されるスイッチ選択信号線21’Aに接続されている。スイッチ選択信号VrAバーはスイッチ選択信号VrAの反転信号である。
【0062】
スイッチS2Aを構成するNMOSトランジスタTr7Aのドレイン及びPMOSトランジスタTr8AのソースはバッファアンプA1Aの出力端子に接続されている。トランジスタTr7AのソースとトランジスタTr8Aのドレインは出力端子25Aを有する信号出力線26Aに接続されている。出力端子25Aは端子点cAを兼ねる。トランジスタTr7Aのゲートは列選択信号HoAが供給される列選択信号線12Aに接続され、トランジスタTr8Aのゲートは列選択信号HoAバーが供給される列選択信号線12’Aに接続されている。列選択信号HoAバーは列選択信号HoAの反転信号である。
ここで、端子点cAとアースとの間には、寄生容量C4Aが生じる。これは、各CDS回路6Aを構成する各トランジスタTr7Aのソース及び各トランジスタTr8Aのドレインが共通に接続されているために、配線に発生する、配線容量によるものである。
【0063】
次に、図8を参照して、本実施例のCMOSイメージセンサ10における各画素3A及びCDS回路6Aの動作について、説明する。
図8において、横軸は時間を示し、上から順に記号で示した各信号の波形を表してある。制御信号として、リセット信号PDRST1A、ゲート信号G1、ゲート信号G2、ゲート信号G3、行選択信号ROWS1A、第1スイッチ選択信号VrA、列選択信号Ho、リセット信号RSTAを示してある。また、フォトダイオードPD1Aのカソード(端子点pdA)の電圧がVpdA、端子点aAの電圧がVaA,端子点bAの電圧がVbA、端子点cAの電圧がVcAである。
【0064】
1)t0A時
ゲート信号G1及びゲート信号G2がハイになり、その後、ゲート信号G1がローになり、フォトダイオードPD1Aに蓄積されていた電荷がCCD40に転送されて保持される。
2)t1A時
リセット信号PDRST1Aがハイになり、リセット用トランジスタTr1Aがオンになる。これによりフォトダイオードPD1Aのカソード(端子点pdA)には、リセット用トランジスタTr1Aのドレインに基準電圧供給線15Aより基準電圧Vddが印加されているので、以下の電圧が印加されリセットされる。
VpdA=Vdd−Vtr1A (14)
ここで、Vtr1Aはリセット用トランジスタのしきい値電圧Vthである。
【0065】
3)t2A時
行選択供給線9Aに供給される行選択信号ROWS1Aをハイにして行選択用トランジスタTr4Aをオンにする。リセット信号線14Aに供給されるリセット信号RSTAをハイにしてリセット用トランジスタをオンにする。スイッチ選択信号線21Aに供給されるスイッチ選択信号VrAをハイにして、トランジスタTr5Aをオンにし、スイッチ選択信号線21’Aに供給されるスイッチ選択信号VrAバーをローにしてトランジスタTr6Aをオンにする。
【0066】
リセット用トランジスタTr2Aのドレインには、基準電圧Vddが印加されており、トランジスタTr5Aのドレイン及びトランジスタTr6Aのソースには基準電圧供給線22Aより供給される基準電圧Vrefが印加されているので、容量C3Aには、(15)式に示す電荷Q3Aが蓄積される。
ここで、VbAは端子点bAの電圧、VaAは端子点aAの電圧、VRはリセット用トランジスタTr2AによりリセットされたCCD40の出力電圧、Vtr3AはトランジスタTr3Aのしきい値電圧Vth、Von4Aは行選択用トランジスタTr4Aのオン電圧(ドレイン−ソース間電圧)をそれぞれ示す。
【0067】
4)t3A時
リセット信号RSTAがローになりリセット用トランジスタTr2Aがオフする。スイッチ選択信号VrAがローになりトランジスタTr5Aがオフし、スイッチ選択信号VrAバーがハイになりトランジスタTr6Aがオフする。
電荷Q3Aが容量C3Aにほじされる。
【0068】
5)t4A時
ゲート信号G2がローになり、ゲート信号G3がハイになり、CCD40内に保持されていた、フォトダイオードPD1Aで蓄積した電荷をトランジスタTr3Aのゲートに転送する。このときのトランジスタTr3Aのゲート信号電圧をVsigAとする。このときの端子点aAの電圧をVaA’とすると、
VaA’=VsigA−Vtr3A−Von4A (16)
となる。従って、これに応じる端子点bAの電圧をVbA’とすると、
VbA’−VaA’=VbA−VaAであるから、
となり、CDS動作を行ったことになる。
【0069】
6)t5A時
フォトダイオードPD1Aに蓄積されていた光信号を保持するために、ゲート信号G1及びゲート信号G2をハイにして、CCD40に転送して蓄積し、その後フォトダイオードPD1Aのカソード電位をリセットする(t6A時)動作を繰り返す。
ここで、t4A時に、CDS動作により得た信号はCCD40の出力に出力電圧が保持されている限り、端子点bAに保持される。各トランジスタのゲートや接合におけるリーク電流は非常に小さい。
【0070】
7)t8A時
後は、水平信号読み出しタイミングに合わせて、列選択信号HoAをハイにしてトランジスタTr7Aをオンし、列選択信号HoAバーをローにしてトランジスタTr8Aをオンにし、信号をバッファアンプA1Aを通して読み出すことになる。
端子点cAに出力される信号電圧VcAは、
VcA=VsigA−VR+Vref (18)
となる。
この結果、端子点cAには寄生容量C4Aがあるが、この影響を受けず、信号レベルの減少があまりない。又、従来例のCDS回路に比較して、スイッチの数を低減できて、回路数及び回路面積を削減できる。
【0071】
次に、本第2実施例におけるスイッチを含むアンプの別例を示す。
図9は、本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第1の別例を示す構成図である。
同図に示すように、画素3Aの列毎に、トランジスタTr31及びトランジスタTr32より構成されるスイッチを含むアンプが、図12に示す端子点bAと端子点cAの間に配置される。
【0072】
トランジスタTr31のゲートに、信号電圧VbAの印加された端子点bAが接続している。トランジスタのTr31のドレインは基準電圧Vddの印加された基準電圧線51が接続している。トランジスタTr31のソースはスイッチとなるトランジスタTr32のドレインに接続している。トランジスタTr32のゲートは、列選択信号HoAの印加されている列選択信号線12Aに、トランジスタTr32のソースは出力信号が出力される端子点cAに、それぞれ接続されている。端子点cAには、低電流負荷I2の一端が接続され、低電流負荷の他端は接地されている。
列選択信号HoAがハイで、トランジスタTr32がオンし、信号電圧VbAが端子点cAに出力される。
【0073】
図10は、本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第2の別例を示す構成図である。
同図に示すように、画素3Aの列毎にトランジスタTr41とトランジスタTr42が配置される。
トランジスタTr41のゲートに、信号電圧VbAの印加された端子点bAが接続している。トランジスタのTr41のソースには、基準電圧Vddが印加される低電流負荷I3に接続する基準電圧線52が接続している。トランジスタTr41のドレインはスイッチとなるトランジスタTr42のソースに接続している。トランジスタTr42のゲートは、列選択信号HoAの印加されている列選択信号線12Aに接続されている。
【0074】
全画素列に対して、トランジスタTr43、トランジスタTr44及びトランジスタTr45が配置される。
トランジスタTr45のソースに基準電圧線52が接続し、トランジスタTr45のゲート及びドレインは、端子点cA及びトランジスタTr44のソースに接続している。トランジスタTr42のドレインはトランジスタTr43のゲート、ソース及びトランジスタTr44のゲートに接続している。トランジスタTr43のドレイン及びトランジスタTr44のドレインは接地されている。
信号電圧VbAは、選択信号HoAがハイのとき端子点cAに取り出される。本第2実施例のCMOSイメージセンサにおいては、画素内に光電変換で生成する電荷を一時的に蓄積するCCDを設けてあるので、CDS回路内に信号電圧蓄積用の容量を必要とせず、上述のようなスイッチを含むアンプでCDS回路を構成するので、回路面積を削減できると共に信号電圧の減少も抑制できる。
【0075】
【発明の効果】
以上説明したように、本発明のCMOSイメージセンサは、請求項1記載によれば、電圧増幅アンプに代えて、ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプにしたことにより、高い利得で画素からの出力信号を取り出すCMOSイメージセンサを提供できるという効果がある。
また、本発明のCMOSイメージセンサは、請求項2記載によれば、画素は、信号電圧を保持するCCDを有していることにより、CDS回路における信号電圧蓄積用の容量を不要として、回路面積を削減できて、しかも、高い利得で画素からの出力信号を取り出すことのできるCMOSイメージセンサを提供できるという効果がある。
【図面の簡単な説明】
【図1】本発明のCMOSイメージセンサの第1実施例における画素とCDS回路の構成図である。
【図2】本発明のCMOSイメージセンサの第1実施例におけるCDS回路の動作を説明するためのタイミング図である。
【図3】本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第1の電流電圧変換アンプを示すブロック図である。
【図4】本発明のCMOSイメージセンサの第1実施例におけるCDS回路を構成する第2の電流電圧変換アンプを示すブロック図である。
【図5】第1の電流電圧変換アンプの一例を示す構成図である。
【図6】第2の電流電圧変換アンプの一例を示す構成図である。
【図7】本発明のCMOSイメージセンサの第2実施例における画素とCDS回路の構成図である。
【図8】本発明のCMOSイメージセンサの第2実施例におけるCDS回路の動作を説明するためのタイミング図である。
【図9】本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第1の別例を示す構成図である。
【図10】本発明のCMOSイメージセンサの第2実施例におけるCDS回路を構成するスイッチを含むアンプの第2の別例を示す構成図である。
【図11】従来例のCMOSイメージセンサの基本構成図である。
【図12】従来例のCMOSイメージセンサにおける画素の構成図である。
【図13】従来例のCDS回路を含むCMOSイメージセンサの構成図である。
【図14】従来例のCMOSイメージセンサにおける画素とCDS回路の構成図である。
【図15】従来例のCMOSイメージセンサにおけるCDS回路の動作を説明するための第1のタイミング図である。
【符号の説明】
1…CMOSイメージセンサ、2…画素部、3…画素、3A…画素、4…垂直選択回路、5…水平選択回路、6,6A…CDS回路、7…信号出力端子、8…リセット信号線、9…行選択信号線、10,10A…CMOSイメージセンサ、11…信号出力線、12,12’…列選択信号線、13…信号線、14…リセット信号線、15…基準電圧供給線、16…水平シフトレジスタ、17…基準電圧供給線、18…リセット信号線、21,21’…第1スイッチ選択信号線、22…基準電圧供給線、23,23’…第2スイッチ選択信号線、25…信号出力端子、27…基準電圧供給線、29…出力端子、30,30A…電流電圧変換アンプ、31…入力端子、32…出力端子、33…入力端子、40…CCD、51…基準電圧線、52…基準電圧線。
Claims (2)
- 互いに直交する複数の行選択線と複数の信号線との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素と、
前記複数の行選択線に行選択信号を供給する垂直選択回路と、
前記行選択信号によって選択されて、前記複数の信号線を介して供給される前記画素から出力された前記信号電圧のノイズを除去して、一旦蓄積する複数のCDS回路と、
前記複数のCDS回路から前記ノイズ除去された信号電圧を順次出力させる列選択信号を出力する水平シフトレジスタと、
前記CDS回路から出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプとを備えたCMOSイメージセンサにおいて、
前記電圧増幅アンプに代えて、前記ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプにしたことを特徴とするCMOSイメージセンサ。 - 互いに直交する複数の行選択線と複数の信号線との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素と、
前記複数の行選択線に行選択信号を供給する垂直選択回路と、
前記行選択信号によって選択されて、前記複数の信号線を介して供給される前記画素から出力された前記信号電圧のノイズを除去する複数のCDS回路と、
前記複数のCDS回路から前記ノイズ除去された信号電圧を順次出力させる列選択信号を出力する水平シフトレジスタと、
前記CDS回路から出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプとを備えたCMOSイメージセンサにおいて、
前記画素は、前記信号電圧を保持するCCDを有していることを特徴とするCMOSイメージセンサ。
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KR100719370B1 (ko) | 2005-08-03 | 2007-05-17 | 삼성전자주식회사 | 아날로그-디지털 변환기 및 이를 포함하는 씨모스 이미지센서, 그리고 씨모스 이미지 센서의 동작 방법 |
JP2008148233A (ja) * | 2006-12-13 | 2008-06-26 | Hamamatsu Photonics Kk | 固体撮像装置 |
CN101783891B (zh) * | 2009-01-20 | 2013-03-13 | 索尼公司 | 成像装置、其控制方法和照相机 |
-
2002
- 2002-09-26 JP JP2002280534A patent/JP2004120316A/ja active Pending
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---|---|---|---|---|
KR100719370B1 (ko) | 2005-08-03 | 2007-05-17 | 삼성전자주식회사 | 아날로그-디지털 변환기 및 이를 포함하는 씨모스 이미지센서, 그리고 씨모스 이미지 센서의 동작 방법 |
JP2008148233A (ja) * | 2006-12-13 | 2008-06-26 | Hamamatsu Photonics Kk | 固体撮像装置 |
US8564704B2 (en) | 2006-12-13 | 2013-10-22 | Hamamatsu Photonics K.K. | Solid-state imaging device having transimpedance amplifier |
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