JP2010268111A - センシング装置および電子機器 - Google Patents
センシング装置および電子機器 Download PDFInfo
- Publication number
- JP2010268111A JP2010268111A JP2009116407A JP2009116407A JP2010268111A JP 2010268111 A JP2010268111 A JP 2010268111A JP 2009116407 A JP2009116407 A JP 2009116407A JP 2009116407 A JP2009116407 A JP 2009116407A JP 2010268111 A JP2010268111 A JP 2010268111A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- detection
- difference
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
【課題】固定パターンノイズを低減しつつ装置規模の大型化を抑制する。
【解決手段】センシング装置10は、パネルAと制御基板Bを備える。パネルAには複数の検出回路Pが形成されている。検出回路Pは受光素子を備え、入射光量に応じた検出信号を出力する。パネルAの第1CDS回路50は検出回路Pのばらつきに伴う固定パターンノイズを除去した読出信号READを生成する。制御基板Bの第2CSD回路200は、第1CSD回路50で発生する固定パターンノイズを除去して出力信号を生成する。
【選択図】 図1
【解決手段】センシング装置10は、パネルAと制御基板Bを備える。パネルAには複数の検出回路Pが形成されている。検出回路Pは受光素子を備え、入射光量に応じた検出信号を出力する。パネルAの第1CDS回路50は検出回路Pのばらつきに伴う固定パターンノイズを除去した読出信号READを生成する。制御基板Bの第2CSD回路200は、第1CSD回路50で発生する固定パターンノイズを除去して出力信号を生成する。
【選択図】 図1
Description
本発明は、検出素子の状態に応じた信号を出力するセンシング装置および電子機器に関する。
従来、指やペンなどの物体が画面に接近したことを検出する機能を有するセンシング装置が知られている。例えば、特許文献1に開示されたセンシング装置では、複数の画素が行方向と列方向に配列されている。各画素で入射光量に応じた信号を増幅して検出信号を生成し、検出線を介して列ごとに設けたADコンバータに供給している。
また、特許文献2には、特許文献1と同様に、複数の画素が行方向と列方向に配列されており、各画素で入射光量に応じた信号を増幅して検出信号を生成している。そして、列ごとに設けられたアンプで検出信号を増幅している。
また、特許文献2には、特許文献1と同様に、複数の画素が行方向と列方向に配列されており、各画素で入射光量に応じた信号を増幅して検出信号を生成している。そして、列ごとに設けられたアンプで検出信号を増幅している。
ところで、特許文献1又は2の従来技術では、TFT(Thin Film Transistor)を用いて光センサの制御を行っている。TFTはCMOSに比べて特性のばらつきが大きいため、TFTを利用した光センサにおいては、TFTの特性のばらつきに起因した固定パターンノイズを低減することが望まれる。
しかしながら、特許文献1及び2の従来技術では、画素に含まれる増幅回路の特性を補正していないので、固定パターンノイズが発生するといった問題があった。さらに、特許文献2の従来技術では、列ごとに設けられたアンプの特性ばらつきによって、列単位の固定パターンノイズが発生するといった問題があった。
以上の事情に鑑みて、本発明は、固定パターンノイズを低減しつつ装置規模の大型化を抑制するという課題の解決を目的としている。
しかしながら、特許文献1及び2の従来技術では、画素に含まれる増幅回路の特性を補正していないので、固定パターンノイズが発生するといった問題があった。さらに、特許文献2の従来技術では、列ごとに設けられたアンプの特性ばらつきによって、列単位の固定パターンノイズが発生するといった問題があった。
以上の事情に鑑みて、本発明は、固定パターンノイズを低減しつつ装置規模の大型化を抑制するという課題の解決を目的としている。
以上の課題を解決するために、本発明に係るセンシング装置は、複数の制御線と、複数の検出線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子を有する複数の検出回路と、第1処理回路と(例えば、図1の50A)、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第2処理回路(例えば、図1の200A)を有する制御基板とを備えたセンシング装置であって、前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、センシング状態と、初期化状態とに設定可能であり、前記センシング状態において前記検出素子が検出した検出信号を前記検出回路において保持し、前記初期化状態では当該検出回路の特性に応じた基準信号を保持し、前記第1処理回路は、前記複数の検出線のうち少なくとも1つの検出線に対応して設けられるとともに、当該検出線を介して供給される前記検出信号と前記基準信号との差分を算出する複数の差分回路(例えば、図8に示すSW1、C、SW2)と、前記複数の差分回路のうち少なくとも1つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路(例えば、図8に示す51)とを備え、前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第1信号を出力する第1状態と、当該増幅回路の特性に応じた第2信号を出力する第2状態とのいずれか一方に制御可能であり、前記第2処理回路は、前記複数の増幅回路の各々について、前記第1信号と前記第2信号との差分を演算して、出力信号を生成することを特徴とする。
この発明によれば、パネルにおいて複数の検出回路のばらつきを補正することできる。これによって、検出回路単位の固定パターンノイズをキャンセルできる。また、一般に検出回路から出力される検出信号やリセット信号の信号レベルは小さいので、パネルで検出信号のばらつきを補正することによって、ノイズの影響を受けにくくでき、SN比を向上させることができる。さらに、検出回路単位の固定パターンノイズのキャンセルには、複数の増幅回路を用いるので、増幅回路間の特定のばらつきによって列方向の固定パターンノイズが発生するが、この発明によれば、第2処理回路でこれをキャンセルするので、センシングの品質が向上する。
特に、パネルの検出回路や第1処理回路の構成要素にTFTを用いる場合、TFTの特性は大きくばらつくため、仮に、第2処理回路をパネル上に形成すると、さらに第2処理回路の特性のばらつきを補正する必要が生じる場合があり得る。これに対して本発明では、第2処理回路をパネルとは分離された制御基板に配置したので、例えば、第2処理回路をシリコン基板上に形成したトランジスタを用いた集積回路で構成することにより、補正の繰り返しを回避することが可能となる。
特に、パネルの検出回路や第1処理回路の構成要素にTFTを用いる場合、TFTの特性は大きくばらつくため、仮に、第2処理回路をパネル上に形成すると、さらに第2処理回路の特性のばらつきを補正する必要が生じる場合があり得る。これに対して本発明では、第2処理回路をパネルとは分離された制御基板に配置したので、例えば、第2処理回路をシリコン基板上に形成したトランジスタを用いた集積回路で構成することにより、補正の繰り返しを回避することが可能となる。
上述したセンシング装置において、前記複数の検出回路は、前記制御線に沿った行方向と前記検出線に沿った列方向に配列され、前記第2処理回路は、前記複数の増幅回路と1対1に対応して設けられた複数の単位回路を備え、前記複数の単位回路の各々は、対応する増幅回路の前記第1信号を保持する第1保持部(例えば、図15のSH1とSH2)と、対応する増幅回路の前記第2信号を保持する第2保持部(例えば、図15のSH3)と、前記第1保持部に保持された前記第1信号と前記第2保持部に保持された前記第2信号との差分を演算する演算部(例えば、図15の230)とを備え、前記制御回路は、1行分の前記第1信号を出力するように前記第1処理回路を制御すると共に、前記1行分の前記第1信号を前記第1保持部に保持するように前記第2処理回路を制御し、1行分の前記第2信号を出力するように前記第1処理回路を制御すると共に、前記1行分の前記第2信号を前記第2保持部に保持するように前記第2処理回路を制御し、前記第1信号と前記第2信号との差分を演算して、出力信号を生成するように前記第2処理回路を制御することが好ましい。
この発明によれば、1行分の第1信号と1行分の第2信号の差分を演算する。換言すれば、差分演算の周期が1行の走査期間となる。したがって、第1信号の生成タイミングと第2信号の生成タイミングとの時間差を短くできる。このため、比較的長い周期のノイズを除去することができる。
この発明によれば、1行分の第1信号と1行分の第2信号の差分を演算する。換言すれば、差分演算の周期が1行の走査期間となる。したがって、第1信号の生成タイミングと第2信号の生成タイミングとの時間差を短くできる。このため、比較的長い周期のノイズを除去することができる。
また、上述したセンシング装置において、前記第2処理回路は、1フレーム分の前記第2信号を記憶する記憶手段と、前記第1信号と前記記憶手段から読み出した前記第2信号との差分を演算して出力信号を生成する差分回路(例えば、図19に示す250)とを備え、前記制御回路は、動作が開始した最初のフレームで前記第2信号を前記記憶手段に記憶させ、次のフレーム以降は前記差分回路で差分を演算するように、前記第2処理回路を制御することが好ましい。
この発明によれば、1水平走査周期に第1信号と第2信号の両方を読み出す必要がなく、第2信号は最初のフレームで読み出せばよいから、第1信号の読み出しに長い時間をかけることができ、第1信号の伝送レートを1/2にすることができる。この結果、第2処理回路の駆動周波数を下げて消費電力を削減することが可能となる。
この発明によれば、1水平走査周期に第1信号と第2信号の両方を読み出す必要がなく、第2信号は最初のフレームで読み出せばよいから、第1信号の読み出しに長い時間をかけることができ、第1信号の伝送レートを1/2にすることができる。この結果、第2処理回路の駆動周波数を下げて消費電力を削減することが可能となる。
また、上述したセンシング装置において、前記第2処理回路は、1行分の前記第2信号を記憶する記憶手段と、前記第1信号と前記記憶手段から読み出した前記第2信号との差分を演算して出力信号を生成する差分回路とを備え、前記制御回路は、動作の開始時に1行分の前記第2信号を前記記憶手段に記憶させ、その後は前記差分回路で差分を演算するように、前記第2処理回路を制御することが好ましい。この発明によれば、記憶手段の記憶容量を大幅に削減することができる。
次に、上述したセンシング装置において、前記第1処理回路は、開始パルスをクロック信号に従って転送して転送パルスを生成するシフトレジスタと、前記複数の増幅回路と1対1に対応して設けられ、各々が、設定信号が有効になると対応する増幅回路を前記第2状態に設定する複数の設定回路と、前記複数の設定回路と1対1に対応して設けられ、各々が、前記転送パルスと、前記転送パルスが有効となる期間の一部で有効になる制御信号(例えば、図22に示すRESETG)とに基づいて、前記転送パルスと前記制御信号とが重複する期間で有効となるように前記設定信号を生成する複数の論理回路とを備えることが好ましい。
この発明によれば、1つの検出回路からの読み出しごとに、第1信号と第2信号の読み出しが可能となる。
この発明によれば、1つの検出回路からの読み出しごとに、第1信号と第2信号の読み出しが可能となる。
さらに、前記第1処理回路は、前記転送パルスの各々が有効となる期間において、前記第1信号と前記第2信号とが配置された信号を前記第2処理回路へ供給し、前記第2処理回路は、前記転送パルスの各々が有効となる期間ごとに、前記第1信号と前記第2信号との差分を演算して、出力信号を生成する、ことが好ましい。この場合には、第1信号と第2信号との間の時間が短いので、短い周期のノイズも除去することができる。また、第2処理回路の構成を大幅に簡素化することができる。
また、本発明に係る他のセンシング装置は、複数の制御線と、複数の検出線と、所定電位が供給された電源線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子と前記検出素子にゲートが接続されたトランジスタを有する複数の検出回路と、第1処理回路と、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第2処理回路を有する制御基板とを備え、前記検出回路は、前記トランジスタのゲート電位に応じた信号を対応する検出線に出力するセンシング装置であって、前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、初期化状態と、センシング状態と、に設定可能であり、前記初期化状態では、前記トランジスタのゲートが前記電源線と電気的に接続されており、前記センシング状態では、前記トランジスタのゲートを前記電源線と電気的に切り離し、前記第1処理回路は、前記複数の検出線のうち少なくとも1つの検出線に対応して設けられるとともに、前記初期化状態における信号と前記センシング状態における信号との差分を算出する複数の差分回路と、前記複数の差分回路のうち少なくとも1つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路とを備え、 前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第1信号を出力する第1状態と、当該増幅回路の特性に応じた第2信号を出力する第2状態とのいずれか一方に制御可能であり、前記第2処理回路は、前記複数の増幅回路の各々について、前記第1信号と前記第2信号との差分を演算して、出力信号を生成する、ことを特徴とする。
この発明によれば、パネルにおいて複数の検出回路のばらつきを補正することできる。これによって、検出回路単位の固定パターンノイズをキャンセルできる。また、一般に検出回路から出力される検出信号やリセット信号の信号レベルは小さいので、パネルで検出信号のばらつきを補正することによって、ノイズの影響を受けにくくでき、SN比を向上させることができる。さらに、検出回路単位の固定パターンノイズのキャンセルには、複数の増幅回路を用いるので、増幅回路間の特定のばらつきによって列方向の固定パターンノイズが発生するが、この発明によれば、第2処理回路でこれをキャンセルするので、センシングの品質が向上する。
この発明によれば、パネルにおいて複数の検出回路のばらつきを補正することできる。これによって、検出回路単位の固定パターンノイズをキャンセルできる。また、一般に検出回路から出力される検出信号やリセット信号の信号レベルは小さいので、パネルで検出信号のばらつきを補正することによって、ノイズの影響を受けにくくでき、SN比を向上させることができる。さらに、検出回路単位の固定パターンノイズのキャンセルには、複数の増幅回路を用いるので、増幅回路間の特定のばらつきによって列方向の固定パターンノイズが発生するが、この発明によれば、第2処理回路でこれをキャンセルするので、センシングの品質が向上する。
本発明に係るセンシング装置は、各種の電子機器に利用することができる。この種の機器としては、指紋センサ、静脈センサ、タッチパネル、コンタクトイメージセンサなどがある。
<A:第1実施形態>
図1は、本発明の第1実施形態に係るセンシング装置10の構成を示すブロック図である。図1に示すように、センシング装置10は、パネルAと制御基板Bとを備える。パネルAには、検出領域100と、駆動回路20と、第1CDS回路50Aとが形成されている。
検出領域100には、X方向に延在するm本の制御線70と、X方向に直交するY方向に延在するn本の検出線80とが設けられる(mおよびnは2以上の自然数)。各検出回路Pは、制御線70と検出線80との交差に対応する位置に配置される。したがって、これらの検出回路Pは縦m行×横n列のマトリクス状に配列する。
図1は、本発明の第1実施形態に係るセンシング装置10の構成を示すブロック図である。図1に示すように、センシング装置10は、パネルAと制御基板Bとを備える。パネルAには、検出領域100と、駆動回路20と、第1CDS回路50Aとが形成されている。
検出領域100には、X方向に延在するm本の制御線70と、X方向に直交するY方向に延在するn本の検出線80とが設けられる(mおよびnは2以上の自然数)。各検出回路Pは、制御線70と検出線80との交差に対応する位置に配置される。したがって、これらの検出回路Pは縦m行×横n列のマトリクス状に配列する。
図1に示す駆動回路20は、制御回路400から供給される1フレーム周期の信号に基づいて、各検出回路Pを駆動するためのリセット信号RESおよび選択信号SELを各制御線70に順次出力する。図2に示すように、制御線70は、各々がX方向に延在するリセット線72と選択線74とからなる。第i行(1≦i≦m)の制御線70のリセット線72にはリセット信号RES[i]が供給され、第i行の制御線70の選択線74には選択信号SEL[i]が供給されるという具合である。
図2は、検出回路Pの詳細な構成を示す回路図である。図2においては、第i行に属するひとつの検出回路Pが示されている。検出回路Pは、Nチャネル型のリセットトランジスタ61と、Nチャネル型の増幅トランジスタ62と、Nチャネル型の選択トランジスタ63と、受光量に応じた大きさの受光信号を出力する受光素子(例えばフォトダイオード)Qとを備える。受光素子Qの陽極は固定電位に接続されている。なお、この例では、センシングの対象が光であるため、受光素子Qを用いるが、センシングの対象に応じた検出素子を用いてもよいことは勿論である。
図2に示すように、リセットトランジスタ61は、電源電位VELが供給される電源線90と増幅トランジスタ62のゲートとの間に介在する。リセットトランジスタ61のゲートはリセット線72に接続される。増幅トランジスタ62は、電源線90と選択トランジスタ63との間に介在する。増幅トランジスタ62のゲートには受光素子Qの陰極が接続される。図2に示すように、選択トランジスタ63は、増幅トランジスタ62と検出線80との間に介在する。選択トランジスタ63のゲートは選択線74に接続される。
次に、検出回路Pの動作について説明する。ここでは、図3〜図7を参照しながら、第i行目の検出回路Pにおいて繰り返し実行される一連の動作を、リセット期間T1、露光期間T2、データ読出期間T3、リセット読出期間T4、及びオフ期間T5に分けて説明する。
まず、図3に示すように、リセット期間T1において、リセット信号RES[i]はハイレベルに設定され、リセットトランジスタ61はオン状態になる。これにより、図3に示すように、増幅トランジスタ62のゲートの電位VAは電源電位VELに設定(リセット)される。
まず、図3に示すように、リセット期間T1において、リセット信号RES[i]はハイレベルに設定され、リセットトランジスタ61はオン状態になる。これにより、図3に示すように、増幅トランジスタ62のゲートの電位VAは電源電位VELに設定(リセット)される。
次に、図4に示すように、露光期間T2においては、リセット信号RES[i]および選択信号SEL[i]はローレベルに遷移するから、リセットトランジスタ61および選択トランジスタ63はオフ状態に遷移する。このとき、増幅トランジスタ62のゲートの電位VAは、受光素子Qの光導電電流Ipに応じた値に設定される。受光素子Qの光導電電流Ipは、受光素子Qに対して入射される光量に応じて決まる。
次に、図5に示すように、データ読出期間T3においては、選択信号SEL[i]がハイレベルに遷移する一方、リセット信号RES[i]はローレベルを維持する。この場合、選択トランジスタ63がオン状態になる。このとき、増幅トランジスタ62のゲートの電位VAに応じた大きさの検出電流Itが検出線80を流れる。
露光期間T2において指などの物体が検出領域100に影を落としながら接近または接触すると、影になった領域に対応して設けられた受光素子Qの受光量が変化して受光素子Qの光導電電流Ipが変化する。これに応じて増幅トランジスタ62のゲートの電位VAも変化する。そして、データ読出期間T3において、受光量に応じた検出電流Itが検出線80に出力される。
すなわち、データ読出期間T3においては、受光素子Qを動作させるセンシング状態における受光素子Qの状態(すなわち、光導電電流Ipの大きさ)に応じた検出信号を検出線80に出力している。
露光期間T2において指などの物体が検出領域100に影を落としながら接近または接触すると、影になった領域に対応して設けられた受光素子Qの受光量が変化して受光素子Qの光導電電流Ipが変化する。これに応じて増幅トランジスタ62のゲートの電位VAも変化する。そして、データ読出期間T3において、受光量に応じた検出電流Itが検出線80に出力される。
すなわち、データ読出期間T3においては、受光素子Qを動作させるセンシング状態における受光素子Qの状態(すなわち、光導電電流Ipの大きさ)に応じた検出信号を検出線80に出力している。
次に、図6に示すように、リセット読出期間T4においては、選択信号SEL[i]がローレベルに遷移すると共に、リセット信号RES[i]がハイレベルに遷移する。この場合、リセットトランジスタ61及び選択トランジスタ63がオン状態になる。このとき、増幅トランジスタ62のゲートの電位VAに応じた大きさの検出電流Itが検出線80を流れる。リセット読出期間T4においては、増幅トランジスタ62のゲート電位が電源電位VELとなるので、増幅トランジスタ62はダイオード接続される。このとき、受光素子Qによって増幅トランジスタ62のゲート電位を変化させる動作は行われない。したがって、リセット読出期間T4は、受光素子Qを動作させないリセット状態において、検出回路P(特に増幅トランジスタ62)の電気的特性に応じたリセット信号Vrを検出線80に出力する。
次に、図7に示すように、オフ期間T5においては、露光期間T2と同様にリセット信号RES[i]および選択信号SEL[i]がローレベルとなり、検出線80には検出電流Itが流れない。
次に、第1CDS回路50Aの詳細な構成を図8に示す。第1CDS回路50Aは、n本の検出線80[1]、80[2]、…80[n]と1対1に設けられたn個の処理ユニットUa1、Ua2、…Uanと、シフトレジスタ55とを備える。
n個の処理ユニットUa1、Ua2、…Uanは同一の構成である。ここでは、検出線80[1]と接続される処理ユニットUa1について説明する。
処理ユニットUa1は、信号NRGによってオン・オフが制御され、オン状態のとき検出線80[1]に電位Vaを供給する第1スイッチSW1と、容量素子C及びCaと、信号SHGによってオン・オフが制御され、オン状態のとき検出線80[1]と容量素子Cの一方の端子とを電気的に接続する第3スイッチSW3とを備える。
さらに処理ユニットUa1は、入力が容量素子Cの他方の端子と接続されたアンプ51と、アンプ51の入力と接続される第2スイッチSW2と、アンプ51の出力と読出線Lrとの間に設けられた第4スイッチSW4とを備える。容量素子Caを備えるので第3スイッチSW3が開放されても容量素子Cの一方の端子がフローティング状態にならない。
次に、第1CDS回路50Aの詳細な構成を図8に示す。第1CDS回路50Aは、n本の検出線80[1]、80[2]、…80[n]と1対1に設けられたn個の処理ユニットUa1、Ua2、…Uanと、シフトレジスタ55とを備える。
n個の処理ユニットUa1、Ua2、…Uanは同一の構成である。ここでは、検出線80[1]と接続される処理ユニットUa1について説明する。
処理ユニットUa1は、信号NRGによってオン・オフが制御され、オン状態のとき検出線80[1]に電位Vaを供給する第1スイッチSW1と、容量素子C及びCaと、信号SHGによってオン・オフが制御され、オン状態のとき検出線80[1]と容量素子Cの一方の端子とを電気的に接続する第3スイッチSW3とを備える。
さらに処理ユニットUa1は、入力が容量素子Cの他方の端子と接続されたアンプ51と、アンプ51の入力と接続される第2スイッチSW2と、アンプ51の出力と読出線Lrとの間に設けられた第4スイッチSW4とを備える。容量素子Caを備えるので第3スイッチSW3が開放されても容量素子Cの一方の端子がフローティング状態にならない。
第2スイッチSW2は、信号AMPGによってオン・オフが制御される。第2スイッチSW2がオン状態のとき、アンプ51の入力は接地電位GNDに短絡される。また、第4スイッチSW4はシフトレジスタ55の転送パルスS1によってオン・オフが制御される。シフトレジスタ55は制御回路400から供給される開始パルスXSPをXクロック信号XCKに従って順次シフトすることによって、排他的に順次有効となる転送パルスS1、S2、…Snを生成する。
ここで、アンプ51は例えば、図9(A)に示すように構成されている。この例のアンプ51では、トランジスタTr1及びトランジスタTr2で構成される。トランジスタTr2のゲートには基準電位Vrefが供給される。トランジスタTr2は定電流源として機能する。このアンプ51はソースフォロアアンプであって、電流を増幅する。ここでアンプ51の出力はトランジスタTr1のソースから取り出される。ここで、トランジスタTr1の閾値電圧Vthがばらつくと、アンプ51の出力信号の直流電位がばらつくことになる。
本実施形態において、信号AMPGがローレベルであって第2スイッチSW2がオフとなる状態を第1状態といい、逆に、信号AMPGがハイレベルであって第2スイッチSW2がオンとなる状態を第2状態という。第1状態では、後述するように第1スイッチSW1、第2スイッチSW2、及び容量素子Cによって構成される差分回路の出力信号を、アンプ51で増幅して第1信号V1として出力する。一方、第2状態では、トランジスタTr1のゲートとドレインとが短絡してダイオード接続となる。このため、アンプ51の出力信号はトランジスタTr1の閾値電圧Vthとなる。トランジスタTr1の閾値電圧Vthはばらつくので、第2状態ではアンプ51の電気的特性に応じた第2信号V2を出力する。したがって、第1信号V1と第2信号V2の差分を演算することによって、アンプ51のばらつきをキャンセルすることができる。
なお、図9(B)に示すようにアンプ51をインバータで構成し、その入力と出力との間に第2スイッチを設けてもよい。この場合、第2スイッチSW2をオン状態にすると、アンプ51の出力は、第2スイッチSW2がオフ状態としたときの動作点の電位となる。したがって、第2スイッチSW2をオン状態にするとアンプ51の動作点の電位を出力することができる。この動作点の電位は、処理ユニットごとにばらつく。
ところで、パネルAに形成される複数の検出回路Pや第1CDS回路50AはTFTを用いて構成される。ガラス基板上に形成されるTFTは、シリコン基板上に形成されるCMOSトランジスタと比較して電気的特性が大きくばらつく。例えば、その閾値電圧や移動度などである。このため、検出回路Pの増幅トランジスタ62の閾値電圧や移動度のばらつきに起因して検出回路Pごと、すなわち画素ごとに固定パターンノイズが発生する。また、アンプ51(特に、電流増幅トランジスタTr1)のばらつきに起因して列ごとに固定パターンノイズが発生する。
本実施形態では、検出回路Pごとの固定パターンノイズをパネルAに設けた第1CDS回路50Aでキャンセルする一方、列ごとの固定パターンノイズを制御基板Bに設けた第2CDS回路200Aでキャンセルする。
本実施形態では、検出回路Pごとの固定パターンノイズをパネルAに設けた第1CDS回路50Aでキャンセルする一方、列ごとの固定パターンノイズを制御基板Bに設けた第2CDS回路200Aでキャンセルする。
まず、検出回路Pごとの固定パターンノイズのキャンセル(以下、第1キャンセル処理と称する)について説明する。図10は第3スイッチSW3及び第4スイッチSW4をオン状態としときの処理ユニットUa1の等価回路である。
第1キャンセル処理は、初期化期間、第1電圧入力期間、及び第2電圧入力期間に分けて考えることができる。図11に初期化期間の等価回路を示す。初期化期間においては、第1スイッチSW1及び第2スイッチSW2がオン状態となる。このため、容量素子Cの電極aは電位Vaとなり、電極bは接地電位GNDとなる。
第1キャンセル処理は、初期化期間、第1電圧入力期間、及び第2電圧入力期間に分けて考えることができる。図11に初期化期間の等価回路を示す。初期化期間においては、第1スイッチSW1及び第2スイッチSW2がオン状態となる。このため、容量素子Cの電極aは電位Vaとなり、電極bは接地電位GNDとなる。
次に、図12に第1電圧入力期間の等価回路を示す。第1電圧入力期間では第1スイッチSW1がオフ状態になる一方、第2スイッチSW2がオン状態を維持する。この結果、電極aの電位は、第1入力電圧Vxとなる。
次に、図13に第2電圧入力期間の等価回路を示す。第2電圧入力期間では第1スイッチSW1及び第2スイッチSW2がオフ状態になる。この結果、電極bの電位は、α(Vy−Vx)となり、アンプ51の出力はβ×α×(Vy−Vx)となる。但し、αは容量素子Cの容量値とアンプ51に入力容量の値とで定まる定数であり、βはアンプ51のゲインである。
次に、図13に第2電圧入力期間の等価回路を示す。第2電圧入力期間では第1スイッチSW1及び第2スイッチSW2がオフ状態になる。この結果、電極bの電位は、α(Vy−Vx)となり、アンプ51の出力はβ×α×(Vy−Vx)となる。但し、αは容量素子Cの容量値とアンプ51に入力容量の値とで定まる定数であり、βはアンプ51のゲインである。
ここで、第1電圧Vxとして、上述したリセット読出期間T4(図6参照)で検出回路Pが検出線80に出力するリセット信号Vrが供給され、第2電圧Vyとして、データ読出期間T3で検出回路Pが検出線80に出力する検出信号Vdが供給されるものとする。
リセット信号Vrと検出信号Vdには、増幅トランジスタ62の閾値電圧Vthが含まれるが、両者の差分を演算することによって、増幅トランジスタ62の閾値電圧Vthがキャンセルされることになる。これにより、検出回路Pごとの固定パターンノイズをパネルAでキャンセルすることができる。
リセット信号Vrと検出信号Vdには、増幅トランジスタ62の閾値電圧Vthが含まれるが、両者の差分を演算することによって、増幅トランジスタ62の閾値電圧Vthがキャンセルされることになる。これにより、検出回路Pごとの固定パターンノイズをパネルAでキャンセルすることができる。
次に、制御基板Bの詳細な構成について説明する。図14に第2CDS回路200Aのブロック図を示す。この図に示すように、第2CDS回路200Aは、上述したn個のアンプ51と1対1に対応して設けられたn個の単位回路Ub1、Ub2、…Ubnと、パラレル形式の信号をシリアル形式の信号に変換して出力信号Voutを生成するパラシリ変換回路210とを備える。
n個の単位回路Ub1、Ub2、…Ubnの各々には、信号SHP[1]、SHP[2]、…SHP[n]及び信号SHD[1]、SHD[2]、…SHD[n]が制御回路400から供給される。
n個の単位回路Ub1、Ub2、…Ubnの各々には、信号SHP[1]、SHP[2]、…SHP[n]及び信号SHD[1]、SHD[2]、…SHD[n]が制御回路400から供給される。
図15に単位回路Ubjの詳細な構成を示す。但し、jは1≦j≦nを満たす自然数である。単位回路Ubjは、サンプリング信号として信号SHP[j]が供給され、信号Saを出力する第1サンプルホールド回路SH1、サンプリング信号として信号SHD[j]が供給され、信号Sbを出力する第2サンプルホールド回路SH2、サンプリング信号として信号SHD[j]が供給され、信号Scを出力する第3サンプルホールド回路SH3、及び、信号Sbと信号Scの差分を演算して出力信号Soutを生成する差分回路230を備える。
ここで、第1サンプルホールド回路SH1、第2サンプルホールド回路SH2、及び第3サンプルホールド回路SH3は、例えば、図16に示すように構成してもよい。この場合、サンプリングトランジスタTrがオン状態になると保持容量Chに入力信号が書き込まれる。バッファBUFの入力インピーダンスは極めて高い。このため、保持容量Chに書き込まれた電位が保持されることになる。
ここで、第1サンプルホールド回路SH1、第2サンプルホールド回路SH2、及び第3サンプルホールド回路SH3は、例えば、図16に示すように構成してもよい。この場合、サンプリングトランジスタTrがオン状態になると保持容量Chに入力信号が書き込まれる。バッファBUFの入力インピーダンスは極めて高い。このため、保持容量Chに書き込まれた電位が保持されることになる。
図17に単位回路Ubiの動作例のタイミングチャートを示す。この例では、期間T11及び期間T13において、第1CDS回路50Aから読出信号READとして、第1信号V1[1]及びV1[2]が出力され、信号AMPGがハイレベルとなる期間T12において、第1CDS回路50Aから読出信号READとして、第2信号V2[1]が供給されるものとする。
まず、時刻t1において信号SHP[j]がハイレベルになると、第1サンプルホールド回路SH1において、読出信号READの第1信号V1[1]がサンプルホールドされる。この状態は、時刻t3において信号SHP[j]が再びハイレベルになるまで継続する。よって、第1サンプルホールド回路SH1の出力信号Saは、時刻t1から時刻t3までの期間、第1信号V1[1]となり、時刻t3から第1信号V1[2]となる。
次に、時刻t2において信号SHD[j]がハイレベルになると、第2サンプルホールド回路SH2において、信号Saがサンプルホールドされる。したがって、第2サンプルホールド回路SH2の出力信号Sbは時刻t2から第1信号V1[1]となる。
一方、信号SHD[j]は第3サンプルホールド回路SH3にも供給されるから、時刻t2において読出信号READの第2信号V2[1]がサンプリングされ、出力信号Scとして出力される。
差分回路230は、出力信号Sbから出力信号Scを減算して出力信号Soutを生成するので、出力信号Soutは時刻t2からOUT[1]=V1[1]−V2[1]となる。
一方、信号SHD[j]は第3サンプルホールド回路SH3にも供給されるから、時刻t2において読出信号READの第2信号V2[1]がサンプリングされ、出力信号Scとして出力される。
差分回路230は、出力信号Sbから出力信号Scを減算して出力信号Soutを生成するので、出力信号Soutは時刻t2からOUT[1]=V1[1]−V2[1]となる。
このように図14に示すn個の単位回路Ub1、Ub2、…Ubnで差分の演算を実行し、パラシリ変換回路210では、その結果をパラレル形式からシリアル形式に変換するので、パネルAに形成されたn個のアンプ51のばらつきをキャンセルすることができる。
次に、図18を参照して、センシング装置10の全体動作について説明する。まず、パネルAの駆動回路20には制御回路400からYクロック信号YCKが供給される。駆動回路20は、Yクロック信号YCKを用いてリセット信号RESを生成する。図18に示すリセット信号RES[i]はi行目の制御線72に供給される。
リセット信号RES[i]は、第1行から第m行を走査するのに要する期間を1フレーム期間1Fとしたとき、1フレーム期間で2回、アクティブとなる。最初にアクティブになる期間が、上述したリセット期間T1であり、2回目にアクティブとなる期間がリセット読出期間T4となる。また、リセット読出期間T4の終了から、次のリセット期間T1の開始までの期間がオフ期間T5となり、リセット期間T1の終了からリセット読出期間T4の開始までの期間が、上述した露光期間T2とデータ読出期間T3とになる。
この例では、1フレーム期間1Fの所定の水平走査期間1Hにおいて、第1CDS回路200から、図示する読出信号READが第2CDS回路200Aに供給される。期間Taでは、n個の第1信号V1[1]、V1[2]、…V1[n]が読出信号READとして供給され、期間Tbでは、n個の第2信号V2[1]、V2[2]、…V2[n]が読出信号READとして供給される。
また。期間Taでは、順次排他的にアクティブとなる信号SHP[1]、SHP[2]、…SHP[n]が制御回路400から供給される。これによって、単位回路Ub1、Ub2、…Ubnの第1サンプルホールド回路SH1は、第1信号V1[1]、V1[2]、…V1[n]を各々サンプリングして保持する。
そして、期間Tbでは、順次排他的にアクティブとなる信号SHD[1]、SHD[2]、…SHD[n]が制御回路400から供給される。これによって、単位回路Ub1、Ub2、…Ubnの第3サンプルホールド回路SH3は、第2信号V2[1]、V2[2]、…V2[n]を各々サンプリングして保持する。また、第2サンプルホールド回路SH2は、第2信号V2のサンプリングと同じタイミングで第1信号V1を再度、サンプルホールドする。
よって、単位回路Ub1、Ub2、…Ubnからは、アンプ51のばらつきをキャンセルした出力信号Sout[1]、Sout[1]、…Sout[n]が得られ、これをパラレルシリアル変換することによって出力信号Voutが得られる。
よって、単位回路Ub1、Ub2、…Ubnからは、アンプ51のばらつきをキャンセルした出力信号Sout[1]、Sout[1]、…Sout[n]が得られ、これをパラレルシリアル変換することによって出力信号Voutが得られる。
このように本実施形態においては、パネルAにおいて検出回路Pのばらつきをキャンセルする(補正する)と共に、パネルAとは別の制御基板Bにおいて検出回路Pのキャンセルに用いた回路のばらつきをさらにキャンセルした(補正した)。まず、検出回路Pの補正は、検出回路Pか出力される検出信号Vdとリセット信号Vrの信号レベルが小さいためパネルAで実行する必要がある。また、この補正に用いる第1CDS回路50AはパネルAに形成されることになるが、パネルAには、ばらつきの大きなTFTしか形成できないので、第1CDS回路50Aの特性を補正する第2CDS回路200AをパネルAに形成するとさらに、第2CDS回路200Aの特性を補正する回路が必要となる。そこで、第1CDS回路50Aの特性を補正する第2CDS回路200Aを制御基板Bに形成さしたのである。
これによって、補正の繰り返しを回避し、簡易な構成で固定ノイズパターンが除去された出力信号Voutを得ることができる。
これによって、補正の繰り返しを回避し、簡易な構成で固定ノイズパターンが除去された出力信号Voutを得ることができる。
<B:第2実施形態>
次に、本発明の第2実施形態について説明する。上述した第1実施形態においては、第1CDS回路50Aのアンプ51のばらつきを補正するため、1水平走査期間1Hにおいて、n個の第1信号V1[1]、V1[2]、…V1[n]と、n個の第2信号V2[1]、V2[2]、…V2[n]とを読出信号READとして第1CDS回路50Aから出力した。
次に、本発明の第2実施形態について説明する。上述した第1実施形態においては、第1CDS回路50Aのアンプ51のばらつきを補正するため、1水平走査期間1Hにおいて、n個の第1信号V1[1]、V1[2]、…V1[n]と、n個の第2信号V2[1]、V2[2]、…V2[n]とを読出信号READとして第1CDS回路50Aから出力した。
これに対して第2実施形態のセンシング装置10では、スキャン開始の1フレーム目において、m×n個の第2信号V2[11]、V2[12]、…V2[1n]、V2[21]、V2[22]、…V2[2n]、…V2[m1]、V2[m2]、…V2[mn]を第1CDS回路50Aから出力し、これを記憶する。また、スキャン開始の2フレーム目以降にあっては、m×n個の第1信号V1[11]、V1[12]、…V1[1n]、V1[21]、V1[22]、…V1[2n]、…V1[m1]、V1[m2]、…V1[mn]を第1CDS回路50Aから出力する。
そして、第1信号V1と第2信号V2の差分を演算することによって、出力信号Voutを生成する。
そして、第1信号V1と第2信号V2の差分を演算することによって、出力信号Voutを生成する。
図19に第2実施形態に係る第2CDS回路200Bのブロック図を示し、図20にタイミングチャートを示す。図19に示すように第2CDS回路200Bは選択回路235と、フレームメモリ240と、減算回路250を備える。なお、読出信号READは、図示せぬAD変換回路を介して選択回路235に供給されるものとする。選択回路235はコントロール信号CTLがハイレベルのとき読出信号READを減算回路250に供給する一方、コントロール信号CTLがローレベルのとき読出信号READをフレームメモリ240に供給する。フレームメモリ240はコントロール信号CTLがハイレベルのときデータを読み出し、コントロール信号CTLがローレベルのときデータを書き込む。この例では、コントロール信号CTLは図20に示すように第1フレームでローレベルとなる一方、第2フレーム以降はハイレベルになる。したがって、フレームメモリ240には、第1フレームにおいて、読出信号READが書き込まれる。
ここで、第1フレームの読出信号READは、m×n個の第2信号V2で構成される。これがフレームメモリ240に記憶されるので、第2フレーム以降は減算回路250において第1信号V1から第2信号V2を減算して出力信号Voutを生成する。
ここで、第1フレームの読出信号READは、m×n個の第2信号V2で構成される。これがフレームメモリ240に記憶されるので、第2フレーム以降は減算回路250において第1信号V1から第2信号V2を減算して出力信号Voutを生成する。
第2実施形態よれば、1水平走査期間1H内で1行分の第1信号V1と第2信号V2とを第1CDS回路50Aから第2CDS回路200Bに伝送しなくてよいので、伝送レートを1/2に低減できる。これによって、駆動周波数を下げることができ、不要輻射ノイズを低減すると共に消費電力を削減することができる。
なお、上述した実施形態では、1フレーム分の第2信号V2を記憶したが、フレームメモリ240に替えてラインメモリを採用してもよい。この場合、制御回路400は、動作の開始時に1行分の第2信号V2をラインメモリに記憶させ、その後は減算回路250で差分を演算するように第2CDS回路200Bを制御すればよい。
<C:第3実施形態>
上述した第1実施形態及び第2実施形態では、1行単位あるいは1画面単位で第1信号V1と第2信号V2の第1CDS回路50Aからの読み出しを制御したが、第3実施形態では1ドット単位で第1信号V1と第2信号V2との読み出しを制御する。
第3実施形態に係るセンシング装置は、第1CDS回路50Aの替わりに第1CDS回路50Bを用いる点を除いて、第1実施形態のセンシング装置と同様に構成される。
上述した第1実施形態及び第2実施形態では、1行単位あるいは1画面単位で第1信号V1と第2信号V2の第1CDS回路50Aからの読み出しを制御したが、第3実施形態では1ドット単位で第1信号V1と第2信号V2との読み出しを制御する。
第3実施形態に係るセンシング装置は、第1CDS回路50Aの替わりに第1CDS回路50Bを用いる点を除いて、第1実施形態のセンシング装置と同様に構成される。
図21に第1CDS回路50Bのブロック図を示す。この図に示すように第1CDS回路50Bは処理ユニットUa1、Ua2、…Uanの替わりにUc1、Uc2、…Ucnを用いる点を除いて図8に示す第1CDS回路50Aと同様に構成されている。
処理ユニットUc1において、第2スイッチSW2は、アンプ51を第2状態に設定する設定回路として機能する。そして、第2スイッチSW2のオン・オフを制御する信号(設定信号)は、ナンド回路260及びナンド回路270(論理回路)によって生成される。
処理ユニットUc1において、第2スイッチSW2は、アンプ51を第2状態に設定する設定回路として機能する。そして、第2スイッチSW2のオン・オフを制御する信号(設定信号)は、ナンド回路260及びナンド回路270(論理回路)によって生成される。
図22に第1CDS回路50Bのタイミングチャートを示す。ナンド回路270の一方の入力には転送パルスS1が供給される、その他方の入力には信号RESETGが供給される。信号RESETGは、転送パルスS1、S2、…Snの一部の期間で有効(ハイレベル)となる信号であり、Xクロック信号XCKの周期の信号である。
ナンド回路270の出力信号は、転送パルスS1によって信号RESETGをゲートしたものとなる。そして、信号/AMPG又はナンド回路270の出力信号の一方がローレベルの場合、ナンド回路260の出力信号がハイレベルとなる。これにより、読出信号READは、転送パルスS1、S2、…Snが各々アクティブとなる期間において第1信号V1と第2信号V2とを繰り返したものとなる。
ここで、第3実施形態の第2CDS回路200Aは、図15に示す1個の単位回路Ubを採用する。この場合、信号SHPと信号SHDは、図22に示すように期間Twにおいて排他的な関係となっている。
ナンド回路270の出力信号は、転送パルスS1によって信号RESETGをゲートしたものとなる。そして、信号/AMPG又はナンド回路270の出力信号の一方がローレベルの場合、ナンド回路260の出力信号がハイレベルとなる。これにより、読出信号READは、転送パルスS1、S2、…Snが各々アクティブとなる期間において第1信号V1と第2信号V2とを繰り返したものとなる。
ここで、第3実施形態の第2CDS回路200Aは、図15に示す1個の単位回路Ubを採用する。この場合、信号SHPと信号SHDは、図22に示すように期間Twにおいて排他的な関係となっている。
本実施形態によれば、第1信号V1と第2信号V2とをXクロック信号XCKの周期で切り替えるので、極めて短い周期の固定パターンノイズまで除去することができる。また、第2CDS回路200Aの構成を大幅に簡素化できるといった利点もある。
<D:電子機器>
本発明に係るセンシング装置は、各種の電子機器に利用することができる。この種の電子機器としては、指紋センサ、静脈センサ、タッチパネル、コンタクトイメージセンサなどが挙げられる。
本発明に係るセンシング装置は、各種の電子機器に利用することができる。この種の電子機器としては、指紋センサ、静脈センサ、タッチパネル、コンタクトイメージセンサなどが挙げられる。
<E:変形例>
本発明は上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
(1)上述した各実施形態では、n本の検出線80[1]、80[2]、…80[n]と1対1に対応するようにn個の処理ユニットUa1、Ua2、…Uanを設けた。ここで、処理ユニットUa1〜Uanの各々は、第1スイッチSW1、容量素子C及びCa、第2スイッチSW2で構成される差分回路を備える。すなわち、第1CDS回路50Aは、複数の検出線80[1]、80[2]、…80[n]と1対1に対応して設けられるとともに、検出線80を介して供給される検出信号と基準信号との差分を算出する複数の差分回路を備える。しかしながら、本発明はこれに限定されるものではなく、一つの差分回路が複数の検出線に対応して設けられ、時分割で差分を求めるようにしても良い。この場合には、一つの差分回路と複数の検出線との間に切替回路を設けて接続を切り替えることにより、時分割で動作させればよい。より具体的には、k本の検出線80に1個割合で処理ユニットUaを設け、デマルチプレクサを用いて検出線80の接続を切り替えればよい。
本発明は上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
(1)上述した各実施形態では、n本の検出線80[1]、80[2]、…80[n]と1対1に対応するようにn個の処理ユニットUa1、Ua2、…Uanを設けた。ここで、処理ユニットUa1〜Uanの各々は、第1スイッチSW1、容量素子C及びCa、第2スイッチSW2で構成される差分回路を備える。すなわち、第1CDS回路50Aは、複数の検出線80[1]、80[2]、…80[n]と1対1に対応して設けられるとともに、検出線80を介して供給される検出信号と基準信号との差分を算出する複数の差分回路を備える。しかしながら、本発明はこれに限定されるものではなく、一つの差分回路が複数の検出線に対応して設けられ、時分割で差分を求めるようにしても良い。この場合には、一つの差分回路と複数の検出線との間に切替回路を設けて接続を切り替えることにより、時分割で動作させればよい。より具体的には、k本の検出線80に1個割合で処理ユニットUaを設け、デマルチプレクサを用いて検出線80の接続を切り替えればよい。
(2)図1において、信号は、第1CDS回路50A→第2CDS回路200A→ADC300の順に伝送されるが、第1CDS回路50A→ADC300→第2CDS回路200Aの順に伝送してもよい。すなわち、アナログ信号で差分を取ってもよいし、あるいは、デジタル信号で差分を取ってもよい。
10……センシング装置、20……駆動回路、50A,50B……第1CDS回路(第1処理回路)、51……アンプ、55……シフトレジスタ、200A,200B……第2CDS回路(第2処理回路)、400……制御回路、P……検出回路、Ua1〜Uan……処理ユニット、SW2……第2スイッチ(設定回路)、Ub1〜Ubn……単位回路、V1……第1信号、V2……第2信号。
Claims (8)
- 複数の制御線と、複数の検出線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子を有する複数の検出回路と、第1処理回路と、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第2処理回路を有する制御基板とを備えたセンシング装置であって、
前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、センシング状態と、初期化状態とに設定可能であり、前記センシング状態において前記検出素子が検出した検出信号を前記検出回路において保持し、前記初期化状態では当該検出回路の特性に応じた基準信号を保持し、
前記第1処理回路は、
前記複数の検出線のうち少なくとも1つの検出線に対応して設けられるとともに、当該検出線を介して供給される前記検出信号と前記基準信号との差分を算出する複数の差分回路と、
前記複数の差分回路のうち少なくとも1つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路とを備え、
前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第1信号を出力する第1状態と、当該増幅回路の特性に応じた第2信号を出力する第2状態とのいずれか一方に制御可能であり、
前記第2処理回路は、前記複数の増幅回路の各々について、前記第1信号と前記第2信号との差分を演算して、出力信号を生成する、
ことを特徴とするセンシング装置。 - 前記複数の検出回路は、前記制御線に沿った行方向と前記検出線に沿った列方向に配列され、
前記第2処理回路は、
前記複数の増幅回路と1対1に対応して設けられた複数の単位回路を備え、
前記複数の単位回路の各々は、
対応する増幅回路の前記第1信号を保持する第1保持部と、
対応する増幅回路の前記第2信号を保持する第2保持部と、
前記第1保持部に保持された前記第1信号と前記第2保持部に保持された前記第2信号との差分を演算する演算部とを備え、
前記制御回路は、
1行分の前記第1信号を出力するように前記第1処理回路を制御すると共に、前記1行分の前記第1信号を前記第1保持部に保持するように前記第2処理回路を制御し、
1行分の前記第2信号を出力するように前記第1処理回路を制御すると共に、前記1行分の前記第2信号を前記第2保持部に保持するように前記第2処理回路を制御し、
前記第1信号と前記第2信号との差分を演算して、出力信号を生成するように前記第2処理回路とを制御する、
ことを特徴とする請求項1に記載のセンシング装置。 - 前記第2処理回路は、
1フレーム分の前記第2信号を記憶する記憶手段と、
前記第1信号と前記記憶手段から読み出した前記第2信号との差分を演算して出力信号を生成する差分回路とを備え、
前記制御回路は、動作が開始した最初のフレームで前記第2信号を前記記憶手段に記憶させ、次のフレーム以降は前記差分回路で差分を演算するように、前記第2処理回路を制御する、
ことを特徴とする請求項2に記載のセンシング装置。 - 前記第2処理回路は、
1行分の前記第2信号を記憶する記憶手段と、
前記第1信号と前記記憶手段から読み出した前記第2信号との差分を演算して出力信号を生成する差分回路とを備え、
前記制御回路は、動作の開始時に1行分の前記第2信号を前記記憶手段に記憶させ、その後は前記差分回路で差分を演算するように、前記第2処理回路を制御する、
ことを特徴とする請求項2に記載のセンシング装置。 - 前記第1処理回路は、
開始パルスをクロック信号に従って転送して転送パルスを生成するシフトレジスタと、
前記複数の増幅回路と1対1に対応して設けられ、各々が、設定信号が有効になると対応する増幅回路を前記第2状態に設定する複数の設定回路と、
前記複数の設定回路と1対1に対応して設けられ、各々が、前記転送パルスと、前記転送パルスが有効となる期間の一部で有効になる制御信号とに基づいて、前記転送パルスと前記制御信号とが重複する期間で有効となるように前記設定信号を生成する複数の論理回路とを備える
ことを特徴とする請求項1に記載のセンシング装置。 - 前記第1処理回路は、前記転送パルスの各々が有効となる期間において、前記第1信号と前記第2信号とが配置された信号を前記第2処理回路へ供給し、
前記第2処理回路は、前記転送パルスの各々が有効となる期間ごとに、前記第1信号と前記第2信号との差分を演算して、出力信号を生成する、
ことを特徴とする請求項5に記載のセンシング装置。 - 複数の制御線と、複数の検出線と、所定電位が供給された電源線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子と前記検出素子にゲートが接続されたトランジスタを有する複数の検出回路と、第1処理回路と、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第2処理回路を有する制御基板とを備え、前記検出回路は、前記トランジスタのゲート電位に応じた信号を対応する検出線に出力するセンシング装置であって、
前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、初期化状態と、センシング状態と、に設定可能であり、前記初期化状態では、前記トランジスタのゲートが前記電源線と電気的に接続されており、前記センシング状態では、前記トランジスタのゲートを前記電源線と電気的に切り離し、
前記第1処理回路は、
前記複数の検出線のうち少なくとも1つの検出線に対応して設けられるとともに、前記初期化状態における信号と前記センシング状態における信号との差分を算出する複数の差分回路と、
前記複数の差分回路のうち少なくとも1つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路とを備え、
前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第1信号を出力する第1状態と、当該増幅回路の特性に応じた第2信号を出力する第2状態とのいずれか一方に制御可能であり、
前記第2処理回路は、前記複数の増幅回路の各々について、前記第1信号と前記第2信号との差分を演算して、出力信号を生成する、
ことを特徴とするセンシング装置。 - 請求項1乃至7のうちいずれか1項に記載のセンシング装置を備えた電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009116407A JP2010268111A (ja) | 2009-05-13 | 2009-05-13 | センシング装置および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009116407A JP2010268111A (ja) | 2009-05-13 | 2009-05-13 | センシング装置および電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010268111A true JP2010268111A (ja) | 2010-11-25 |
Family
ID=43364756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009116407A Withdrawn JP2010268111A (ja) | 2009-05-13 | 2009-05-13 | センシング装置および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010268111A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023210664A1 (ja) * | 2022-04-25 | 2023-11-02 | 京セラ株式会社 | 光センシング回路およびその駆動方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10126695A (ja) * | 1996-10-18 | 1998-05-15 | Sony Corp | 固体撮像素子およびその駆動方法並びにカメラ |
JPH11313255A (ja) * | 1998-04-28 | 1999-11-09 | Sony Corp | 固体撮像素子およびその駆動方法 |
JP2002330349A (ja) * | 2001-04-26 | 2002-11-15 | Fujitsu Ltd | Xyアドレス型固体撮像装置 |
JP2003274290A (ja) * | 2002-03-13 | 2003-09-26 | Sony Corp | 固体撮像装置及びその駆動方法 |
JP2005328275A (ja) * | 2004-05-13 | 2005-11-24 | Canon Inc | 固体撮像装置および撮像システム |
JP2008092282A (ja) * | 2006-10-02 | 2008-04-17 | Nikon Corp | 撮像装置 |
-
2009
- 2009-05-13 JP JP2009116407A patent/JP2010268111A/ja not_active Withdrawn
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10126695A (ja) * | 1996-10-18 | 1998-05-15 | Sony Corp | 固体撮像素子およびその駆動方法並びにカメラ |
JPH11313255A (ja) * | 1998-04-28 | 1999-11-09 | Sony Corp | 固体撮像素子およびその駆動方法 |
JP2002330349A (ja) * | 2001-04-26 | 2002-11-15 | Fujitsu Ltd | Xyアドレス型固体撮像装置 |
JP2003274290A (ja) * | 2002-03-13 | 2003-09-26 | Sony Corp | 固体撮像装置及びその駆動方法 |
JP2005328275A (ja) * | 2004-05-13 | 2005-11-24 | Canon Inc | 固体撮像装置および撮像システム |
JP2008092282A (ja) * | 2006-10-02 | 2008-04-17 | Nikon Corp | 撮像装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023210664A1 (ja) * | 2022-04-25 | 2023-11-02 | 京セラ株式会社 | 光センシング回路およびその駆動方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5893573B2 (ja) | 固体撮像装置 | |
US10257452B2 (en) | Solid-state image pickup apparatus, signal processing method for a solid-state image pickup apparatus, and electronic apparatus | |
JP4529834B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 | |
JP4935486B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置 | |
US20160065877A1 (en) | Imaging apparatus and method of driving the same | |
JP4677310B2 (ja) | イメージセンサの検出回路 | |
JP4846076B1 (ja) | 増幅型固体撮像装置 | |
JP2006340044A (ja) | 固体撮像装置、固体撮像装置におけるアナログ−デジタル変換方法および撮像装置 | |
JP4978795B2 (ja) | 固体撮像装置、駆動制御方法、および撮像装置 | |
JP2008053959A (ja) | 固体撮像装置 | |
JP2014216794A (ja) | 放射線撮像装置及び放射線検査装置 | |
JP2010200025A (ja) | 固体撮像装置 | |
JP2008277645A (ja) | データ転送回路、固体撮像素子、およびカメラシステム | |
JP5196187B2 (ja) | センシング装置および電子機器 | |
JP2010268111A (ja) | センシング装置および電子機器 | |
JP5238673B2 (ja) | 固体撮像装置 | |
JP5106596B2 (ja) | 撮像装置 | |
JP4770577B2 (ja) | 固体撮像装置 | |
JP2011171889A (ja) | 固体撮像素子及び撮像機器 | |
JP4946486B2 (ja) | 検出装置の駆動方法、検出装置、電気光学装置および電子機器 | |
JP6422319B2 (ja) | 撮像装置、及びそれを用いた撮像システム | |
WO2023037723A1 (ja) | イメージセンサ及びイメージセンシング方法 | |
US11950007B2 (en) | Solid-state imaging device and electronic apparatus | |
JP2019009697A (ja) | 撮像装置およびその駆動方法 | |
JP6598505B2 (ja) | 撮像装置、および、撮像システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121225 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20130205 |