WO2023210664A1 - 光センシング回路およびその駆動方法 - Google Patents

光センシング回路およびその駆動方法 Download PDF

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WO2023210664A1
WO2023210664A1 PCT/JP2023/016357 JP2023016357W WO2023210664A1 WO 2023210664 A1 WO2023210664 A1 WO 2023210664A1 JP 2023016357 W JP2023016357 W JP 2023016357W WO 2023210664 A1 WO2023210664 A1 WO 2023210664A1
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WO
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transistor
circuit
voltage
reset
exposure
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PCT/JP2023/016357
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English (en)
French (fr)
Inventor
栄二 神田
Original Assignee
京セラ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to a light sensing circuit and a driving method thereof.
  • Patent Document 1 A conventional optical sensing circuit is described in Patent Document 1, for example.
  • the optical sensing circuit of the present disclosure includes a photodiode having a cathode electrode, a first amplifier transistor having a gate electrode connected to the cathode electrode, and a photodetection circuit that outputs a voltage according to the voltage of the gate electrode.
  • a photodetection circuit having an exposure readout state in which the voltage of the gate electrode varies depending on the amount of light received by the photodiode, and a reset readout state in which the voltage of the gate electrode is a constant predetermined voltage; a differential circuit that outputs a difference between an exposure voltage read from the photodetection circuit in the exposure readout state and a reset voltage read from the photodetection circuit in the reset readout state, the second differential circuit outputting the obtained difference; an amplifier transistor, a first transistor that connects the gate electrode of the second amplifier transistor and a drain electrode of the second amplifier transistor, and a second transistor that connects the drain electrode of the second amplifier transistor and a first voltage.
  • a differential circuit having; A control section that controls the photodetection circuit and the differential circuit is included.
  • a method for driving a light sensing circuit includes a photodiode having a cathode electrode, a first amplifier transistor having a gate electrode connected to the cathode electrode, and outputting a voltage according to the voltage of the gate electrode.
  • a photodetection circuit having an exposure readout state in which the voltage of the gate electrode varies depending on the amount of light received by the photodiode, and a reset readout state in which the voltage of the gate electrode becomes a constant predetermined voltage.
  • a method for driving a light sensing circuit comprising: a differential circuit having a differential circuit; When reading the exposure voltage from the photodetection circuit, the first transistor is in a conductive state and the second transistor is in a non-conductive state, When reading the reset voltage from the photodetection circuit, the first transistor and the second transistor are rendered non-conductive; When outputting the difference between the exposure voltage and the reset voltage from the differential circuit, the first transistor is rendered non-conductive and the second transistor is rendered conductive.
  • FIG. 1 is a block diagram showing the configuration of a light sensing circuit according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing a photodetection circuit of the photosensing circuit of FIG. 1.
  • FIG. 2 is a circuit diagram showing a differential circuit of the optical sensing circuit of FIG. 1.
  • FIG. 3 is a diagram illustrating the operation of a photodetection circuit in a reset state.
  • FIG. 3 is a diagram illustrating the operation of a photodetection circuit in an exposed state.
  • FIG. 3 is a diagram illustrating the operation of the photodetection circuit in an exposure readout state.
  • FIG. 1 is a block diagram showing the configuration of a light sensing circuit according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing a photodetection circuit of the photosensing circuit of FIG. 1.
  • FIG. 2 is a circuit diagram showing a differential circuit of the optical sensing circuit of FIG. 1.
  • FIG. 3
  • FIG. 6 is a diagram illustrating the operation of the photodetection circuit in a reset read state.
  • FIG. 3 is a diagram illustrating the operation of a differential circuit during a reset period.
  • FIG. 3 is a diagram illustrating the operation of a differential circuit during an exposure readout period.
  • FIG. 3 is a diagram illustrating the operation of a differential circuit during a reset read period.
  • FIG. 3 is a diagram illustrating the operation of a differential circuit during a sample and hold period.
  • FIG. 3 is a diagram illustrating the operation of a differential circuit during a read line reset period.
  • FIG. 3 is a diagram illustrating the operation of a differential circuit during a read period.
  • 2 is a timing chart illustrating the operation of the optical sensing circuit of FIG. 1.
  • FIG. 4 is a circuit diagram showing a modification of the differential circuit of FIG. 3.
  • FIG. 4 is a circuit diagram showing a modification of the differential circuit of FIG. 3.
  • FIG. 4 is a circuit diagram showing
  • the optical sensing circuit includes a plurality of optical detection circuits each including a photodiode and an amplification transistor that outputs a voltage depending on the amount of light received by the photodiode.
  • detection unevenness may occur due to variations in the characteristics of the amplification transistors.
  • Patent Document 1 suppresses detection unevenness caused by variations in characteristics of amplification transistors in a photodetection circuit by taking the difference between a voltage that depends on the amount of light received by the photodiode and a voltage that does not depend on the amount of light received by the photodiode.
  • An optical sensing circuit is disclosed.
  • the difference circuit that calculates the difference between the voltage that depends on the amount of light received by the photodiode and the voltage that does not depend on the amount of light received by the photodiode includes an amplification transistor, so variations in the characteristics of the amplification transistor in the difference circuit occur. Detection unevenness may occur due to
  • the optical sensing circuit according to the embodiment of the present disclosure may include a well-known structure such as a circuit board, wiring conductor, control IC, LSI, etc., which are not shown. Furthermore, the figures referred to below are schematic and do not necessarily accurately illustrate the configuration of the optical sensing circuit.
  • FIG. 1 is a block diagram showing the configuration of a light sensing circuit according to an embodiment of the present disclosure
  • FIG. 2 is a circuit diagram showing a light detection circuit of the light sensing circuit of FIG. 1
  • FIG. FIG. 1 is a circuit diagram showing a differential circuit of the optical sensing circuit No. 1
  • FIG. 4A is a diagram for explaining the operation of the photodetection circuit in the reset state
  • FIG. 4B is a diagram for explaining the operation of the photodetection circuit in the exposure state
  • FIG. 4C is a diagram for explaining the operation of the photodetection circuit in the exposure readout state.
  • FIG. 4D is a diagram illustrating the operation of the detection circuit
  • FIG. 4D is a diagram illustrating the operation of the detection circuit
  • FIG. 4D is a diagram illustrating the operation of the photodetection circuit in a reset read state.
  • 5A is a diagram illustrating the operation of the differential circuit during the reset period
  • FIG. 5B is a diagram illustrating the operation of the differential circuit during the exposure readout period
  • FIG. 5C is a diagram illustrating the operation of the differential circuit during the reset readout period.
  • FIG. 5D is a diagram for explaining the operation of the differential circuit during the sample hold period
  • FIG. 5E is a diagram for explaining the operation of the differential circuit during the readout line reset period
  • FIG. 5F is a diagram for explaining the operation of the differential circuit during the readout line reset period.
  • 6 is a diagram illustrating the operation of the differential circuit during the period
  • FIG. 6 is a timing chart illustrating the operation of the optical sensing circuit of FIG. 1.
  • FIG. 7 and 8 are circuit diagrams showing modifications of the differential circuit shown in FIG. 3.
  • the optical sensing circuit 1 of this embodiment includes a optical detection circuit 2, a differential circuit 3, and a control circuit 4.
  • the optical sensing circuit 1 further includes a substrate 5, as shown in FIG.
  • the substrate 5 has a first surface (one principal surface) 5a.
  • the photodetection circuit 2 is located on the first surface 5a.
  • the shift register SR, the differential circuit 3, and the control circuit 4 may be located on the first surface 5a similarly to the photodetection circuit 2.
  • the substrate 5 may be, for example, a glass substrate, a resin substrate, a ceramic substrate, a semiconductor substrate, or the like.
  • the shift register SR, photodetection circuit 2, differential circuit 3, and control circuit 4 are made of insulating material made of inorganic materials such as silicon oxide (SiO 2 ) and silicon nitride (Si 3 N 4 ) or organic materials such as acrylic resin and polycarbonate resin. It may be arranged on the first surface 5a via a layer.
  • the shift register SR, the differential circuit 3, and the control circuit 4 may be located on the other main surface opposite to the first surface 5a.
  • the control circuit 4 controls the shift register SR, the photodetection circuit 2 and the difference circuit 3.
  • the control circuit 4 supplies control signals and the like to the photodetection circuit 2 and the difference circuit 3 via a plurality of wirings.
  • the control circuit 4 may include, for example, an IC, an LSI, or the like.
  • the optical sensing circuit 1 includes a power supply line 6, a first read signal line 7, a reset signal line 8, and a selection signal line 9.
  • the power line 6 is connected to an external power source (not shown), and a first voltage VDD generated by the external power source is input to the power line 6.
  • the power line 6 may be connected to an external power source via the control circuit 4.
  • the optical sensing circuit 1 includes wiring (not shown) for supplying a second voltage VSS lower than the first voltage VDD to the optical detection circuit 2 and the differential circuit 3.
  • the reset signal line 8 and the selection signal line 9 are connected to the control circuit 4.
  • a reset signal RST and a selection signal RS generated by the control circuit 4 are input to the reset signal line 8 and the selection signal line 9, respectively.
  • the first read signal line 7 is connected to the photodetection circuit 2 and the difference circuit 3 and transmits the voltage read_aa output from the selection transistor 23 to the difference circuit 3. Furthermore, the shift register SR is connected to the control circuit 4 and the differential circuit 3, reads out the output voltage from the differential circuit 3, and transmits it to the control circuit.
  • the photodetection circuit 2 includes a photodiode 20, a first amplifier transistor 21, a reset transistor 22, and a selection transistor 23.
  • the photodiode 20 has an anode electrode 20a and a cathode electrode 20b. A bias voltage generated by the control circuit 4 may be applied to the anode electrode 20a.
  • the photodiode 20 may be a PN type photodiode, a PIN type photodiode, or other photodiode.
  • the first amplifier transistor 21, reset transistor 22, and selection transistor 23 are three-terminal elements having a gate electrode, a source electrode, and a drain electrode.
  • the first amplifier transistor 21, the reset transistor 22, and the selection transistor 23 may be composed of thin film transistors (TFTs).
  • TFTs thin film transistors
  • the first amplifier transistor 21, the reset transistor 22, and the selection transistor 23 may be composed of n-channel TFTs.
  • the first amplifier transistor 21 has a gate electrode connected to the cathode electrode 20b, a source electrode connected to the drain electrode of the selection transistor 23, and a drain electrode connected to the power supply line 6.
  • the reset transistor 22 has a gate electrode connected to the reset signal line 8, a source electrode connected to the cathode electrode 20b, and a drain electrode connected to the power supply line 6.
  • the selection transistor 23 has a gate electrode connected to the selection signal line 9 , a source electrode connected to the first read signal line 7 , and a drain electrode connected to the source electrode of the first amplifier transistor 21 .
  • the photodetection circuit 2 has a reset state, an exposure state, an exposure read state, and a reset read state.
  • the control circuit 4 controls the state of the photodetector circuit 2 by controlling each of the reset signal RST and the selection signal RS.
  • the reset state is a state in which the reset signal RST is a high (High:H) signal and the selection signal RS is a low (Low:L) signal.
  • the H signal may be a signal of the same voltage as the first voltage VDD.
  • the L signal may be a signal having the same voltage as the second voltage VSS.
  • the reset transistor 22 is in a conductive state and the selection transistor 23 is in a non-conductive state.
  • the voltage of the gate electrode (also referred to as gate voltage) of the first amplifier transistor 21 becomes VDD-V TH1 .
  • V TH1 refers to the threshold voltage of the reset transistor 22.
  • the exposure state is a state in which both the reset signal RST and the selection signal RS are set to L signals, as shown in FIG. 4B.
  • the reset transistor 22 and the selection transistor 23 are non-conductive.
  • a current corresponding to the amount of light received by the photodiode 20 is output from the cathode electrode 20b. Therefore, the gate voltage of the first amplifier transistor 21 changes depending on the amount of light received by the photodiode 20, and becomes VDD-V TH1 -V PHOTO .
  • V PHOTO refers to a variation in the gate voltage of the first amplifier transistor 21 due to the current output from the cathode electrode 20b.
  • V PHOTO is also called exposure voltage.
  • the exposure read state is a state in which the reset signal RST is an L signal and the selection signal RS is an H signal.
  • the reset transistor 22 is in a non-conductive state
  • the selection transistor 23 is in a conductive state.
  • the gate voltage of the first amplifier transistor 21 is a voltage that fluctuates depending on the amount of light received by the photodiode (that is, VDD-V TH1 -V PHOTO ), and the selection transistor 23 A voltage read_aa corresponding to the gate voltage of is output to the first read signal line 7.
  • the voltage read_aa (hereinafter also referred to as exposure read voltage V EXP ) in the exposure read state is given by VDD-V TH1 -V PHOTO -V TH2 .
  • V TH2 refers to the threshold voltage of the first amplifier transistor 21.
  • the reset read state is a state in which both the reset signal RST and the selection signal RS are set to H signals, as shown in FIG. 4D.
  • the reset transistor 22 and the selection transistor 23 are in a conductive state.
  • the gate voltage of the first amplifier transistor 21 is a constant predetermined voltage VDD-V TH1 that does not depend on the amount of light received by the photodiode 20, and the selection transistor 23 is set to
  • the voltage read_aa is output to the first read signal line 7.
  • the voltage read_aa (hereinafter also referred to as reset read voltage V RST ) in the reset read state is given by VDD-V TH1 -V TH2 .
  • the exposure voltage V PHOTO can be determined by taking the difference between the exposure read voltage V EXP and the reset read voltage V RST .
  • the differential circuit also includes an amplifier transistor, when the optical sensing circuit includes a plurality of differential circuits, detection unevenness may occur due to variations in the threshold voltages of the amplifier transistors.
  • the optical sensing circuit 1 of this embodiment can suppress detection unevenness caused by variations in the threshold voltages of the amplifier transistors of the differential circuit 3, as described below.
  • the differential circuit 3 includes a second amplifier transistor 30, a first transistor 31, and a second transistor 32, as shown in FIG.
  • the second amplifier transistor 30, the first transistor 31, and the second transistor 32 are three-terminal elements having a gate electrode, a source electrode, and a drain electrode, and may be formed of n-channel TFTs.
  • the second amplifier transistor 30 amplifies and outputs the difference between the exposure read voltage V EXP and the reset read voltage V RST .
  • a gate electrode of the second amplifier transistor 30 is connected to the first read signal line 7 via a fourth transistor 34 and a first capacitor 38, which will be described later.
  • a first control signal CP generated by the control circuit 4 is input to the gate electrode of the first transistor 31.
  • the first transistor 31 connects the gate electrode of the second amplifier transistor 30 and the drain electrode of the second amplifier transistor 30 .
  • a second control signal VC generated by the control circuit 4 is input to the gate electrode of the second transistor 32.
  • the second transistor 32 connects the drain electrode of the second amplifier transistor 30 and the first voltage VDD.
  • the differential circuit 3 further includes a third transistor 33, a fourth transistor 34, a fifth transistor 35, a sixth transistor 36, and a seventh transistor 37, as shown in FIG.
  • the third transistor 33, the fourth transistor 34, the fifth transistor 35, the sixth transistor 36, and the seventh transistor 37 are three-terminal elements having a gate electrode, a source electrode, and a drain electrode, and are composed of n-channel TFTs. You can leave it there.
  • the differential circuit 3 further includes a first capacitive element 38 and a second capacitive element 39, as shown in FIG.
  • the first capacitive element 38 has a first electrode 38a and a second electrode 38b
  • the second capacitive element 39 has a first electrode 39a and a second electrode 39b.
  • the differential circuit 3 further includes a first NAND circuit 40 and a second NAND circuit 41, as shown in FIG.
  • the first NAND circuit 40 and the second NAND circuit 41 are logical AND NOT (NAND) gate circuits.
  • Each of the first NAND circuit 40 and the second NAND circuit 41 has two input terminals.
  • a third control signal CS and a fourth control signal CSEL generated by the control circuit 4 are input to two input terminals of the first NAND circuit 40, respectively.
  • the fourth control signal CSEL is input to the first NAND circuit 40 via the shift register SR.
  • the output of the first NAND circuit 40 and the fifth control signal CC generated by the control circuit 4 are input to two input terminals of the second NAND circuit 41, respectively.
  • the differential circuit 3 further includes a second read signal line 10, as shown in FIG.
  • the second read signal line 10 is a wiring for outputting the difference between the exposure read voltage V EXP and the reset read voltage V RST amplified by the second amplifier transistor 30 to the outside.
  • a portion of the differential circuit 3 excluding the third transistor 33 and the fourth transistor 34 is also referred to as a differential generation section 3a, and a portion of the differential circuit 3 including the third transistor 33 and the fourth transistor 34 is referred to as a reading section 3b. Also called (see Figure 3).
  • a sixth control signal PRC generated by the control circuit 4 is input to the gate electrode of the third transistor 33.
  • the third transistor 33 connects the first read signal line 7 and a second voltage VSS lower than the first voltage VDD.
  • a seventh control signal SH generated by the control circuit 4 is input to the gate electrode of the fourth transistor 34.
  • the fourth transistor 34 connects the first read signal line 7 to the first electrode 38a of the first capacitive element 38 and the first electrode 39a of the second capacitive element 39.
  • the output of the second NAND circuit 41 is input to the gate electrode of the fifth transistor 35.
  • the fifth transistor 35 connects the source electrode of the second amplifier transistor 30 and the second voltage VSS.
  • the fourth control signal CSEL is input to the gate electrode of the sixth transistor 36.
  • the sixth transistor 36 connects the source electrode of the second amplifier transistor 30 and the second read signal line 10.
  • An eighth control signal RRST generated by the control circuit 4 is input to the gate electrode of the seventh transistor 37.
  • the seventh transistor 37 connects the second read signal line and the second voltage VSS.
  • the control circuit 4 connects a first transistor 31, a second transistor 32, a first NAND circuit 40, a second NAND circuit 41, a third transistor 33, a fourth transistor 34, and a seventh transistor via a plurality of wirings (not shown). It is connected to 37.
  • the control circuit 4 includes a first control signal CP, a second control signal VC, a third control signal CS, a fourth control signal CSEL, a fifth control signal CC, a sixth control signal PRC, a seventh control signal SH, and an eighth control signal. By controlling each of the signals RRST, the operation of the differential circuit 3 can be controlled.
  • the photodetection circuit 2 and the difference circuit 3 repeat a reset period P1, an exposure period P2, an exposure readout period P3, a reset readout period P4, a sample hold period P5, a readout line reset period P6, and a readout period P7 in this order.
  • the control circuit 4 puts the photodetection circuit 2 into a reset state, as shown in FIGS. 4A and 6. Further, as shown in FIGS. 5A and 6, the control circuit 4 makes the first transistor 31, the second transistor 32, the third transistor 33, and the fourth transistor 34 conductive, and the fifth transistor 35, the sixth transistor 36, and The seventh transistor 37 is rendered non-conductive. As a result, the voltage at the first electrode 38a (also referred to as N1 node) of the first capacitive element 38 becomes the second voltage VSS, and the voltage at the gate electrode (also referred to as N2 node) of the second amplifier transistor 30 becomes the first voltage VDD. Become.
  • the control circuit 4 puts the photodetection circuit 2 into the exposure state, as shown in FIGS. 4B and 6. Further, as shown in FIGS. 5A and 6, the control circuit 4 maintains the conduction state of the first transistor 31, the second transistor 32, the third transistor 33, and the fourth transistor 34, and maintains the conduction state of the fifth transistor 35 and the sixth transistor 36 and the seventh transistor 37 are maintained non-conductive.
  • the voltage at the N1 node is the second voltage VSS, and the voltage at the N2 node is the first voltage VDD.
  • the exposure readout period P3 is a period in which the exposure readout voltage V EXP is read from the photodetector circuit 2 in the exposure readout state and the readout exposure readout voltage V EXP is taken into the difference circuit 3.
  • the control circuit 4 puts the photodetector circuit 2 into the exposure readout state, as shown in FIGS. 4C and 6. Further, as shown in FIGS. 5B and 6, the control circuit 4 makes the first transistor 31, the fourth transistor 34, and the fifth transistor 35 conductive, and the second transistor 32, the third transistor 33, the sixth transistor 36, and The seventh transistor 37 is rendered non-conductive.
  • the voltage at the N1 node becomes the exposure read voltage V EXP (that is, VDD ⁇ V TH1 ⁇ V PHOTO ⁇ V TH2 ) output from the photodetector circuit 2 in the exposure read state.
  • V EXP exposure read voltage
  • the N2 node is connected to the second voltage VSS via the first transistor 31, fourth transistor 34, and fifth transistor 35 which are in a conductive state, the voltage at the N2 node becomes VSS+V TH3 .
  • V TH3 refers to the threshold voltage of the second amplifier transistor 30.
  • the reset readout period P4 is a period in which the reset readout voltage V RST is read from the photodetector circuit 2 in the reset readout state, and the readout reset readout voltage V RST is taken into the differential circuit 3.
  • the control circuit 4 puts the photodetector circuit 2 into a reset readout state, as shown in FIGS. 4D and 6. Further, as shown in FIGS. 5C and 6, the control circuit 4 makes the fourth transistor 34 conductive, and the first transistor 31, the second transistor 32, the third transistor 33, the fifth transistor 35, the sixth transistor 36, and The seventh transistor 37 is rendered non-conductive.
  • the voltage at the N1 node becomes the reset read voltage V RST (that is, VDD - V TH1 - V TH2 ) output from the photodetector circuit 2 in the reset read state, and compared with the voltage at the N1 node during the exposure read period P3.
  • the exposure voltage V PHOTO increases. Since the N1 node and the N2 node are connected via the first capacitive element 38 through AC coupling, the voltage at the N2 node increases by the exposure voltage V PHOTO in accordance with the increase in the voltage at the N1 node. , VSS+V TH3 +V PHOTO .
  • the control circuit 4 makes both the reset transistor 22 and the selection transistor 23 non-conductive, and makes the state of the photodetector circuit 2 substantially equivalent to the exposure state.
  • the state of the photodetector circuit 2 during the sample hold period P5 is also referred to as a standby state.
  • the control circuit 4 includes a first transistor 31, a second transistor 32, a third transistor 33, a fourth transistor 34, a fifth transistor 35, a sixth transistor 36, and a seventh transistor 37. is in a non-conducting state.
  • the voltage at the N1 node is maintained at the reset read voltage V RST
  • the voltage at the N2 node is maintained at VSS+V TH3 +V PHOTO .
  • the control circuit 4 maintains the photodetector circuit 2 in a standby state, as shown in FIG. Further, as shown in FIGS. 5E and 6, the control circuit 4 makes the seventh transistor 37 conductive, and the first transistor 31, the second transistor 32, the third transistor 33, the fourth transistor 34, the fifth transistor 35, The sixth transistor 36 is rendered non-conductive. Thereby, the second read signal line 10 and the second voltage VSS are electrically connected, and the voltage of the second read signal line 10 is reset to the second voltage VSS. Further, the voltage at the N1 node is maintained at the reset read voltage V RST , and the voltage at the N2 node is maintained at VSS+V TH3 +V PHOTO .
  • the control circuit 4 maintains the photodetection circuit 2 in a standby state, as shown in FIG. Further, as shown in FIGS. 5F and 6, the control circuit 4 turns on the second transistor 32, the fifth transistor 35, and the sixth transistor 36, and makes the first transistor 31, the third transistor 33, the fourth transistor 34, The seventh transistor 37 is rendered non-conductive.
  • the second amplifier transistor 30 transfers a voltage (hereinafter also referred to as a differential voltage V DIFF ) VSS+V PHOTO corresponding to the voltage of the N2 node (that is, VSS+V TH3 +V PHOTO ) from the source electrode to the second readout signal line 10. Output.
  • the control circuit 4 sets the third control signal CS input to the first NAND circuit 40 to an L signal, thereby making the fifth transistor 35 non-conductive and causing a sink current to flow into the second read signal line 10. This can be prevented from occurring.
  • the difference circuit 3 includes the first transistor 31 and the second transistor 32, so that the difference voltage V DIFF that does not depend on the threshold voltage V TH3 of the second amplifier transistor 30 can be generated. It can be output. As a result, even if the optical sensing circuit 1 includes a plurality of differential circuits 3, it is possible to suppress detection unevenness caused by variations in the threshold voltage V TH3 of the second amplifier transistor 30. .
  • the optical sensing circuit 1 when the optical sensing circuit 1 reads out the exposure read voltage V EXP from the optical detection circuit 2, the first transistor 31 is in a conductive state and the second transistor 32 is in a non-conductive state.
  • the difference circuit 3 When reading the reset read voltage V RST from the photodetector circuit 2, the first transistor 31 and the second transistor 32 are made non-conductive, and the difference circuit 3 reads out the difference between the exposure read voltage V EXP and the reset read voltage V RST .
  • a differential voltage V DIFF that does not depend on the threshold voltage V TH3 of the second amplifier transistor 30 is output. be able to.
  • the optical sensing circuit 1 is configured to include a plurality of differential circuits 3, detection unevenness caused by variations in the threshold voltage VTH3 of the second amplifier transistor 30 can be suppressed.
  • the differential circuit 3 may include a bypass transistor 42, as shown in FIG.
  • Bypass transistor 42 is a three-terminal device having a gate electrode, a source electrode, and a drain electrode. Bypass transistor 42 may be composed of an n-channel TFT.
  • a ninth control signal BP generated by the control circuit 4 is input to the gate electrode of the bypass transistor 42 .
  • the bypass transistor 42 connects the first read signal line 7 and the source electrode of the second amplifier transistor 30.
  • the bypass transistor 42 is made conductive and the fourth transistor 34 is made non-conductive, so that the voltage read_aa read from the photodetector circuit 2 is transferred to the second read signal line. 10 can be output directly.
  • the optical sensing circuit 1 may include a plurality of optical detection circuits 2, as shown in FIG.
  • the plurality of photodetection circuits 2 may be arranged in a matrix of m rows and n columns (m and n are natural numbers of 2 or more).
  • the m photodetection circuits 2 in each column may share the first readout signal line 7 and be connected to a single differential circuit 3.
  • each of the plurality of photodetection circuits 2 has a differential circuit. 3, the circuit scale (layout area) of the optical sensing circuit 1 can be reduced.
  • the single difference circuit 3 generates a first difference voltage V based on the exposure read voltage V EXP and the reset read voltage V RST output from the first photo detection circuit 2 among the m photo detection circuits 2.
  • a second differential voltage V based on the exposure read voltage V EXP and the reset read voltage V RST output from the second photo detection circuit 2 of the m photo detection circuits 2. It is configured to output DIFF .
  • the period during which the second photodetector circuit 2 is in the reset state and the exposure state may overlap with the period during which the first photodetector circuit 2 is in the reset state and the exposure state.
  • the light sensing circuit 1 can shift to the exposure readout period P3 of the second light detection circuit 2 after outputting the first differential voltage V DIFF , so that the processing for the m number of light detection circuits 2 can be performed. It can save time.
  • the light sensing circuit 1 includes a plurality of light detection circuits 2 arranged in a matrix, a plurality of readout sections 3b provided for each column of the light detection circuits 2, and a single light detection circuit 2. It may be configured to include a difference generation section 3a. In this case, the circuit scale (layout area) of the optical sensing circuit 1 can be reduced compared to when the differential circuit 3 is provided for each column of the plurality of optical detection circuits 2.
  • the control circuit 4 inputs seventh control signals SH[1], ..., SH[n] that sequentially turn on the plurality of fourth transistors 34 to the plurality of readout sections 3b, and outputs a voltage from each column. It is configured to sequentially read read_aa[1], . . .
  • the control circuit 4 may input the same sixth control signal PRC to the plurality of third transistors 33.
  • the control of the single difference generation section 3a by the control circuit 4 is the same as described above, and therefore the description thereof will be omitted.
  • the optical sensing circuit 1 When the optical sensing circuit 1 is configured to include a plurality of optical detection circuits 2 and a single differential circuit 3, the wiring length of the connection wiring connecting each optical detection circuit 2 and the differential circuit 3 tends to be long. Therefore, in the manufacturing process of the optical sensing circuit 1, the connection wiring is likely to be charged, and as a result, the first capacitor 38 and the second capacitor 39 are likely to be damaged. By forming the first capacitive element 38 and the second capacitive element 39 in a wiring layer different from the connection wiring, damage to the first capacitive element 38 and the second capacitive element 39 during the manufacturing process of the optical sensing circuit 1 can be suppressed. .
  • optical sensing circuit 1 Application of the optical sensing circuit 1 to a sample observation device and a radiation image forming device will be described below.
  • the optical sensing circuit 1 may be applied to a sample observation device for observing samples such as animal cells, plant cells, yeast cells, bacterial cells, etc.
  • the sample observation device may include a container that accommodates a sample, a light source that irradiates the sample with light, and a light sensing circuit 1 that detects a portion of the light scattered by the sample. According to the sample observation device including the optical sensing circuit 1, detection unevenness of the optical sensing circuit 1 can be suppressed, so that it is possible to observe the sample with high accuracy.
  • the optical sensing circuit 1 may be applied to a radiation image forming apparatus.
  • the radiation image forming apparatus may include a scintillator that converts radiation such as ⁇ rays, ⁇ rays, ⁇ rays, etc. into light having a wavelength that can be detected by the photodiode 20, and the optical sensing circuit 1.
  • the radiation image forming apparatus including the optical sensing circuit 1 since detection unevenness of the optical sensing circuit 1 can be suppressed, it is possible to form a radiation image with reduced image unevenness.
  • the optical sensing circuit 1 may be applied to a medical radiation image forming apparatus (also referred to as an X-ray apparatus).
  • the X-ray device may be configured to include a scintillator that converts X-rays into light with a wavelength that can be detected by the photodiode 20 and the optical sensing circuit 1. According to the X-ray apparatus including the optical sensing circuit 1, since the detection unevenness of the optical sensing circuit 1 can be suppressed, it is possible to form an X-ray image with reduced image unevenness.
  • optical sensing circuit and the method for driving the optical sensing circuit of the present disclosure detection unevenness caused by variations in characteristics of the amplification transistors included in the optical detection circuit and the differential circuit can be suppressed.
  • a photodetection circuit including a photodiode having a cathode electrode and a first amplifier transistor having a gate electrode connected to the cathode electrode, and outputting a voltage according to the voltage of the gate electrode, a photodetection circuit having an exposure readout state in which the voltage of the gate electrode varies depending on the amount of light received by the photodiode, and a reset readout state in which the voltage of the gate electrode is a constant predetermined voltage; a second amplifier that calculates a difference between an exposure voltage read from the photodetection circuit in the exposure readout state and a reset voltage read from the photodetection circuit in the reset readout state, the second amplifier outputting the calculated difference; a first transistor that connects the gate electrode of the second amplifier transistor and a drain electrode of the second amplifier transistor; a second transistor that connects the drain electrode of the second amplifier transistor and a first voltage; a differential circuit having A light
  • the control unit may cause the first transistor to be in a non-conducting state and the second transistor to be in a conducting state. ) to (3).
  • the differential circuit includes a capacitive element whose one electrode is connected to the source electrode of the first amplifier transistor and whose other electrode is connected to the gate electrode of the second amplifier transistor. ).
  • the method for driving the optical sensing circuit of the present disclosure can be implemented in the following aspects (6) and (7).
  • a photodetection circuit comprising a photodiode having a cathode electrode and a first amplifier transistor having a gate electrode connected to the cathode electrode, and outputting a voltage according to the voltage of the gate electrode, a photodetection circuit having an exposure readout state in which the voltage of the gate electrode varies depending on the amount of light received by the photodiode, and a reset readout state in which the voltage of the gate electrode is a constant predetermined voltage; a second amplifier that calculates a difference between an exposure voltage read from the photodetection circuit in the exposure readout state and a reset voltage read from the photodetection circuit in the reset readout state, the second amplifier outputting the calculated difference; a first transistor that connects the gate electrode of the second amplifier transistor and a drain electrode of the second amplifier transistor; a second transistor that connects the drain electrode of the second amplifier transistor and a first voltage; A method for driving a light sensing circuit comprising: a differential circuit having a differential circuit; When reading the
  • control unit may cause the first transistor to be in a non-conducting state and the second transistor to be in a conducting state.
  • the optical sensing circuit and the method for driving the optical sensing circuit of the present disclosure have been described above in detail, the optical sensing circuit and the method of driving the optical sensing circuit of the present disclosure are not limited to the above-described embodiments. However, various changes, improvements, etc. can be made without departing from the gist of the present disclosure. It goes without saying that all or part of the above embodiments can be combined as appropriate to the extent that they do not contradict each other.
  • Optical sensing circuit 2 Optical detection circuit 3 Differential circuit 3a Difference generating section 3b Reading section 4 Control circuit 5 Substrate 5a First surface 5b Second surface 6 Power supply line 7 First readout signal line 8 Reset signal line 9 Selection signal line 10 No. 2 readout signal line 20 photodiode 20a anode electrode 20b cathode electrode 21 first amplifier transistor 22 reset transistor 23 selection transistor 30 second amplifier transistor 31 first transistor 32 second transistor 33 third transistor 34 fourth transistor 35 fifth transistor 36 6th transistor 37 7th transistor 38 1st capacitive element 38a 1st electrode 38b 2nd electrode 39 2nd capacitive element 39a 1st electrode 39b 2nd electrode 40 1st NAND circuit 41 2nd NAND circuit 42 Bypass transistor SR Shift register

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Abstract

本開示の光センシング回路は、光検出回路、差分回路および制御回路を含む。光検出回路は、カソード電極を有するフォトダイオードと、カソード電極と接続されたゲート電極を有する第１アンプトランジスタとを有し、第１アンプトランジスタのゲート電極の電圧に応じた電圧を出力する。差分回路は、露光状態の光検出回路から読み出した電圧と、リセット状態の光検出回路から読み出した電圧との差分を求める。差分回路は、求めた差分を出力する第２アンプトランジスタと、第２アンプトランジスタのゲート電極とドレイン電極とを接続する第１トランジスタと、第２アンプトランジスタのドレイン電極と第１電圧とを接続する第２トランジスタとを有する。

Description

光センシング回路およびその駆動方法
　本開示は、光センシング回路およびその駆動方法に関する。
　従来技術の光センシング回路は、例えば特許文献１に記載されている。
特開２０１０－２６８１１０号公報
　本開示の光センシング回路は、カソード電極を有するフォトダイオードと、前記カソード電極と接続されたゲート電極を有する第１アンプトランジスタとを有し、前記ゲート電極の電圧に応じた電圧を出力する光検出回路であって、前記ゲート電極の電圧が前記フォトダイオードの受光量に応じて変動する露光読み出し状態と、前記ゲート電極の電圧が一定の所定電圧となるリセット読み出し状態とを有する光検出回路と、
　前記露光読み出し状態の前記光検出回路から読み出した露光電圧と、前記リセット読み出し状態の前記光検出回路から読み出したリセット電圧との差分を出力する差分回路であって、求めた差分を出力する第２アンプトランジスタと、前記第２アンプトランジスタのゲート電極と前記第２アンプトランジスタのドレイン電極とを接続する第１トランジスタと、前記第２アンプトランジスタの前記ドレイン電極と第１電圧とを接続する第２トランジスタとを有する差分回路と、
　前記光検出回路および前記差分回路を制御する制御部と、を含む。
　本開示の光センシング回路の駆動方法は、カソード電極を有するフォトダイオードと、前記カソード電極と接続されたゲート電極を有する第１アンプトランジスタとを有し、前記ゲート電極の電圧に応じた電圧を出力する光検出回路であって、前記ゲート電極の電圧が前記フォトダイオードの受光量に応じて変動する露光読み出し状態と、前記ゲート電極の電圧が一定の所定電圧となるリセット読み出し状態とを有する光検出回路と、
　前記露光読み出し状態の前記光検出回路から読み出した露光電圧と、前記リセット読み出し状態の前記光検出回路から読み出したリセット電圧との差分を求める差分回路であって、求めた差分を出力する第２アンプトランジスタと、前記第２アンプトランジスタのゲート電極と前記第２アンプトランジスタのドレイン電極とを接続する第１トランジスタと、前記第２アンプトランジスタの前記ドレイン電極と第１電圧とを接続する第２トランジスタとを有する差分回路と、を含む光センシング回路の駆動方法であって、
　前記光検出回路から前記露光電圧を読み出すとき、前記第１トランジスタを導通状態とし、前記第２トランジスタを非導通状態とし、
　前記光検出回路から前記リセット電圧を読み出すとき、前記第１トランジスタおよび前記第２トランジスタを非導通状態とし、
　前記差分回路から前記露光電圧と前記リセット電圧との差分を出力するとき、前記第１トランジスタを非導通状態とし、前記第２トランジスタを導通状態とする。
　本開示の目的、特色、及び利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示の一実施形態に係る光センシング回路の構成を示すブロック図である。 図１の光センシング回路の光検出回路を示す回路図である。 図１の光センシング回路の差分回路を示す回路図である。 リセット状態にある光検出回路の動作を説明する図である。 露光状態にある光検出回路の動作を説明する図である。 露光読み出し状態にある光検出回路の動作を説明する図である。 リセット読み出し状態にある光検出回路の動作を説明する図である。 リセット期間における差分回路の動作を説明する図である。 露光読み出し期間における差分回路の動作を説明する図である。 リセット読み出し期間における差分回路の動作を説明する図である。 サンプルホールド期間における差分回路の動作を説明する図である。 読み出し線リセット期間における差分回路の動作を説明する図である。 読み出し期間における差分回路の動作を説明する図である。 図１の光センシング回路の動作を説明するタイミングチャートである。 図３の差分回路の変形例を示す回路図である。 図３の差分回路の変形例を示す回路図である。
　従来、イメージセンサ回路等の光センシング回路が種々提案されている。光センシング回路は、フォトダイオードと、フォトダイオードの受光量に依存した電圧を出力する増幅トランジスタとを含む光検出回路を複数備えている。そのような光センシング回路では、増幅トランジスタの特性のばらつきに起因する検出ムラが発生することがあった。特許文献１は、フォトダイオードの受光量に依存した電圧と、フォトダイオードの受光量に依存しない電圧との差分をとることで、光検出回路の増幅トランジスタの特性のばらつきに起因する検出ムラを抑制する光センシング回路を開示している。
　従来の光センシング回路は、フォトダイオードの受光量に依存した電圧と、フォトダイオードの受光量に依存しない電圧との差分をとる差分回路が増幅トランジスタを含むため、差分回路の増幅トランジスタの特性のばらつきに起因する検出ムラが発生することがあった。
　以下、添付図面を参照して、本開示の実施形態の光センシング回路およびその駆動方法について説明する。以下で参照する各図は、本開示の実施形態の光センシング回路の主要な構成部材等を示している。本開示の実施形態の光センシング回路は、図示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成を備えていてもよい。また、以下で参照する各図は、模式的なものであり、光センシング回路の構成を必ずしも正確に図示したものではない。
　図１は、本開示の一実施形態に係る光センシング回路の構成を示すブロック図であり、図２は、図１の光センシング回路の光検出回路を示す回路図であり、図３は、図１の光センシング回路の差分回路を示す回路図である。図４Ａは、リセット状態にある光検出回路の動作を説明する図であり、図４Ｂは、露光状態にある光検出回路の動作を説明する図であり、図４Ｃは、露光読み出し状態にある光検出回路の動作を説明する図であり、図４Ｄは、リセット読み出し状態にある光検出回路の動作を説明する図である。図５Ａは、リセット期間における差分回路の動作を説明する図であり、図５Ｂは、露光読み出し期間における差分回路の動作を説明する図であり、図５Ｃは、リセット読み出し期間における差分回路の動作を説明する図であり、図５Ｄは、サンプルホールド期間における差分回路の動作を説明する図であり、図５Ｅは、読み出し線リセット期間における差分回路の動作を説明する図であり、図５Ｆは、読み出し期間における差分回路の動作を説明する図であり、図６は、図１の光センシング回路の動作を説明するタイミングチャートである。図７，８は、図３の差分回路の変形例を示す回路図である。
　本実施形態の光センシング回路１は、光検出回路２、差分回路３および制御回路４を含んでいる。
　光センシング回路１は、図１に示すように、基板５をさらに含んでいる。基板５は、第１面（一方主面）５ａを有している。光検出回路２は、第１面５ａ上に位置している。シフトレジスタＳＲ、差分回路３および制御回路４は、光検出回路２と同様に、第１面５ａ上に位置していてもよい。基板５は、例えばガラス基板、樹脂基板、セラミック基板、半導体基板等であってもよい。シフトレジスタＳＲ、光検出回路２、差分回路３および制御回路４は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）等の無機材料またはアクリル樹脂、ポリカーボネート樹脂等の有機材料からなる絶縁層を介して、第１面５ａ上に配設されていてもよい。シフトレジスタＳＲ、差分回路３および制御回路４は、第１面５ａとは反対側の他方主面上に位置していてもよい。
　制御回路４は、シフトレジスタＳＲ、光検出回路２および差分回路３を制御する。制御回路４は、複数の配線を介して、光検出回路２および差分回路３に制御信号等を供給する。制御回路４は、例えばＩＣ、ＬＳＩ等を含んで構成されていてもよい。
　光センシング回路１は、図１に示すように、電源線６、第１読み出し信号線７、リセット信号線８および選択信号線９を含んでいる。電源線６は、外部電源（図示せず）と接続されており、電源線６には、外部電源で生成される第１電圧ＶＤＤが入力されている。電源線６は、制御回路４を介して、外部電源と接続されていてもよい。光センシング回路１は、第１電圧ＶＤＤよりも低電圧の第２電圧ＶＳＳを光検出回路２および差分回路３に供給するための配線（図示せず）を含んでいる。リセット信号線８および選択信号線９は、制御回路４と接続されている。リセット信号線８および選択信号線９は、制御回路４で生成されるリセット信号ＲＳＴおよび選択信号ＲＳがそれぞれ入力されている。第１読み出し信号線７は、光検出回路２および差分回路３に接続され、選択トランジスタ２３から出力される電圧ｒｅａｄ＿ａａを差分回路３に伝送する。また、シフトレジスタＳＲは制御回路４および差分回路３に接続され、差分回路３から出力電圧を読みだし、制御回路に伝送する。
　光検出回路２は、図２に示すように、フォトダイオード２０、第１アンプトランジスタ２１、リセットトランジスタ２２および選択トランジスタ２３を含んでいる。
　フォトダイオード２０は、アノード電極２０ａおよびカソード電極２０ｂを有している。アノード電極２０ａには、制御回路４で生成されるバイアス電圧が印加されていてもよい。フォトダイオード２０は、ＰＮ型フォトダイオード、ＰＩＮ型フォトダイオード等であってもよく、その他のフォトダイオードであってもよい。
　第１アンプトランジスタ２１、リセットトランジスタ２２および選択トランジスタ２３は、ゲート電極、ソース電極およびドレイン電極を有する３端子素子である。第１アンプトランジスタ２１、リセットトランジスタ２２および選択トランジスタ２３は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）で構成されていてもよい。第１アンプトランジスタ２１、リセットトランジスタ２２および選択トランジスタ２３は、ｎチャネル型ＴＦＴで構成されていてもよい。
　第１アンプトランジスタ２１は、ゲート電極がカソード電極２０ｂに接続され、ソース電極が選択トランジスタ２３のドレイン電極に接続され、ドレイン電極が電源線６に接続されている。リセットトランジスタ２２は、ゲート電極がリセット信号線８に接続され、ソース電極がカソード電極２０ｂに接続され、ドレイン電極が電源線６に接続されている。選択トランジスタ２３は、ゲート電極が選択信号線９に接続され、ソース電極が第１読み出し信号線７に接続され、ドレイン電極が第１アンプトランジスタ２１のソース電極に接続されている。
　光検出回路２は、リセット状態、露光状態、露光読み出し状態およびリセット読み出し状態を有している。制御回路４は、リセット信号ＲＳＴおよび選択信号ＲＳのそれぞれを制御することによって、光検出回路２の状態を制御する。
　リセット状態は、図４Ａに示すように、リセット信号ＲＳＴがハイ（Ｈｉｇｈ：Ｈ）信号とされ、かつ選択信号ＲＳがロー（Ｌｏｗ：Ｌ）信号とされた状態である。Ｈ信号は、第１電圧ＶＤＤと同一電圧の信号であってもよい。Ｌ信号は、第２電圧ＶＳＳと同一電圧の信号であってもよい。リセット状態において、リセットトランジスタ２２は導通状態となり、選択トランジスタ２３は非導通状態となる。リセット状態では、第１アンプトランジスタ２１のゲート電極の電圧（ゲート電圧ともいう）は、ＶＤＤ－ＶＴＨ１となる。ここで、ＶＴＨ１は、リセットトランジスタ２２の閾値電圧を指す。
　露光状態は、図４Ｂに示すように、リセット信号ＲＳＴおよび選択信号ＲＳの両方がＬ信号とされた状態である。露光状態において、リセットトランジスタ２２および選択トランジスタ２３は非導通状態となる。露光状態では、カソード電極２０ｂからフォトダイオード２０の受光量に応じた電流が出力される。このため、第１アンプトランジスタ２１のゲート電圧は、フォトダイオード２０の受光量に応じて変動し、ＶＤＤ－ＶＴＨ１－ＶＰＨＯＴＯとなる。ここで、ＶＰＨＯＴＯは、カソード電極２０ｂから出力される電流による第１アンプトランジスタ２１のゲート電圧の変動を指す。ＶＰＨＯＴＯは、露光電圧とも称される。
　露光読み出し状態は、図４Ｃに示すように、リセット信号ＲＳＴがＬ信号とされ、かつ選択信号ＲＳがＨ信号とされた状態である。露光読み出し状態において、リセットトランジスタ２２は非導通状態となり、選択トランジスタ２３は導通状態となる。露光読み出し状態において、第１アンプトランジスタ２１のゲート電圧は、フォトダイオードの受光量に応じて変動した電圧（すなわち、ＶＤＤ－ＶＴＨ１－ＶＰＨＯＴＯ）であり、選択トランジスタ２３は、第１アンプトランジスタ２１のゲート電圧に応じた電圧ｒｅａｄ＿ａａを第１読み出し信号線７に出力する。露光読み出し状態における電圧ｒｅａｄ＿ａａ（以下、露光読み出し電圧ＶＥＸＰともいう）は、ＶＤＤ－ＶＴＨ１－ＶＰＨＯＴＯ－ＶＴＨ２で与えられる。ここで、ＶＴＨ２は、第１アンプトランジスタ２１の閾値電圧を指す。
　リセット読み出し状態は、図４Ｄに示すように、リセット信号ＲＳＴおよび選択信号ＲＳの両方がＨ信号とされた状態である。リセット読み出し状態において、リセットトランジスタ２２および選択トランジスタ２３は導通状態となる。リセット読み出し状態において、第１アンプトランジスタ２１のゲート電圧は、フォトダイオード２０の受光量に依存しない一定の所定電圧ＶＤＤ－ＶＴＨ１となり、選択トランジスタ２３は、第１アンプトランジスタ２１のゲート電圧に応じた電圧ｒｅａｄ＿ａａを第１読み出し信号線７に出力する。リセット読み出し状態における電圧ｒｅａｄ＿ａａ（以下、リセット読み出し電圧ＶＲＳＴともいう）は、ＶＤＤ－ＶＴＨ１－ＶＴＨ２で与えられる。
　露光電圧ＶＰＨＯＴＯは、露光読み出し電圧ＶＥＸＰとリセット読み出し電圧ＶＲＳＴとの差分をとることによって求めることができる。しかしながら、差分回路もアンプトランジスタを含むため、光センシング回路が複数の差分回路を含む場合、アンプトランジスタの閾値電圧のばらつきに起因する検出ムラが発生することがある。本実施形態の光センシング回路１は、以下に説明するように、差分回路３のアンプトランジスタの閾値電圧のばらつきに起因する検出ムラを抑制することができる。
　差分回路３は、図３に示すように、第２アンプトランジスタ３０、第１トランジスタ３１および第２トランジスタ３２を含んでいる。第２アンプトランジスタ３０、第１トランジスタ３１および第２トランジスタ３２は、ゲート電極、ソース電極およびドレイン電極を有する３端子素子であり、ｎチャネル型ＴＦＴで構成されていてもよい。
　第２アンプトランジスタ３０は、露光読み出し電圧ＶＥＸＰとリセット読み出し電圧ＶＲＳＴとの差分を増幅して出力する。第２アンプトランジスタ３０のゲート電極は、後述する第４トランジスタ３４および第１容量素子３８を介して、第１読み出し信号線７と接続されている。
　第１トランジスタ３１のゲート電極には、制御回路４で生成される第１制御信号ＣＰが入力されている。第１トランジスタ３１は、第２アンプトランジスタ３０のゲート電極と、第２アンプトランジスタ３０のドレイン電極とを接続している。
　第２トランジスタ３２のゲート電極には、制御回路４で生成される第２制御信号ＶＣが入力されている。第２トランジスタ３２は、第２アンプトランジスタ３０のドレイン電極と、第１電圧ＶＤＤとを接続している。
　差分回路３は、図３に示すように、第３トランジスタ３３、第４トランジスタ３４、第５トランジスタ３５、第６トランジスタ３６、および第７トランジスタ３７をさらに含む。第３トランジスタ３３、第４トランジスタ３４、第５トランジスタ３５、第６トランジスタ３６、および第７トランジスタ３７は、ゲート電極、ソース電極およびドレイン電極を有する３端子素子であり、ｎチャネル型ＴＦＴで構成されていてもよい。
　差分回路３は、図３に示すように、第１容量素子３８および第２容量素子３９をさらに含む。第１容量素子３８は、第１電極３８ａおよび第２電極３８ｂを有しており、第２容量素子３９は、第１電極３９ａおよび第２電極３９ｂを有している。
　差分回路３は、図３に示すように、第１ＮＡＮＤ回路４０および第２ＮＡＮＤ回路４１をさらに含む。第１ＮＡＮＤ回路４０および第２ＮＡＮＤ回路４１は、論理積否定（ＮＡＮＤ）の論理ゲート回路である。第１ＮＡＮＤ回路４０および第２ＮＡＮＤ回路４１のそれぞれは、２つの入力端子を有している。第１ＮＡＮＤ回路４０の２つの入力端子には、制御回路４で生成される第３制御信号ＣＳおよび第４制御信号ＣＳＥＬがそれぞれ入力されている。なお、図１，３に示すように、第４制御信号ＣＳＥＬは、シフトレジスタＳＲを介して、第１ＮＡＮＤ回路４０に入力される。第２ＮＡＮＤ回路４１の２つの入力端子には、第１ＮＡＮＤ回路４０の出力および制御回路４で生成される第５制御信号ＣＣがそれぞれ入力されている。
　差分回路３は、図３に示すように、第２読み出し信号線１０をさらに含む。第２読み出し信号線１０は、第２アンプトランジスタ３０によって増幅された露光読み出し電圧ＶＥＸＰとリセット読み出し電圧ＶＲＳＴとの差分を外部へ出力するための配線である。
　以下では、差分回路３における第３トランジスタ３３および第４トランジスタ３４を除く部分は、差分生成部３ａとも称され、差分回路３における第３トランジスタ３３および第４トランジスタ３４を含む部分は、読み出し部３ｂとも称される（図３参照）。
　第３トランジスタ３３のゲート電極には、制御回路４で生成される第６制御信号ＰＲＣが入力されている。第３トランジスタ３３は、第１読み出し信号線７と、第１電圧ＶＤＤよりも低電圧の第２電圧ＶＳＳとを接続している。
　第４トランジスタ３４のゲート電極には、制御回路４で生成される第７制御信号ＳＨが入力されている。第４トランジスタ３４は、第１読み出し信号線７と、第１容量素子３８の第１電極３８ａおよび第２容量素子３９の第１電極３９ａとを接続している。
　第５トランジスタ３５のゲート電極には、第２ＮＡＮＤ回路４１の出力が入力されている。第５トランジスタ３５は、第２アンプトランジスタ３０のソース電極と、第２電圧ＶＳＳとを接続している。
　第６トランジスタ３６のゲート電極には、第４制御信号ＣＳＥＬが入力されている。第６トランジスタ３６は、第２アンプトランジスタ３０のソース電極と、第２読み出し信号線１０とを接続している。
　第７トランジスタ３７のゲート電極には、制御回路４で生成される第８制御信号ＲＲＳＴが入力されている。第７トランジスタ３７は、第２読み出し信号線と、第２電圧ＶＳＳとを接続している。
　制御回路４は、複数の配線（図示せず）を介して、第１トランジスタ３１、第２トランジスタ３２、第１ＮＡＮＤ回路４０、第２ＮＡＮＤ回路４１、第３トランジスタ３３、第４トランジスタ３４および第７トランジスタ３７と接続されている。制御回路４は、第１制御信号ＣＰ、第２制御信号ＶＣ、第３制御信号ＣＳ、第４制御信号ＣＳＥＬ、第５制御信号ＣＣ、第６制御信号ＰＲＣ、第７制御信号ＳＨおよび第８制御信号ＲＲＳＴのそれぞれを制御することによって、差分回路３の動作を制御することができる。
　光検出回路２および差分回路３は、リセット期間Ｐ１、露光期間Ｐ２、露光読み出し期間Ｐ３、リセット読み出し期間Ｐ４、サンプルホールド期間Ｐ５、読み出し線リセット期間Ｐ６および読み出し期間Ｐ７をこの順に繰り返す。
　リセット期間Ｐ１において、制御回路４は、図４Ａ，６に示すように、光検出回路２をリセット状態とする。また、制御回路４は、図５Ａ，６に示すように、第１トランジスタ３１、第２トランジスタ３２および第３トランジスタ３３、第４トランジスタ３４を導通状態とし、第５トランジスタ３５、第６トランジスタ３６および第７トランジスタ３７を非導通状態とする。これにより、第１容量素子３８の第１電極３８ａ（Ｎ１ノードともいう）の電圧が第２電圧ＶＳＳとなり、第２アンプトランジスタ３０のゲート電極（Ｎ２ノードともいう）の電圧が第１電圧ＶＤＤとなる。
　露光期間Ｐ２において、制御回路４は、図４Ｂ，６に示すように、光検出回路２を露光状態とする。また、制御回路４は、図５Ａ，６に示すように、第１トランジスタ３１、第２トランジスタ３２および第３トランジスタ３３、第４トランジスタ３４の導通状態を維持し、第５トランジスタ３５、第６トランジスタ３６および第７トランジスタ３７の非導通状態を維持する。Ｎ１ノードの電圧は第２電圧ＶＳＳであり、Ｎ２ノードの電圧は第１電圧ＶＤＤである。
　露光読み出し期間Ｐ３は、露光読み出し状態の光検出回路２から露光読み出し電圧ＶＥＸＰを読み出し、読み出した露光読み出し電圧ＶＥＸＰを差分回路３に取り込む期間である。露光読み出し期間Ｐ３において、制御回路４は、図４Ｃ，６に示すように、光検出回路２を露光読み出し状態とする。また、制御回路４は、図５Ｂ，６に示すように、第１トランジスタ３１、第４トランジスタ３４および第５トランジスタ３５を導通状態とし、第２トランジスタ３２、第３トランジスタ３３、第６トランジスタ３６および第７トランジスタ３７を非導通状態とする。これにより、Ｎ１ノードの電圧は、露光読み出し状態の光検出回路２から出力される露光読み出し電圧ＶＥＸＰ（すなわち、ＶＤＤ－ＶＴＨ１－ＶＰＨＯＴＯ－ＶＴＨ２）となる。また、Ｎ２ノードは、導通状態の第１トランジスタ３１、第４トランジスタ３４および第５トランジスタ３５を介して、第２電圧ＶＳＳと接続されるため、Ｎ２ノードの電圧は、ＶＳＳ＋ＶＴＨ３となる。ここで、ＶＴＨ３は、第２アンプトランジスタ３０の閾値電圧を指す。
　リセット読み出し期間Ｐ４は、リセット読み出し状態の光検出回路２からリセット読み出し電圧ＶＲＳＴを読み出し、読み出したリセット読み出し電圧ＶＲＳＴを差分回路３に取り込む期間である。リセット読み出し期間Ｐ４において、制御回路４は、図４Ｄ，６に示すように、光検出回路２をリセット読み出し状態とする。また、制御回路４は、図５Ｃ，６に示すように、第４トランジスタ３４を導通状態とし、第１トランジスタ３１、第２トランジスタ３２、第３トランジスタ３３、第５トランジスタ３５、第６トランジスタ３６および第７トランジスタ３７を非導通状態とする。これにより、Ｎ１ノードの電圧は、リセット読み出し状態の光検出回路２から出力されるリセット読み出し電圧ＶＲＳＴ（すなわち、ＶＤＤ－ＶＴＨ１－ＶＴＨ２）となり、露光読み出し期間Ｐ３におけるＮ１ノードの電圧と比べて、露光電圧ＶＰＨＯＴＯ分だけ上昇する。Ｎ１ノードとＮ２ノードとは、第１容量素子３８を介して、ＡＣカップリング接続されているため、Ｎ２ノードの電圧は、Ｎ１ノードの電圧の上昇に応じて、露光電圧ＶＰＨＯＴＯ分だけ上昇し、ＶＳＳ＋ＶＴＨ３＋ＶＰＨＯＴＯとなる。
　サンプルホールド期間Ｐ５において、制御回路４は、リセットトランジスタ２２および選択トランジスタ２３の両方を非導通状態とし、光検出回路２の状態を露光状態と実質的に等価な状態とする。サンプルホールド期間Ｐ５における光検出回路２の状態は、スタンバイ状態とも称される。また、制御回路４は、図５Ｄ，６に示すように、第１トランジスタ３１、第２トランジスタ３２、第３トランジスタ３３、第４トランジスタ３４、第５トランジスタ３５、第６トランジスタ３６および第７トランジスタ３７を非導通状態とする。これにより、Ｎ１ノードの電圧は、リセット読み出し電圧ＶＲＳＴに維持され、Ｎ２ノードの電圧は、ＶＳＳ＋ＶＴＨ３＋ＶＰＨＯＴＯに維持される。
　読み出し線リセット期間Ｐ６において、制御回路４は、図６に示すように、光検出回路２をスタンバイ状態に維持する。また、制御回路４は、図５Ｅ，６に示すように、第７トランジスタ３７を導通状態とし、第１トランジスタ３１、第２トランジスタ３２、第３トランジスタ３３、第４トランジスタ３４、第５トランジスタ３５、第６トランジスタ３６を非導通状態とする。これにより、第２読み出し信号線１０と第２電圧ＶＳＳとが電気的に接続され、第２読み出し信号線１０の電圧が、第２電圧ＶＳＳにリセットされる。また、Ｎ１ノードの電圧は、リセット読み出し電圧ＶＲＳＴに維持され、Ｎ２ノードの電圧は、ＶＳＳ＋ＶＴＨ３＋ＶＰＨＯＴＯに維持される。
　読み出し期間Ｐ７において、制御回路４は、図６に示すように、光検出回路２をスタンバイ状態に維持する。また、制御回路４は、図５Ｆ，６に示すように、第２トランジスタ３２、第５トランジスタ３５および第６トランジスタ３６を導通状態とし、第１トランジスタ３１、第３トランジスタ３３、第４トランジスタ３４、第７トランジスタ３７を非導通状態とする。これにより、第２アンプトランジスタ３０は、Ｎ２ノードの電圧（すなわち、ＶＳＳ＋ＶＴＨ３＋ＶＰＨＯＴＯ）に応じた電圧（以下、差分電圧ＶＤＩＦＦともいう）ＶＳＳ＋ＶＰＨＯＴＯを、ソース電極から第２読み出し信号線１０に出力する。
　読み出し期間Ｐ７では、第５トランジスタ３５を導通状態とすることで、第２アンプトランジスタ３０のソース電極にシンク電流を発生させることができる。これにより、差分電圧ＶＤＩＦＦを素早くかつ安定して出力することが可能となる。なお、差分回路３は、第２読み出し信号線１０にシンク電流を発生させなくてもよい。制御回路４は、読み出し期間Ｐ７において、第１ＮＡＮＤ回路４０に入力する第３制御信号ＣＳをＬ信号とすることで、第５トランジスタ３５を非導通状態とし、第２読み出し信号線１０にシンク電流が発生しないようにすることができる。
　上記のように、本開示の光センシング回路１は、差分回路３が第１トランジスタ３１および第２トランジスタ３２を含むことで、第２アンプトランジスタ３０の閾値電圧ＶＴＨ３に依存しない差分電圧ＶＤＩＦＦを出力することができる。その結果、光センシング回路１は、複数の差分回路３を含んで構成されている場合であっても、第２アンプトランジスタ３０の閾値電圧ＶＴＨ３のばらつきに起因する検出ムラを抑制することができる。
　また、本開示の光センシング回路の駆動方法は、光センシング回路１を、光検出回路２から露光読み出し電圧ＶＥＸＰを読み出すとき、第１トランジスタ３１を導通状態とし、第２トランジスタ３２を非導通状態とし、光検出回路２からリセット読み出し電圧ＶＲＳＴを読み出すとき、第１トランジスタ３１および第２トランジスタ３２を非導通状態とし、差分回路３から露光読み出し電圧ＶＥＸＰとリセット読み出し電圧ＶＲＳＴとの差分を出力するとき、第１トランジスタ３１を非導通状態とし、第２トランジスタ３２を導通状態とするように駆動することで、第２アンプトランジスタ３０の閾値電圧ＶＴＨ３に依存しない差分電圧ＶＤＩＦＦを出力することができる。その結果、光センシング回路１が複数の差分回路３を含んで構成されている場合であっても、第２アンプトランジスタ３０の閾値電圧ＶＴＨ３のばらつきに起因する検出ムラを抑制することができる。
　差分回路３は、図７に示すように、バイパストランジスタ４２を含んでいてもよい。バイパストランジスタ４２は、ゲート電極、ソース電極およびドレイン電極を有する３端子素子である。バイパストランジスタ４２は、ｎチャネル型ＴＦＴで構成されていてもよい。バイパストランジスタ４２のゲート電極には、制御回路４で生成される第９制御信号ＢＰが入力される。バイパストランジスタ４２は、第１読み出し信号線７と、第２アンプトランジスタ３０のソース電極とを接続している。露光読み出し期間Ｐ３およびリセット読み出し期間Ｐ４において、バイパストランジスタ４２を導通状態とすることで、第４トランジスタ３４を非導通状態とすることで、光検出回路２から読み出した電圧ｒｅａｄ＿ａａを第２読み出し信号線１０に直接出力することができる。光検出回路２から読み出した電圧ｒｅａｄ＿ａａと、差分回路３から出力された電圧ＶＳＳ＋ＶＰＨＯＴＯとを外部機器を用いて解析することで、差分回路３の動作を検査することが可能となる。
　光センシング回路１は、図１に示すように、複数の光検出回路２を含んでいてもよい。複数の光検出回路２は、ｍ行ｎ列（ｍ，ｎは、２以上の自然数）のマトリクス状に配列されていてもよい。各列のｍ個の光検出回路２は、第１読み出し信号線７を共有し、単一の差分回路３に接続されていてもよく、この場合、複数の光検出回路２のそれぞれに差分回路３を設けるときと比べて、光センシング回路１の回路規模（レイアウト面積）を低減することができる。単一の差分回路３は、ｍ個の光検出回路２のうちの第１の光検出回路２から出力される露光読み出し電圧ＶＥＸＰおよびリセット読み出し電圧ＶＲＳＴに基づいて、第１の差分電圧ＶＤＩＦＦを出力し、続いて、ｍ個の光検出回路２のうちの第２の光検出回路２から出力される露光読み出し電圧ＶＥＸＰおよびリセット読み出し電圧ＶＲＳＴに基づいて、第２の差分電圧ＶＤＩＦＦを出力するように構成されている。第２の光検出回路２がリセット状態および露光状態である期間は、第１の光検出回路２がリセット状態および露光状態である期間と重複していてもよい。この場合、光センシング回路１は、第１の差分電圧ＶＤＩＦＦを出力した後、第２の光検出回路２の露光読み出し期間Ｐ３に移行することができるので、ｍ個の光検出回路２に対する処理時間を短縮することができる。
　光センシング回路１は、図８に示すように、マトリクス状に配列された複数の光検出回路２と、複数の光検出回路２の列ごとに設けられた複数の読み出し部３ｂと、単一の差分生成部３ａとを含んで構成されていてもよい。この場合、複数の光検出回路２の列ごとに差分回路３を設けるときと比べて、光センシング回路１の回路規模（レイアウト面積）を低減することができる。制御回路４は、複数の第４トランジスタ３４を順次導通状態とする第７制御信号ＳＨ［１］，…，ＳＨ［ｎ］を複数の読み出し部３ｂにそれぞれ入力し、各列から出力される電圧ｒｅａｄ＿ａａ［１］，…，ｒｅａｄ＿ａａ［ｎ］をＮ１ノードに順次読み出すように構成されている。制御回路４は、複数の第３トランジスタ３３に同じ第６制御信号ＰＲＣを入力してよい。制御回路４による単一の差分生成部３ａの制御は、上記と同様であるため、説明を省略する。
　光センシング回路１が複数の光検出回路２と単一の差分回路３とを含んで構成される場合、各光検出回路２と差分回路３とを接続する接続配線の配線長が長くなりやすい。このため、光センシング回路１の製造工程において、接続配線が帯電しやすくなり、その結果、第１容量素子３８および第２容量素子３９が破損しやすくなる。第１容量素子３８および第２容量素子３９を、接続配線とは異なる配線層に形成することで、光センシング回路１の製造工程における第１容量素子３８および第２容量素子３９の破損を抑制できる。
　以下、光センシング回路１の試料観察装置および放射線画像形成装置への適用について説明する。
　光センシング回路１は、動物細胞、植物細胞、酵母細胞、細菌細胞等の試料を観察する試料観察装置に適用されてもよい。試料観察装置は、試料を収容する容器と、試料に光を照射する光源と、試料によって散乱された光の一部を検出する光センシング回路１とを含んで構成されていてもよい。光センシング回路１を含む試料観察装置によれば、光センシング回路１の検出ムラを抑制できるため、試料を精度よく観察することが可能となる。
　光センシング回路１は、放射線画像形成装置に適用されてもよい。放射線画像形成装置は、α線、β線、γ線等の放射線をフォトダイオード２０が検出し得る波長の光に変換するシンチレータと、光センシング回路１とを含んで構成されていてもよい。光センシング回路１を含む放射線画像形成装置によれば、光センシング回路１の検出ムラを抑制できるため、画像ムラが低減された放射線画像を形成することが可能となる。特に、光センシング回路１は、医療用の放射線画像形成装置（レントゲン装置ともいう）に適用されてもよい。レントゲン装置は、Ｘ線をフォトダイオード２０が検出し得る波長の光に変換するシンチレータと、光センシング回路１とを含んで構成されていてもよい。光センシング回路１を含むレントゲン装置によれば、光センシング回路１の検出ムラを抑制できるため、画像ムラが低減されたＸ線画像を形成することが可能となる。
　本開示の光センシング回路および光センシング回路の駆動方法によれば、光検出回路および差分回路に含まれる増幅トランジスタの特性のばらつきに起因する検出ムラを抑制できる。
　本開示の光センシング回路は、以下の態様（１）～（５）で実施可能である。
（１）カソード電極を有するフォトダイオードと、前記カソード電極と接続されたゲート電極を有する第１アンプトランジスタとを有し、前記ゲート電極の電圧に応じた電圧を出力する光検出回路であって、前記ゲート電極の電圧が前記フォトダイオードの受光量に応じて変動する露光読み出し状態と、前記ゲート電極の電圧が一定の所定電圧となるリセット読み出し状態とを有する光検出回路と、
　前記露光読み出し状態の前記光検出回路から読み出した露光電圧と、前記リセット読み出し状態の前記光検出回路から読み出したリセット電圧との差分を求める差分回路であって、求めた差分を出力する第２アンプトランジスタと、前記第２アンプトランジスタのゲート電極と前記第２アンプトランジスタのドレイン電極とを接続する第１トランジスタと、前記第２アンプトランジスタの前記ドレイン電極と第１電圧とを接続する第２トランジスタとを有する差分回路と、
　前記光検出回路および前記差分回路を制御する制御部と、を含む光センシング回路。
（２）前記光検出回路から前記露光電圧を読み出すとき、前記制御部は、前記第１トランジスタを導通状態とし、前記第２トランジスタを非導通状態とする、上記（１）に記載の光センシング回路。
（３）前記光検出回路から前記リセット電圧を読み出すとき、前記制御部は、前記第１トランジスタおよび前記第２トランジスタを非導通状態とする、上記（１）または（２）に記載の光検出装置。
（４）前記差分回路から前記露光電圧と前記リセット電圧との差分を出力するとき、前記制御部は、前記第１トランジスタを非導通状態とし、前記第２トランジスタを導通状態とする、上記（１）～（３）のいずれかに記載の光センシング回路。
（５）前記差分回路は、一方の電極が第１アンプトランジスタのソース電極と接続され、他方の電極が第２アンプトランジスタのゲート電極と接続される容量素子を含む、上記（１）～（４）のいずれかに記載の光センシング回路。
　本開示の光センシング回路の駆動方法は、以下の態様（６），（７）で実施可能である。
（６）カソード電極を有するフォトダイオードと、前記カソード電極と接続されたゲート電極を有する第１アンプトランジスタとを有し、前記ゲート電極の電圧に応じた電圧を出力する光検出回路であって、前記ゲート電極の電圧が前記フォトダイオードの受光量に応じて変動する露光読み出し状態と、前記ゲート電極の電圧が一定の所定電圧となるリセット読み出し状態とを有する光検出回路と、
　前記露光読み出し状態の前記光検出回路から読み出した露光電圧と、前記リセット読み出し状態の前記光検出回路から読み出したリセット電圧との差分を求める差分回路であって、求めた差分を出力する第２アンプトランジスタと、前記第２アンプトランジスタのゲート電極と前記第２アンプトランジスタのドレイン電極とを接続する第１トランジスタと、前記第２アンプトランジスタの前記ドレイン電極と第１電圧とを接続する第２トランジスタとを有する差分回路と、を含む光センシング回路の駆動方法であって、
　前記光検出回路から前記露光電圧を読み出すとき、前記第１トランジスタを導通状態とし、前記第２トランジスタを非導通状態とし、
　前記光検出回路から前記リセット電圧を読み出すとき、前記第１トランジスタおよび前記第２トランジスタを非導通状態とし、
　前記差分回路から前記露光電圧と前記リセット電圧との差分を出力するとき、前記第１トランジスタを非導通状態とし、前記第２トランジスタを導通状態とする、光センシング回路の駆動方法。
（７）前記差分回路から前記露光電圧と前記リセット電圧との差分を出力するとき、前記制御部は、前記第１トランジスタを非導通状態とし、前記第２トランジスタを導通状態とする、上記（６）に記載の光センシング回路の駆動方法。
　以上、本開示の光センシング回路および光センシング回路の駆動方法の実施形態について詳細に説明したが、本開示の光センシング回路および光センシング回路の駆動方法は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。
　１　　　光センシング回路
　２　　　光検出回路
　３　　　差分回路
　３ａ　　差分生成部
　３ｂ　　読み出し部
　４　　　制御回路
　５　　　基板
　５ａ　　第１面
　５ｂ　　第２面
　６　　　電源線
　７　　　第１読み出し信号線
　８　　　リセット信号線
　９　　　選択信号線
　１０　　第２読み出し信号線
　２０　　フォトダイオード
　２０ａ　アノード電極
　２０ｂ　カソード電極
　２１　　第１アンプトランジスタ
　２２　　リセットトランジスタ
　２３　　選択トランジスタ
　３０　　第２アンプトランジスタ
　３１　　第１トランジスタ
　３２　　第２トランジスタ
　３３　　第３トランジスタ
　３４　　第４トランジスタ
　３５　　第５トランジスタ
　３６　　第６トランジスタ
　３７　　第７トランジスタ
　３８　　第１容量素子
　３８ａ　第１電極
　３８ｂ　第２電極
　３９　　第２容量素子
　３９ａ　第１電極
　３９ｂ　第２電極
　４０　　第１ＮＡＮＤ回路
　４１　　第２ＮＡＮＤ回路
　４２　　バイパストランジスタ
　ＳＲ　　シフトレジスタ

Claims (7)

  1. 　カソード電極を有するフォトダイオードと、前記カソード電極と接続されたゲート電極を有する第１アンプトランジスタとを有し、前記ゲート電極の電圧に応じた電圧を出力する光検出回路であって、前記ゲート電極の電圧が前記フォトダイオードの受光量に応じて変動する露光読み出し状態と、前記ゲート電極の電圧が一定の所定電圧となるリセット読み出し状態とを有する光検出回路と、
    　前記露光読み出し状態の前記光検出回路から読み出した露光電圧と、前記リセット読み出し状態の前記光検出回路から読み出したリセット電圧との差分を求める差分回路であって、求めた差分を出力する第２アンプトランジスタと、前記第２アンプトランジスタのゲート電極と前記第２アンプトランジスタのドレイン電極とを接続する第１トランジスタと、前記第２アンプトランジスタの前記ドレイン電極と第１電圧とを接続する第２トランジスタとを有する差分回路と、
    　前記光検出回路および前記差分回路を制御する制御部と、を含む光センシング回路。
  2. 　前記光検出回路から前記露光電圧を読み出すとき、前記制御部は、前記第１トランジスタを導通状態とし、前記第２トランジスタを非導通状態とする、請求項１に記載の光センシング回路。
  3. 　前記光検出回路から前記リセット電圧を読み出すとき、前記制御部は、前記第１トランジスタおよび前記第２トランジスタを非導通状態とする、請求項１または２に記載の光検出装置。
  4. 　前記差分回路から前記露光電圧と前記リセット電圧との差分を出力するとき、前記制御部は、前記第１トランジスタを非導通状態とし、前記第２トランジスタを導通状態とする、請求項１または２に記載の光センシング回路。
  5. 　前記差分回路は、一方の電極が第１アンプトランジスタのソース電極と接続され、他方の電極が第２アンプトランジスタのゲート電極と接続される容量素子を含む、請求項１または２に記載の光センシング回路。
  6. 　カソード電極を有するフォトダイオードと、前記カソード電極と接続されたゲート電極を有する第１アンプトランジスタとを有し、前記ゲート電極の電圧に応じた電圧を出力する光検出回路であって、前記ゲート電極の電圧が前記フォトダイオードの受光量に応じて変動する露光読み出し状態と、前記ゲート電極の電圧が一定の所定電圧となるリセット読み出し状態とを有する光検出回路と、
    　前記露光読み出し状態の前記光検出回路から読み出した露光電圧と、前記リセット読み出し状態の前記光検出回路から読み出したリセット電圧との差分を求める差分回路であって、求めた差分を出力する第２アンプトランジスタと、前記第２アンプトランジスタのゲート電極と前記第２アンプトランジスタのドレイン電極とを接続する第１トランジスタと、前記第２アンプトランジスタの前記ドレイン電極と第１電圧とを接続する第２トランジスタとを有する差分回路と、を含む光センシング回路の駆動方法であって、
    　前記光検出回路から前記露光電圧を読み出すとき、前記第１トランジスタを導通状態とし、前記第２トランジスタを非導通状態とし、
    　前記光検出回路から前記リセット電圧を読み出すとき、前記第１トランジスタおよび前記第２トランジスタを非導通状態とし、
    　前記差分回路から前記露光電圧と前記リセット電圧との差分を出力するとき、前記第１トランジスタを非導通状態とし、前記第２トランジスタを導通状態とする、光センシング回路の駆動方法。
  7. 　前記差分回路から前記露光電圧と前記リセット電圧との差分を出力するとき、前記制御部は、前記第１トランジスタを非導通状態とし、前記第２トランジスタを導通状態とする、請求項６に記載の光センシング回路の駆動方法。
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