JP5661399B2 - 光センサ、および光センサアレイ - Google Patents
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- 230000003287 optical effect Effects 0.000 title claims description 61
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 171
- 230000008859 change Effects 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 95
- 230000001419 dependent effect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 239000010409 thin film Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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Description
本発明は、前述の知見に基づいて成されたものであり、厚膜アモルファスシリコンを光に依存した可変抵抗素子として使用する光センサ、および光センサアレイにおいて、厚膜アモルファスシリコンと上部電極との間に、低抵抗のn型アモルファスシリコン膜を挿入して接続面に形成されるダイオードにより、光伝導による光電流を増幅して出力することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)光センサであって、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられ、第1基準電圧が入力される上部電極と、オン状態の時に前記下部電極に第1電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記スイッチ回路がオン状態において、前記アモルファスシリコン膜に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有する。
(2)(1)において、前記下部電極と第2基準電圧との間に接続される容量素子を有する。
(3)(2)において、前記第1基準電圧と前記第2基準電圧とは同一の電圧である。
(4)(1)ないし(3)の何れかにおいて、前記第1電源電圧は、前記第1基準電圧よりも高電位の電圧である。
(5)(1)ないし(4)の何れかにおいて、前記アモルファスシリコン膜の膜厚は、500nm以上である。
(6)(5)において、前記アモルファスシリコン膜の膜厚は、1200nm以下である。
(8)(7)において、前記各光センサ画素は、前記下部電極と第2基準電圧との間に接続される容量素子を有する。
(9)(7)または(8)において、第1電極が前記n個の読出線の中の対応する読出線に接続されるとともに、第2電極に第1電源電圧が入力され、制御電極に第2クロックが入力されるn個の第2トランジスタとを有する。
(10)(9)において、前記各第2トランジスタは、前記第2クロックによりオンとなった時に、前記各読出線に前記第1電源電圧を入力し、次に前記第2クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態とする。
(11)(10)において、前記第1クロックは、前記第2クロックの後にオンとなり、前記各光センサ画素の前記第1トランジスタは、前記第1クロックによりオンとなった時に、前記下部電極と前記各読出線とを接続する。
(13)(12)において、前記各光センサ画素と前記各補償用の光センサ画素は、前記下部電極と第2基準電圧との間に接続される容量素子を有する。
(15)(14)において、前記各第3トランジスタは、前記第2クロックによりオンとなった時に、前記各読出線に前記第1電源電圧を入力し、次に前記第2クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態となし、前記第4トランジスタは、前記第2クロックによりオンとなった時に、前記補償用画素の読出線に前記第1電源電圧を入力し、次に前記第2クロックが入力されるまでのオフの期間、前記補償用画素の読出線をフローティング状態とする。
(16)(15)において、前記第1クロックは、前記第2クロックの後にオンとなり、前記各光センサ画素の前記第1トランジスタは、前記第1クロックによりオンとなった時に、前記下部電極と前記n個の読出線の中の対応する読出線とを接続し、前記各補償用の光センサ画素の前記第2トランジスタは、前記第1クロックによりオンとなった時に、前記下部電極と前記補償用画素の読出線とを接続する。
(18)(17)において、前記m個の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1クロックを供給する走査回路を有する。
(19)(9)、(10)、(11)、(14)、(15)ないし(16)の何れかにおいて、前記第1電源電圧は、前記第1基準電圧よりも高電位の電圧である。
(20)(8)または(13)において、前記第1基準電圧と前記第2基準電圧とは同一の電圧である。
(21)(8)ないし(16)の何れかにおいて、前記各光センサ画素のセンサ出力電圧と、前記補償用の光センサ画素の補償用信号電圧とが入力される信号処理回路を有し、前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをA/D変換するA/D変換器と、前記A/D変換器で変換された前記各センサ出力電圧のデジタル値から、前記A/D変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有する。
本発明によれば、厚膜アモルファスシリコンを光に依存した可変抵抗素子として使用する光センサ、および光センサアレイにおいて、厚膜アモルファスシリコンと上部電極との間に、低抵抗のn型アモルファスシリコン膜を挿入して接続面に形成されるダイオードにより、光伝導による光電流を増幅して出力することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[本発明の光センサ]
本発明では、光センサ素子として、アモルファスシリコン膜(a−Si)と、燐(ドーズ)をドープしたn型アモルファスシリコン膜(n+a−Si)を使用する。
図1は、本発明の実施例の光センサアレイにおいて使用される1画素の光センサの断面構造を示す断面図である。
図1に示すように、本発明の光センサは、下部電極25と、下部電極25上に積層されるアモルファスシリコン膜(a−Si)24と、アモルファスシリコン膜(a−Si)24上に積層され、燐(ドーズ)をドープしたn型アモルファスシリコン膜(n+a−Si)23と、n型アモルファスシリコン膜(n+a−Si)23上に配置される上部電極22とで構成される。即ち、本実施例では、上部電極22と下部電極25との間に、n型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24とを挟持した構造である。
ここで、上部電極22と下部電極25とはそれぞれ、アモルファスシリコン膜(a−Si)24と、n型アモルファスシリコン膜(n+a−Si)23とオーミックな接続を取れるもの、又は、後述する順バイアス方向に関してはオーミックな接続を取れるものを選択するのが好ましい。また、光センサとして用いるため、光の入射側の電極は、所望の波長の光を透過するものを選ぶ必要がある。一例を挙げれば、上部電極22は、ITO(Indium Tin Oxide)、下部電極25は、MoW/Al−Si/MoWで構成される。
図2のDに示すように、n型アモルファスシリコン膜(n+a−Si)23は、アモルファスシリコン膜(a−Si)24に比べ強いn型半導体であるため、n型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24の接続面は、アモルファスシリコン膜(a−Si)24側を正極(アノード)に、n型アモルファスシリコン膜(n+a−Si)23側を負極(カソード)にしたときに順方向となるようなダイオード特性を示す。
また、アモルファスシリコン膜(a−Si)に光が入射すると電子が励起され、電子−ホールの対ができ、伝導キャリアが増加し電流が増大する。すなわち、図2のASに示すように、アモルファスシリコン膜(a−Si)は、光により変化する光依存性可変抵抗素子として機能する。これは光伝導と呼ばれる現象である。
この光伝導を用いた光センサを実用化するためには、図1中において、tで示すアモルファスシリコン膜(a−Si)24の膜厚が重要な因子となる。
図3は、アモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係の一例を示すグラフである。図3において、Aは、光を照射した時のアモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係を示し、Bは、光を照射しない時のアモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係を示す。
図3に示すように、アモルファスシリコン膜(a−Si)の厚みが170nmと薄い場合には、アモルファスシリコン膜(a−Si)の抵抗が低く、光を照射しない状態、すなわち暗時に流れる電流(バイアス電流又は暗電流)が大きいため、光照射時の光伝導による抵抗変化による電流増加はバイアス電流に埋もれ観測(分離)できない。
一方、アモルファスシリコン膜(a−Si)の膜厚を500nm、1000nm、1200nmと厚くすると厚み方向(電極間の間隔)の抵抗が大きくなり、バイアス電流が低下する。このため、図3に示すように、光照射時の光伝導による抵抗変化による電流増加とバイアス電流の間に差が現れ、これは光量に依存する。この差を測定することで、本構造を光センサとして利用できる。
これは、以下の理由による。図5に示すように、本発明の光センサにおいて、暗時のバイアス電流が流れている状態で、ダイオードD、及びアモルファスシリコン膜(a−Si)の光依存性可変抵抗素子ASにかかる電圧をそれぞれVd、Vrとする。ここで、VD=Vd+Vr。この状態で、光が照射されると、光伝導によりアモルファスシリコン膜(a−Si)の光依存性可変抵抗素子ASの抵抗値が低くなり、Vrが減少し、Vdが増大することで、ダイオードにかかる順方向電圧が増加する。
ダイオードの順方向電圧電流特性は、図6に示すように、電圧変化に対して急峻に電流が増加する。この電流増加は、アモルファスシリコン膜(a−Si)の光依存性可変抵抗素子ASへの伝導キャリア注入と等価となり、更にアモルファスシリコン膜(a−Si)の光依存性可変抵抗素子ASの実効的な抵抗を下げることになる。
最終的には、ダイオードDにかかる順方向電圧の増加Vd’によるダイオード中の拡散キャリアと、低抵抗になったアモルファスシリコン膜(a−Si)の光依存性可変抵抗素子ASの抵抗値と、流れる電流により定まる分圧Vr’の平衡が取れた電流が流れることになる。
このように、アモルファスシリコン膜(a−Si)の上に、n型アモルファスシリコン膜(n+a−Si)を積層することで、n型アモルファスシリコン膜(n+a−Si)と、アモルファスシリコン膜(a−Si)とで構成されるダイオードにより増幅された光電流を得ることができる。
図7は、本発明の実施例1の光センサアレイの回路構成を示す回路図である。図中点線枠で囲ったA部が、1画素の光センサ画素を表す。なお、図7では、4画素分の光センサ画素のみを図示しているが、実際は、例えば、100×150の光センサ画素が配置される。
各光センサ画素のそれぞれは、上部電極22と下部電極25との間に、n型アモルファスシリコン膜(n+a−Si)23と、アモルファスシリコン膜(a−Si)24とを挟持した構造であるが、図7では、各光センサ画素のそれぞれは、図2で示す等価回路で図示している。
1画素の光センサ画素は、薄膜トランジスタMTと、ダイオードDと、光依存性可変抵抗素子ASと、容量素子C1とで構成される。
マトリクス状に配置された光センサの各列の光センサ画素の光依存性可変抵抗素子ASの一方の端子は、薄膜トランジスタ(MT)を介して、複数の読出線(S1,S2,..)の中の対応する読出線に接続される。1水平走査期間の読出線(S1,S2,..)の電圧変化が、信号電圧としてボンディングパッドPADから外部の信号処理回路(図示せず)に出力される。
各薄膜トランジスタMTのゲートは、複数の走査線(G1,G2,..)の対応する走査線に接続され、各走査線(G1,G2,..)は、シフトレジスタ12に接続される。シフトレジスタ12は、1水平走査期間毎に、Highレベル(以下、Hレベル)の選択走査電圧(本発明の第2クロック)を順次走査線(G1,G2,..)に供給する。
シフトレジスタ12は、半導体チップ内に搭載される回路で構成され、光センサアレイが作製される基板上に配置される。あるいは、シフトレジスタ12は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン膜から成る薄膜トランジスタからなる回路で構成される。
光センサ画素のダイオードDのカソードは、VB1のバイアス電圧が供給されるバイアス線SVB1に接続される。また、一方の端子が、光依存性可変抵抗素子ASに接続される容量素子C1の他方の端子は、VB2のバイアス電圧が供給されるバイアス線SVB2に接続される。
読出線(S1,S2,..)には、リセットトランジスタMTRがオンのときに、リセット線SVRSTを介して、VRSTのリセット電圧が供給される。
また、説明では簡単のため、VB1=0V、VRST=5Vとする。VB2のバイアス電圧は特に規制はなく任意であるが0Vとする。シフトレジスタ12の出力、すなわち走査線上のパルスは、Hレベル時に、薄膜トランジスタMTをオン、Lowレベル(以下、Lレベルという)時にオフできることが条件であるが、本例では10V/0Vの電圧でこれが可能とする。さらに、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。
まず、1水平走査期間HSYNCのブランキング期間の時刻t2に、信号(本発明の第2クロック)RGがHレベルとなり、リセットトランジスタMTRがオンとなる。これにより、リセット線SVRSTを介して、各読出線(S1,S2,..)にVRSTのリセット電圧が供給される。これにより、各読出線(S1,S2,..)の電位(より詳しくは、読出線の浮遊容量Csの電位)は、一定電位(例えば、5V)に揃えられる。
次に、時刻t3で、信号RGがLレベルとなり、時刻t4で、Gnの走査線に供給される第1クロックがHレベルとなる。これにより、Gnの走査線に、ゲートが接続されている薄膜トランジスタMTがオンとなるので、Gnの走査線に、ゲートが接続されている薄膜トランジスタMTを有する光センサ画素のダイオードDと、光依存性可変抵抗素子ASと、容量素子C1とが、読出線(S1,S2,..)に接続される。
この時、読出線(S1,S2,..)の電圧は、容量素子C1に蓄積された電荷による容量分配の電圧変動、及びこの接続時間に光依存性可変抵抗素子ASとダイオードDを介してバイアス線SVB1に流れる放電電流により電圧が低下する。
例えば、光が照射されなかった光センサ画素には、光依存性可変抵抗素子ASの抵抗値により暗電流が流れ、それによって、読出線(例えば、S1の読出線)の電位が、例えば、4.5Vに低下する。一方、光が照射された光センサ画素の光依存性可変抵抗素子ASの抵抗値は、光伝導によって電流が増幅され、それにより、読出線(例えば、S2の読出線)の電位が、例えば、2.5Vまで低下する。この様子を、図8の、読出線波形S1〜として図示する。
1水平走査期間HSYNのブランキング期間で、RG信号がHレベルとなる前に、ボンディングパッド(PAD1)に接続される外部の信号処理回路が、この信号電圧を取り込む。
図9は、本実施例において、外部の信号処理回路の一例を示すブロック図である。
図9に示す信号処理回路は、光センサアレイの各読出線(S1,S2,..)から読み出した各行毎の光センサ画素の信号電圧(Sn−V)を、スイッチトランジスタMTHにより取り込み、バッファ回路BAを介してA/D変換器31に入力し、デジタル信号に変換する。
ここで、スイッチトランジスタMTHは、図8に示すように、1水平走査期間HSYNのブランキング期間で、RG信号がHレベルとなる前に、Hレベルとなるサンプルホールド電圧SHによりオンとなり、光センサアレイの各読出線(S1,S2,..)から読み出した各行毎の光センサ画素の信号電圧(Sn−V)を取り込む。
以下、前述と同様にして信号電圧を取り込む。Gn以外の走査線についても、同様の処理を行い信号電圧を取り込む。
前述の実施例の光センサアレイでは、出力信号電圧(または電流)に必ず比較的大きな暗電流成分を含む。また、高抵抗半導体であるアモルファスシリコンの暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。本実施例の光センサアレイは、暗電流成分を補正する実施例である。
図10は、本発明の実施例2の光センサアレイの回路構成を示す回路図である。
本実施例は、前述の実施例1において、光センサアレイの各行毎に、暗電流補正用の光センサ画素を設けたものである。図10では、光センサアレイのシフトレジスタ12の反対側で、光センサアレイの各行毎に、1列の暗電流補正用の光センサ画素ADが配置される。ここで、1画素の暗電流補正用の光センサ画素は、薄膜トランジスタMTDと、ダイオードDDと、光依存性可変抵抗素子ASDと、容量素子CDとで構成される。
暗電流補正用の光センサ画素ADの構造は、図1に示す構造と同じであるが、この暗電流補正用の光センサ画素ADには、遮光膜などにより光が入射されないようにされる。また、本実施例の光センサアレイの駆動方法も、図8と同じであるが、暗電流補正用の光センサ画素ADの信号電圧は、暗電流補正用の読出線SDから出力される。
本実施例の光センサアレイは、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部の信号処理回路で実行して、暗電流成分を補正する実施例である。
図11に示す信号処理回路は、光センサアレイの各読出線(S1,S2,..)から読み出した各行毎の光センサ画素の信号電圧(Sn−V)と、暗電流補正用の読出線SDから読み出した暗電流補正用の光センサ画素PXDの信号電圧(SD−V)とを、スイッチトランジスタMTHにより取り込み、バッファ回路BAを介してA/D変換器31に入力し、デジタル信号に変換した後、減算器32において、各行毎の光センサ画素のデジタル信号電圧から、暗電流補正用の光センサ画素PXDのデジタル信号電圧を減算することにより、暗電流成分を補正する。
ここで、スイッチトランジスタMTHは、1水平走査期間HSYNのブランキング期間で、RG信号がHレベルとなる前に、Hレベルとなるサンプルホールド電圧SHによりオンとなり、光センサアレイの各読出線(S1,S2,..)から読み出した各行毎の光センサ画素の信号電圧(Sn−V)を取り込む。
なお、前述の各実施例において、信号処理回路は、外部に設ける必要はなく、図6に示すシフトレジスタ12と同様、半導体チップ内に搭載される回路で構成し、光センサアレイが作製される基板上に配置してもよい。あるいは、信号処理回路は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン層から成る薄膜トランジスタからなる回路で構成してもよい。
また、リセットトランジスタMTRは、光センサアレイの外部に接続される外部回路内に配置し、図7、図10に図示するリセットトランジスタMTRは、排除することも可能である。
さらに、前述の各実施例では、各読出線(S1,S2,..)の電位(より詳しくは、読出線の浮遊容量Csの電位)は、VRSTの電圧にリセットし、各光センサ画素と接続した後、各読出線(S1,S2,..)に充電された電荷の放出による各読出線(S1,S2,..)の電位変化を出力する電圧出力方式について説明したが、リセットトランジスタMTRを廃止して、外部回路内で直接電流を測定する、電流出力方式にすることも可能である。
図12は、前述の外部回路内で直接電流を測定する、電流出力方式を説明するための図である。なお、図12では、S1の読出線と、Aの光画素センサのみを図示している。
図12において、13は、IC等から成る外部回路である。図12に示す構成では、各読出線(S1,S2,..)は、抵抗素子R1を介して電源B1に接続されており、これにより、オンとなった薄膜トランジスタMTを有する光画素センサの光依存性可変抵抗素子AS、ダイオードDを介して、バイアス線SVB1に電流が流れる。
この電流は、光センサ画素に照射される光に応じて変動するので、抵抗素子R1の両端に生じる電圧が変動する。そこで、抵抗素子R1の読出線(S1,S2,..)に接続される側の端子の電圧を、スイッチトランジスタMTHにより取り込み、バッファ回路BAを介してA/D変換器31に入力し、デジタル信号に変換する。
ここで、スイッチトランジスタMTHは、1水平走査期間HSYNのブランキング期間で、RG信号がHレベルとなる前に、Hレベルとなるサンプルホールド電圧SHによりオンとなり、抵抗素子R1の読出線(S1,S2,..)に接続される側の端子の電圧を取り込む。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
13 外部回路
22 上部電極
23 燐をドープしたn型アモルファスシリコン膜(n+a−Si)
24 アモルファスシリコン膜(a−Si)
25 下部電極
31 A/D変換器
32 減算器
A 光センサ画素
AD 暗電流補正用の光センサ画素
MT,MTD,MTR,MTH トランジスタ
AS,ASD 光依存性可変抵抗素子
BA バッファ回路
B1 電源
R1 抵抗素子
D,DD ダイオード
G 走査線
S 読出線
C1,CD 容量素子
Cs 浮遊容量
SVRST リセット線
SVB1,SVB2 バイアス線
PAD ボンディングパッド
Claims (20)
- 金属膜から成る下部電極と、
前記下部電極上に設けられるアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、
前記n型アモルファスシリコン膜上に設けられ、第1基準電圧が入力される上部電極と、
オン状態の時に前記下部電極に第1電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、
前記スイッチ回路がオン状態において、前記アモルファスシリコン膜に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有し、
前記アモルファスシリコン膜と前記n型アモルファスシリコン膜との接続面は、前記アモルファスシリコン膜をアノード側、前記n型アモルファスシリコン膜をカソード側とするダイオード特性を示し、
前記第1電源電圧は、前記第1基準電圧よりも高電位の電圧であり、
前記アモルファスシリコン膜の膜厚は、500nm以上である、
ことを特徴とする光センサ。 - 前記下部電極と第2基準電圧との間に接続される容量素子を有することを特徴とする請求項1に記載の光センサ。
- 前記第1基準電圧と前記第2基準電圧とは同一の電圧であることを特徴とする請求項2に記載の光センサ。
- 前記アモルファスシリコン膜の膜厚は、1000nm以上であることを特徴とする請求項1ないし請求項3のいずれか1項に記載の光センサ。
- 前記アモルファスシリコン膜の膜厚は、1200nm以下であることを特徴とする請求項4に記載の光センサ。
- アレイ状に配置される(m×n)個の光センサ画素と、
n個の読出線とを備え、
前記各光センサ画素は、金属膜から成る下部電極と、
前記下部電極上に設けられるアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、
前記n型アモルファスシリコン膜上に設けられ、第1基準電圧が入力される上部電極と、
第2電極が前記n個の読出線の中の対応する読出線に接続され、第1電極が前記下部電極に接続されるとともに、制御電極に第1クロックが入力される第1トランジスタとを有し、
前記アモルファスシリコン膜と前記n型アモルファスシリコン膜との接続面は、前記アモルファスシリコン膜をアノード側、前記n型アモルファスシリコン膜をカソード側とするダイオード特性を示し、
前記第1トランジスタがオンになる前に前記第1基準電圧より高電位の電圧である第1電源電圧が前記読出線に供給され、
前記アモルファスシリコン膜の膜厚は、500nm以上であり、
1水平走査期間内の前記各読出線の電圧変化を、前記第1トランジスタがオンとなっている光センサ画素のセンサ出力電圧として出力することを特徴とする光センサアレイ。 - 前記各光センサ画素は、前記下部電極と第2基準電圧との間に接続される容量素子を有することを特徴とする請求項6に記載の光センサアレイ。
- 第1電極が前記n個の読出線の中の対応する読出線に接続されるとともに、第2電極に前記第1電源電圧が入力され、制御電極に第2クロックが入力されるn個の第2トランジスタとを有することを特徴とする請求項6または請求項7に記載の光センサアレイ。
- 前記各第2トランジスタは、前記第2クロックによりオンとなった時に、前記各読出線に前記第1電源電圧を入力し、次に前記第2クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態とすることを特徴とする請求項8に記載の光センサアレイ。
- 前記第1クロックは、前記第2クロックの後にオンとなり、前記各光センサ画素の前記第1トランジスタは、前記第1クロックによりオンとなった時に、前記下部電極と前記各読出線とを接続することを特徴とする請求項9に記載の光センサアレイ。
- アレイ状に配置される(m×n)個の光センサ画素および(m×1)個の補償用の光センサ画素と、
n個の読出線と、
補償用画素の読出線とを備え、
前記各光センサ画素は、金属膜から成る下部電極と、
前記下部電極上に設けられるアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、
前記n型アモルファスシリコン膜上に設けられ、第1基準電圧が入力される上部電極と、
第2電極が前記n個の読出線の中の対応する読出線に接続され、第1電極が前記下部電極に接続されるとともに、制御電極に第1クロックが入力される第1トランジスタとを有し、
前記アモルファスシリコン膜と前記n型アモルファスシリコン膜との接続面は、前記アモルファスシリコン膜をアノード側、前記n型アモルファスシリコン膜をカソード側とするダイオード特性を示し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、
前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、
前記n型アモルファスシリコン膜上に設けられ、第1基準電圧が入力される上部電極と、
第2電極が前記補償用画素の読出線に接続され、第1電極が前記下部電極に接続されるとともに、制御電極に第1クロックが入力される第2トランジスタとを有し、
前記アモルファスシリコン膜の膜厚は、500nm以上であり、
前記第1クロックが前記第1トランジスタの制御電極に入力される前に前記第1基準電圧より高電位の電圧である第1電源電圧が前記読出線に供給され、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力することを特徴とする光センサアレイ。 - 前記各光センサ画素と前記各補償用の光センサ画素は、前記下部電極と第2基準電圧との間に接続される容量素子を有することを特徴とする請求項11に記載の光センサアレイ。
- 第1電極が前記n個の読出線の中の対応する読出線に接続されるとともに、第2電極に前記第1電源電圧が入力され、制御電極に第2クロックが入力されるn個の第3トランジスタと、
第1電極が前記補償用画素の読出線に接続されるとともに、第2電極に前記第1電源電圧が入力され、制御電極に第2クロックが入力される第4トランジスタとを有することを特徴とする請求項11または請求項12に記載の光センサアレイ。 - 前記各第3トランジスタは、前記第2クロックによりオンとなった時に、前記各読出線に前記第1電源電圧を入力し、次に前記第2クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態となし、
前記第4トランジスタは、前記第2クロックによりオンとなった時に、前記補償用画素の読出線に前記第1電源電圧を入力し、次に前記第2クロックが入力されるまでのオフの期間、前記補償用画素の読出線をフローティング状態とすることを特徴とする請求項13に記載の光センサアレイ。 - 前記第1クロックは、前記第2クロックの後にオンとなり、前記各光センサ画素の前記第1トランジスタは、前記第1クロックによりオンとなった時に、前記下部電極と前記n個の読出線の中の対応する読出線とを接続し、前記各補償用の光センサ画素の前記第2トランジスタは、前記第1クロックによりオンとなった時に、前記下部電極と前記補償用画素の読出線とを接続することを特徴とする請求項14に記載の光センサアレイ。
- 前記第1基準電圧を供給する第1基準電圧線と、
前記第2基準電圧を供給する第2基準電圧線と、
前記第1電源電圧を供給する第1電源電圧線と、
前記第1クロックを供給するm個の走査線と、
前記第2クロックを供給する第2クロック線とを有することを特徴とする請求項6ないし請求項15のいずれか1項に記載の光センサアレイ。 - 前記m個の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1クロックを供給する走査回路を有することを特徴とする請求項16に記載の光センサアレイ。
- 前記第1電源電圧は、前記第1基準電圧よりも高電位の電圧であることを特徴とする請求項8、請求項9、請求項10、請求項13、請求項14ないし請求項15のいずれか1項に記載の光センサアレイ。
- 前記第1基準電圧と前記第2基準電圧とは同一の電圧であることを特徴とする請求項7または請求項12に記載の光センサアレイ。
- 前記各光センサ画素のセンサ出力電圧と、前記補償用の光センサ画素の補償用信号電圧とが入力される信号処理回路を有し、
前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをA/D変換するA/D変換器と、
前記A/D変換器で変換された前記各センサ出力電圧のデジタル値から、前記A/D変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有することを特徴とする請求項11ないし請求項15のいずれか1項に記載の光センサアレイ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010216707A JP5661399B2 (ja) | 2010-09-28 | 2010-09-28 | 光センサ、および光センサアレイ |
US13/241,934 US8748792B2 (en) | 2010-09-28 | 2011-09-23 | Photosensor and photosensor array with capacitive element |
CN201110294330.2A CN102420237B (zh) | 2010-09-28 | 2011-09-27 | 光传感器和光传感器阵列 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010216707A JP5661399B2 (ja) | 2010-09-28 | 2010-09-28 | 光センサ、および光センサアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012074447A JP2012074447A (ja) | 2012-04-12 |
JP5661399B2 true JP5661399B2 (ja) | 2015-01-28 |
Family
ID=45869689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010216707A Active JP5661399B2 (ja) | 2010-09-28 | 2010-09-28 | 光センサ、および光センサアレイ |
Country Status (3)
Country | Link |
---|---|
US (1) | US8748792B2 (ja) |
JP (1) | JP5661399B2 (ja) |
CN (1) | CN102420237B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160049299A (ko) * | 2014-10-27 | 2016-05-09 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
CN109473488B (zh) * | 2017-09-07 | 2020-05-12 | 中国科学院物理研究所 | 可见盲紫外光探测器及其制备方法 |
US10923025B2 (en) * | 2018-04-11 | 2021-02-16 | Boe Technology Group Co., Ltd. | Pixel compensation circuit, method for compensating pixel driving circuit, and display device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60152971A (ja) * | 1984-01-20 | 1985-08-12 | Fuji Electric Corp Res & Dev Ltd | 半導体放射線検出器 |
JPS63261875A (ja) * | 1987-04-20 | 1988-10-28 | Seiko Epson Corp | 固体撮像装置 |
JPH02275670A (ja) * | 1989-01-18 | 1990-11-09 | Canon Inc | 光電変換装置および画像読取装置 |
JPH05136390A (ja) * | 1991-11-08 | 1993-06-01 | Canon Inc | 画像読取装置及びその製造方法 |
JPH11297977A (ja) * | 1998-04-09 | 1999-10-29 | Sharp Corp | 二次元画像検出器 |
JP4373063B2 (ja) * | 2002-09-02 | 2009-11-25 | 株式会社半導体エネルギー研究所 | 電子回路装置 |
JP4307230B2 (ja) * | 2003-12-05 | 2009-08-05 | キヤノン株式会社 | 放射線撮像装置及び放射線撮像方法 |
JP5222240B2 (ja) | 2009-07-09 | 2013-06-26 | 株式会社ジャパンディスプレイイースト | 光センサ回路、および光センサアレイ |
-
2010
- 2010-09-28 JP JP2010216707A patent/JP5661399B2/ja active Active
-
2011
- 2011-09-23 US US13/241,934 patent/US8748792B2/en active Active
- 2011-09-27 CN CN201110294330.2A patent/CN102420237B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20120074298A1 (en) | 2012-03-29 |
CN102420237B (zh) | 2015-04-22 |
US8748792B2 (en) | 2014-06-10 |
JP2012074447A (ja) | 2012-04-12 |
CN102420237A (zh) | 2012-04-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
RD02 | Notification of acceptance of power of attorney |
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|
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