JP4604121B2 - イメージセンサと組み合わされた表示デバイス - Google Patents

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Description

本発明は、イメージセンサと組み合わされた表示デバイス（a combined image sensor and display device）に関する。
アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤｓ）用薄膜トランジスタ基板の製造において採用されているプロセスを兼ねた薄膜ポリシリコンプロセスにおいてイメージセンサを製造することが望まれている。このような、製造プロセスを採用することで、イメージセンサは、例えば、タッチや、ペン入力を検出するための入力機能を提供するためにＡＭＬＣＤに、一体に統合される。このように構成した場合、それぞれの画素は、同じようなセンシングおよび表示の空間解像度を持つイメージセンシング素子と、表示素子との両方を含むことになる。しかしながら、イメージセンシング機能が、画素内にあることで、このようなディスプレイの開口比は、イメージセンシング機能を持たないディスプレイに比べて低下する。
半導体イメージセンサにはいくつかの種類がある。例えば、電荷結合デバイス（CCD）の技術に基づくものや、相補型金属酸化膜シリコン（CMOS）の技術に基づくものが挙げられる。ＣＣＤは、歴史的に、光生成電荷の転送効率を最大化するための特殊なプロセス技術のため、ＣＭＯＳイメージセンサより高い品質性能を提供してきた。しかしながら、ＣＭＯＳイメージセンサには、撮像アレイと、信号処理するための電子素子との両方を、同じチップ上に集積できるという利点があるが、一方ＣＣＤプロセスは特殊な性質のため、このような集積を許していない。ＣＭＯＳイメージセンサは、このため、種々の適用のためのコストが低いという利点を有するので、例えば、消費者向け電化製品に適用される。
主に、２つの種類のＣＭＯＳイメージセンサが知られている。すなわちパッシブピクセルセンサ（ＰＰＳ）と、アクティブピクセルセンサ（ＡＰＳ）である。パッシブピクセルセンサは、フォトダイオードまたはこれに類する光検知デバイスおよびそれぞれイメージセンサの画素の内部にある“選択”トランジスタを含む。イメージセンサのアレイは、行によってアドレスされ、それぞれのフォトダイオードが生成した電流は、１行の期間が継続する間、通常は各列の最後に位置する積分器によって積分される。それぞれの画素が唯２つのアクティブデバイスを含むため、パッシブピクセル構成は、高分解能アレイを実現できる。しかしながら、このようなアレイのサイズは、それぞれの行を順番に積分していくのに必要な時間と、積分する間の列電流の変動に付随する比較的大きな度合のノイズに影響される出力信号とによって制限される。
ＡＰＳデバイスは、各画素に増幅器を含むので、ＰＰＳ構成の制限を受けない。添付図面の図１は、フォトゲートベースの画素回路をもつＡＰＳの例について説明するものであり、例えば、米国特許第５，４７１，５１５号明細書に開示されている。動作中、積分期間の間、電子は、フォトゲート電極の真下にある基板上の入射光子束に応じて、フォトゲート３０の真下にあるポテンシャルウェルに蓄積する。各積分期間の終わりには、フローティング拡散領域４０の電位は、リセット信号パルスＲＳＴを印加することで初期レベルにリセットされる。フォトゲートにおいて蓄積された電荷は、パルスＴＸによって制御される転送ステップの間、フローティング拡散領域４０に転送される。フローティング拡散領域４０の電位は、積分期間の間に蓄積される電荷を示す。
画素の行が抽出されるとき、行選択トランジスタ６０は、行スキャンパルス（ＲＯＷ）をオンにする。トランジスタ５５は、画素アレイの列の終わりに配置されるバイアストランジスタ６５と共に動作するソース・フォロワとして接続されている。トランジスタ５５のゲートは、フローティング拡散ノードに接続されている。このため、ソース・フォロワの出力は、トランジスタ５５のゲートにおける電圧、つまり、積分期間の間、画素において蓄積された電荷を示す。
イメージセンサチップは、また、図１の符号７０に示すように、抽出された画素信号を読み出す回路構成を含む。センサ素子を含む行が選択されるとき、入射光強度を示すソース・フォロワ出力電圧が、トランジスタ２００を経由してキャパシタ２０５に蓄えられる。トランジスタ２１０、２１５および２２０は、センサ素子を含む列のための別のソース・フォロワを形成する。列選択信号ＣＯＬがパルスされると、列ソース・フォロワの出力は、出力ＯＵＴを経由してチップ増幅器に供給される。イメージセンサ出力電圧が、アレイの各画素における入射光強度を時系列的に示せるように、列ソース・フォロワは、順番に、動作する。
図１に示す構成は、また、オフセットエラーを減少させるために設けられるチップ増幅器のための基準電圧を生成するために用いられるデバイス１１６、２２５、２３０、２３５、２４０および２４５を含む。このような構成の動作は公知なので、これ以上説明しない。
添付図面の図２は、例えば、“128x128 CMOS photodiode-type active pixel sensor with on-chip timing, control, and signal chain electronics”（E Fossumら、Charge-Coupled Devices and Solid-State Optical Sensors V、Ｐｒｏｃ．ＳＰＩＥ、Ｖｏｌ ２４１５、１１７〜２２３ページ、１９９５年）に開示されているように、“バルク”のまたは縦型のフォトダイオード１を含むＡＰＳ型のセンサ素子を示している。センサ素子は、供給線VDDと、フォトダイオード１のカソード３との間に接続されたリセットトランジスタ２を含む。トランジスタ２のゲートは、リセット信号を受信し、フォトダイオード１に対して、所定の電圧までその電気容量を充電するよう、逆方向のバイアスをかける。リセット段階の次に、フォトダイオード電流が、フォトダイオード１における光子フラックス入射に比例した割合で、その電気容量を放電し、積分を行う検知段階が続く。トランジスタ４は、そのソース−ドレイン経路、または、選択トランジスタ５と直列に接続されている“主伝導（main conduction）”経路を備えるソース・フォロワとして、供給線ＶＤＤと、センサ素子アレイの列バスＣＯＬ ＢＵＳとの間に接続される。画素の列が選択されると、列選択トランジスタ５は、パルスＲＳによってオンになる。列バスは、列読み取り構成に接続されている。例えば、図１におけるトランジスタ６５および回路７０によって示される種類の列読み取り構成では、画素の列からの出力電圧を、センサで読み出すことができる。
米国特許出願公開第２００６／００３３７２９Ａ１号明細書には、添付図面の図３に示すように、ＡＭＬＣＤ内に統合されたイメージセンサを含むデバイスが開示されている。それぞれの画素は、ディスプレイの部分と、イメージセンシングの部分とを含む。後者は、添付図面の図２において示すものと類似のタイプである。このデバイスにおいては、それぞれのフォトダイオードは、ＡＭＬＣＤ薄膜トランジスタ（TFT）の製造に用いられるものと同様のプロセス技術を用いて製造されている薄膜フォトダイオードを含む。この場合、薄膜フォトダイオードの自己静電容量に対する光電流の比が、バルクＣＭＯＳデバイスにおける比に対して、大きいことから、別々の積分キャパシタが必要になる。このため、積分キャパシタが無ければ、画素放電率が、実用化するには、あまりに高くなってしまう。
このようなデバイスは、シャドウモードまたは反射モードで動作する。シャドウモードでは、ＡＭＬＣＤ上にある対象物は、周辺光の経路をさえぎって、ディスプレイ表面に影を投じる。そして、当該影が、イメージセンサアレイによって検出される。このモードは、例えば、タッチ、ペンまたはジェスチャー入力に用いられる。反射モードでは、添付図面の図４に示すように、ディスプレイのバックライト２３からの光が、対向基板２４、液晶層２５およびＴＦＴ基板２１を通過して、デバイスの前面にある対象物２２に入射する。対象物２２から反射して戻ってきた光を、イメージセンサアレイが対応する信号に変換する。反射モードの適用例としては、接触式のイメージスキャンや、指紋の認証および識別などが挙げられる。
本発明によれば、複数のデバイス素子を備え、イメージセンサと組み合わされた表示デバイスであって、上記デバイス素子は、行および列のアレイとして構成され、第１セットの上記デバイス素子それぞれが、データ入力を有する表示画素を備え、各列の上記データ入力は、各列データ線に接続されている構成であり、第２セットの上記デバイス素子それぞれが、光検出素子を備えるイメージセンサ素子と、半導体増幅素子と、積分キャパシタとを備え、該積分キャパシタは、上記増幅素子の制御電極、および、上記光検出素子の第１の電極に接続されている第１の電極、ならびに、制御入力に接続された第２の電極を有し、上記第２の電極は、検知段階の間、上記増幅素子を動作させない第１の電圧であって、上記光検出素子からの光電流を上記キャパシタによって積分可能にするための第１の電圧を受け、また読み取り段階の間、上記増幅素子を動作させる第２の電圧を受けるように構成されており、上記増幅素子それぞれは、少なくとも１つの上記列データ線に接続されている主伝導経路を有し、上記増幅素子それぞれは、制御電極しきい絶対電圧を有し、上記制御電極しきい絶対電圧より低くなると上記増幅素子が動作しなくなるように構成されており、上記光電流が、上記検知段階の間、上記制御電極における上記電圧の絶対値が上記しきい絶対電圧よりも低くなり続けるように構成されているデバイスを提供できる。
上記光電流の極性は、上記検知段階の間、上記制御電極における上記電圧の上記絶対値を下げるようになっていてもよい。
従って、ディスプレイとイメージセンサを組み合わせてもディスプレイ開口比を改善することができるデバイスを実現することが可能である。デバイス領域の大半は、ディスプレイの用途に用いられ、例えば、見た目が改善したより明るいディスプレイを提供できる。このようなデバイスは、薄膜半導体プロセスまたはシリコン・オン・インシュレータプロセス技術によって製造される。
上記増幅素子それぞれの上記主伝導経路は上記列データ線の対の間に接続されていてもよい。
上記第１セットは、上記デバイス素子の全てを含んでいてもよい。
上記第２セットに含まれるデバイス素子は、上記デバイス素子の全てよりも少なくてもよい。
上記センサ素子それぞれは、上記デバイス素子のグループ毎に配置されていてもよい。
上記検知段階および上記読み取り段階は、周期的に繰り返されてもよい。
上記光検出素子それぞれは、フォトダイオードであってもよい。上記フォトダイオードそれぞれは、横型フォトダイオードであってもよい。上記フォトダイオードそれぞれは、薄膜ダイオードであってもよい。
上記増幅素子それぞれは、電圧フォロワ構成を含んでいてもよい。
上記増幅素子それぞれは、第１のトランジスタを含んでいてもよい。上記第１のトランジスタそれぞれは、薄膜トランジスタであってもよい。上記第１のトランジスタそれぞれは、電界効果トランジスタであってもよい。上記第１のトランジスタそれぞれは、ソース・フォロワとして接続されていてもよい。上記制御電極は、トランジスタゲートを含んでいてもよい。また、上記主伝導経路は、ソース・ドレイン経路を含んでいてもよい。
上記センサ素子それぞれは、リセット入力に接続された制御電極を有し、かつ、リセット段階の間、所定の電圧になるまで上記キャパシタを充電するように構成された半導体リセット素子を含んでいてもよい。上記リセット素子それぞれは、上記キャパシタの上記第１の電極と、所定の電圧源との間に接続された主伝導経路を有していてもよい。上記リセット素子それぞれは、第２のトランジスタを含んでいてもよい。上記第２のトランジスタそれぞれは、薄膜トランジスタであってもよい。
上記デバイスは、行制御入力を含み、該行制御入力それぞれは、上記センサ素子の各行の上記制御入力に接続されていてもよい。上記デバイスは、行リセット入力を含み、該行リセット入力それぞれは、上記センサ素子の各行の上記リセット入力に接続されていてもよい。上記列データ線の少なくともいくつかのそれぞれは、各バイアス用素子に接続されていてもよい。それぞれのバイアス用素子は、第３のトランジスタを含んでいてもよい。それぞれの第３のトランジスタは、薄膜トランジスタであってもよい。
上記デバイスは、アクティブマトリクスアドレッシング構成を含んでいてもよい。
上記表示画素は、液晶画素であってもよい。
上記アクティブマトリクスアドレッシング構成は、上記表示画素の対応する行の線ブランキング期間の間、上記センサ素子のそれぞれの行をアドレスするように構成されていてもよい。
全図を通して、同じ参照番号は、同じ部材を参照する。
イメージセンサと組み合わされた表示デバイスは、図５の１０に示すように、センサ素子の行および列のアレイを含む構成である。センサ素子１０は、例えば、薄膜トランジスタまたはシリコン・オン・インシュレータ技術を用いて、アドレッシング回路および出力回路とともに共通の基板に集積される。センサは、アクティブマトリクスデバイスを含み、以下に述べる液晶型のアクティブマトリクスディスプレイと組み合わされる。
センサ素子１０は、横型薄膜フォトダイオードＤ１によって実現される光検出素子を含む。当該フォトダイオードＤ１のアノードは、行のセンサ素子すべてに共通な線ＶＳＳＲに接続されている。線ＶＳＳＲは、フォトダイオードアノード電位ＶＳＳＲを伝える。フォトダイオードのカソードは、第１の電極または積分キャパシタＣ１の蓄電板に接続されている積分ノード１１に接続されている。第２の電極または積分キャパシタＣ１の蓄電板は、行のセンサ素子に共通な行選択線ＲＳに接続されている。行選択線ＲＳは、の間において、センサ素子１０の行を選択するための行選択信号を供給する。
積分ノード１１は、また、トランジスタＭ１として実現される半導体増幅素子のゲートと、リセットを行うためのトランジスタＭ２として実現される半導体リセット素子のソースとに接続されている。トランジスタＭ１およびＭ２は、薄膜絶縁ゲート電界効果トランジスタである。トランジスタＭ１のソースは、列データ線６に接続されている。線６は、列のセンサ素子すべてに共通であり、その下端において、列出力および薄膜絶縁ゲート電界効果トランジスタＭ３のドレインに接続されている。トランジスタＭ３は、トランジスタＭ１のソース負荷を形成するバイアス構成として機能する。また、トランジスタＭ３は、もう一つの電力供給線ＶＳＳと、基準電圧ＶＢを供給する基準電圧源に接続されたゲートとに接続されている。
トランジスタＭ１のドレインは、となりの列の表示画素を含むがセンサ素子を含まないデバイス素子の列データ線６’に接続されている。センサ素子１０の読み取り段階の間、列データ線は、供給線ＶＤＤに接続され、列データ線６は、列出力線として機能する。読み取り段階以外では、列データ線６、６’は、デバイスの表示画素に画素データを供給する。
トランジスタＭ２のドレインは、初期リセット電位ＶＤＤＲを供給する線ＶＤＤＲに接続されている。トランジスタＭ２のゲートは、行のセンサ素子１０に共通なリセット線ＲＳＴに接続されている。リセット線ＲＳＴは、リセット段階の間に、リセット信号を供給する。
イメージセンシングの間、センサ素子１０は、リセット段階、積分段階および読み取り段階を含む周期を繰り返す。同じ行にあるセンサ素子の周期は、他のセンサと互いに同期されるが、一方で異なる行の周期は、公知のアクティブマトリクスのアドレッシング技術に基づいて時間で交互交代に行われる。リセット段階の間、図６の上段の波形として示されるリセットパルスが、リセット線ＲＳＴに供給される。リセットパルスは、当該パルスがそのハイレベルである間、トランジスタＭ２に通電させて、積分ノード１１および、特に、キャパシタＣ１の第１電極が最初のリセット電位ＶＤＤＲまで充電されるようにする。最初のリセット電位は、トランジスタＭ１の閾値よりも低いので、リセット段階および次の積分段階の間、スイッチオフのままになる。
リセット信号がその低値に戻ると、積分段階が開始される。リセット信号の低値は、フォトダイオードアノード電位ＶSSR以下であるので、トランジスタＭ２は、積分段階の間中、オフのままである。
積分段階の間、フォトダイオードＤ１から供給される光電流は、フォトダイオードにおいて入射する光子フラックスに比例した割合で、キャパシタＣ１を放電させる。積分段階の終わりには、積分ノードのＶＩＮＴは、以下の式で与えられる。
ＶINT = ＶDDR − ＩPHOTO.ｔINT／ＣT
なお、ＩPHOTOは、フォトダイオードＤ１に流れる電流であり、ｔINTは、積分期間の時間であり、ＣTは、積分ノードにおける総電気容量である。積分ノードにおける総電気容量は、積分キャパシタＣ１の電気容量、フォトダイオードＤ１の自己電気容量、トランジスタＭ１のゲート電気容量、および、トランジスタＭ２のゲート−ソース電気容量の和によって与えられる。積分ノード１１における電圧、つまり、トランジスタＭ１のゲートにおける電圧はこのようにトランジスタＭ１のしきい電圧よりも大きく低下する。このため、トランジスタＭ１が、誤ってオンになったり、通電したりするおそれはない。
図６の下段の波形によって示すように、行選択信号が、そのハイレベルに変化したとき、積分段階は終了する。これにより、行のセンサ素子１０すべてにおいて、読み取り段階が開始される。読み取り段階の間、列データ線に、供給線ＶＤＤから供給電圧ＶＤＤが供給される。電荷注入が、積分キャパシタＣ１毎に起こり、積分ノード１１における電荷が以下まで増大する。
ＶINT ＝ ＶDDR − ＩPHOTO.ｔINT／ＣT ＋ （ＶRS.H − ＶRS.L）.ＣINT／ＣT
ＶＲＳ．ＨおよびＶＲＳ．Ｌは、それぞれ、行選択信号の高電位および低電位を示す。また、ＶＲＳ．ＨおよびＶＲＳ．Ｌは、ＶＤＤおよびＶＳＳと同じであってもよい。積分ノード１１における電位は、トランジスタＭ１のしきい電圧より高くなる。このため、トランジスタＭ１は、スイッチをオンにし、トランジスタＭ３とともに、列出力における出力電圧を供給するためのソース・フォロワ増幅器を形成する。当該列出力は、積分段階の間に積分されるフォトダイオード電流を示すとともに、フォトダイオードＤ１における入射光強度を示す。
読み取り段階の終わりに、行選択信号は、その低電位に戻り、積分キャパシタＣ１毎の電荷注入によって、積分ノード１１から電荷が取り除かれる。積分ノードにおける電位は、トランジスタＭ１のしきい電圧よりも低くなり、トランジスタＭ１はオフになる。
センサ素子出力は、適宜構成を変更することにより、デバイスの１つ以上の出力端子に供給されてもよい。例えば、図１を参照しながら上述した形式の読み出し構成を用いてもよい。
占有領域をより小さくするセンサ素子１０を提供することが可能である。例えば、図３に示した公知の構成は、３つのトランジスタを必要とするのに対して、図５のセンサ素子１０は、唯２つのトランジスタで足りる。このため、一定の開口比で、一定の基板領域においてより多くのセンサ素子１０を搭載することができるので、より高い空間解像度のイメージセンサを提供できる。また、例えば、図３の構成と比べて、高ディスプレイ開口比が得られる。
フォトダイオード自己電気容量、トランジスタＭ１のゲート電気容量およびトランジスタＭ２のゲート−ソース電気容量によって形成される積分ノードにおける“寄生（parasitic）”容量のため、図５のセンサ素子によって供給される出力電圧の範囲は、公知の構成と比べて縮小してもかまわない。また、アレイの形式や、処理の影響に起因するセンサ素子１０の寄生容量のばらつきにより、イメージセンサの固定パターンノイズが増加してもかまわない。図５のセンサ素子は、従って、これらの影響を許容することができるところで好ましく適用可能である。また、イメージセンサの空間解像度の改善および／またはディスプレイ開口比の改善が求められるようなところにおいてとくに好適である。
図７は、１つのトランジスタＭ１のみが必要な、イメージセンサと組み合わされた表示デバイスのセンサ素子１０を示している。このようなセンサ素子１０によって、さらに基板領域における占有領域を小さくでき、このため、さらにイメージセンサの空間解像度および／またはディスプレイ開口比を向上させることができる。トランジスタＭ１およびトランジスタＭ３については上述したとおりである。フォトダイオードＤ１のカソードおよび積分キャパシタＣ１の第１の電極は、積分ノード１１およびトランジスタＭ１のゲートに接続されている。フォトダイオードＤ１のアノードは、リセット線ＲＳＴに接続されている。また、トランジスタＭ２は、取り除かれている。キャパシタＣ１の第２の電極は、行選択線ＲＳに接続されている。図８の上段および下段の波形は、リセット線ＲＳＴおよび行選択線ＲＳにおける波形を示している。
上述のとおり、センサ素子は、リセット、積分および読み取り段階の周期を繰り返す。この周期は、同じ行における、センサ素子１０以外の他のセンサ素子のそれぞれと同期がとられる。そして、異なる行の周期は、公知のアクティブマトリクスアドレッシング技術に基づいて時間で交互交代に行われるか、オフセットがとられる。
リセット段階の開始時には、リセット線ＲＳＴにおける信号は、そのハイレベルのVDDRに上昇する。フォトダイオードＤ１は、従って、順バイアスになって、導電し、積分ノード１１を（ＶDDR−ＶD）の電位まで充電する。なお、ＶDは、フォトダイオードの順電圧である。電圧ＶDDRは、トランジスタＭ１のしきい電圧よりも低いため、リセット段階の間、および、続く積分段階の間、トランジスタＭ１は、スイッチオフのままである。
積分段階が、リセット信号がその低値に戻ったときに始まる。この段階の間、フォトダイオード電流は、フォトダイオードにおける光子フラックス入射に比例した割合で、積分キャパシタＣ１を放電する。積分段階の終わり（読み取りのために行が選択されたとき）における、積分ノード１１の電圧ＶＩＮＴは、以下の式で与えられる。
ＶＩＮＴ ＝ ＶＤＤＲ − ＶＤ − ＩＰＨＯＴＯ．ｔＩＮＴ／ＣＴ
なお、ＶＤは、フォトダイオードＤ１の順電圧であり、その他の変数については、上述の通りである。再び、トランジスタＭ１のゲートの電圧は、トランジスタＭ１のしきい電圧よりも大きく低下する。従って、トランジスタＭ１は、誤ってオンになることはない。
読み取り段階の開始時には、線ＲＳにおいて行選択信号が、その高値に上昇し、列データ線６’は、供給電圧ＶＤＤを受ける。電荷注入が、積分キャパシタＣ１毎に起こる。このとき、積分ノード１１の電位の上昇は、下式で与えられる。
ＶINT ＝ ＶDDR − ＶD − ＩPHOTO.ｔINT／ＣT ＋ （ＶRS.H − ＶRS.L）.ＣINT／ＣT
上記変数は、すでに定義済みである（ただし、トランジスタＭ２のソース−ゲート電気容量は、もはや、ＣＴには含まれない）。積分ノード１１の電位は、トランジスタＭ１のしきい電圧よりも上昇するので、トランジスタＭ１は、列の末端にあるトランジスタＭ３とともに、ソース・フォロワ増幅器として動作する。列出力に供給される出力電圧は、積分段階の間に積分されたフォトダイオード電流を示すとともに、フォトダイオードＤ１における光入射の強度を示す。
読み取り段階の終わりには、線ＲＳにおける行選択信号は、その低値に戻っており、列データ線は、供給線ＶＤＤから切断されている。キャパシタＣ１毎で起こる電荷注入によって積分ノード１１から電荷は取り除かれる。積分ノード１１の電位は、従って、トランジスタＭ１のしきい電圧よりも低下する。このため、トランジスタＭ１は、オフになる。
以上で述べたように、図７のセンサ素子１０によって占められる基板領域は、以前に説明した素子によって占められる基板領域よりもさらに小さくなる。また、積分ノード１１における寄生容量は、トランジスタＭ２が取り除かれているため、図５で示したセンサ素子の場合よりも、さらに小さくなる。従って、図５のセンサ素子と比べると、出力信号の範囲は、広くなり、また固定パターンノイズは、減少する。
図７のセンサ素子は、フォトダイオードＤ１の極性を逆にする変更を行ってもよい。すなわち、フォトダイオードＤ１のアノードは、積分ノード１１に接続され、フォトダイオードＤ１のカソードは、リセット線ＲＳＴに接続される。リセット線ＲＳＴの信号は、リセット段階の間には、低値ＶＳＳＲを持ち、その他の段階の間には、高値ＶＤＤＲを持つように変更される。この場合、積分ノード１１の電位は、積分段階の間、上昇する。この構成のパラメータは、積分ノード１１における電位、つまり、トランジスタＭ１のゲートにおける電位が、積分段階の間、トランジスタＭ１のしきい電圧よりも低く維持するようになっている。
上述したように、センサ素子１０のアレイおよび最後列における出力回路構成は、例えば、“タッチスクリーン”形式のような入力機能を備えたディスプレイを実現するために、デバイスに組み込まれる。図９は、共通基板におけるこのようなデバイスの配置を示している。共通基板では、例えば、薄膜技術や、シリコン・オン・インシュレータ技術によって、全ての構成が集積されている。透明基板（例えば、ガラス）１２が、行および列方向に伸びる専用の電極を有し、センサ素子を含むディスプレイピクチャ素子（画素）のアレイまたはマトリクスから構成されている画素マトリクス１３を保持している。デバイスは、タイミング信号および電源とともに、画像データを、適切な画像ソースから受け取るものであり、ディスプレイソースドライバ１４と、ディスプレイゲートドライバ１５とを含む。このようなドライバは、アクティブマトリクスデバイスの分野で公知であるため、ここでは、これ以上説明しない。デバイスは、センサ行ドライバ１６およびセンサリードアウトドライバ１７を備えている。センサ行ドライバ１６およびリードアウトドライバ１７は、タイミング信号および電源信号を、センサのデータを処理するために装置から受け取る。センサリードアウトドライバ１７は、上述した従来の形態のものであってもよく、またセンサ行ドライバ１６は、ディスプレイゲートドライバ１５と同様のものであってもよい。
図１０は、イメージセンサ機能を備えるアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）の形態をとった場合の、図９のイメージセンサと組み合わされた表示デバイスの例を示している。アレイ状に配置されたデバイス素子１８の１つを表す回路図が詳細に示されている。表示画素は公知の形態であり、薄膜絶縁ゲート電界効果トランジスタＭ４を含む。当該薄膜絶縁ゲート電界効果トランジスタＭ４は、行ゲート線ＧＬを経由して、ディスプレイゲートドライバ１５に接続されたゲートを有し、また、列データ線６’を経由して、ディスプレイソースドライバ１４に接続されたソースを有する。トランジスタＭ４のドレインは、キャパシタＣ２の１つの電極に接続されており、また液晶画素ＣＬＣの電極に接続されている。キャパシタＣ２のその他の電極は、共通線ＴＦＴＣＯＭを経由してドライバ１５に接続されている。その他の画素の電極は、共通対向電極電圧ＶＣＯＭを受けるように接続されている、対向デバイス基板上の対向電極によって構成されている。
センサ素子１０は、図７に示すタイプのものであり、シングルトランジスタＭ１、フォトダイオードＤ１および積分キャパシタＣ１を含む。列データ線６および６’は、ディスプレイドライバ１４およびセンサリードアウトドライバ１７に接続されている。行選択線ＲＳおよびリセット線ＲＳＴは、センサ行ドライバ１６に接続されている。トランジスタＭ１のソースは、便宜上、表示画素のみを含みセンサ素子を含まない隣の列のデバイス素子に属する列データ線６に接続された形式で示されている。
ＡＭＬＣＤのような画像表示画素の動作は、良く知られているので、これ以上説明しない。センサ素子１０を含むイメージセンサおよびドライバ１６および１７の動作は、上述の通りである。表示画素およびセンサ素子のアドレッシングは、行ごとに、同期される。アドレッシングのタイミングの例については、以下に説明する。
図１１は、１つのセンサ素子１０が、複合フルカラー画素を形成する３色成分画素それぞれのセットのために備えられているデバイスを示す。ソース線ＳＬｒ、ＳＬｇおよびＳＬｂの形で別個の列データ線が、複合画素の各列のＲＧＢ成分画素のために備えられており、ディスプレイソースドライバ１４に接続されている。ソース線ＳＬｒおよびＳＬｂは、また、データ線６’および６をそれぞれ形成しており、センサリードアウトドライバ１７に接続されている。
フォトダイオードＤ１および積分キャパシタＣ１は、色成分画素の１つの中に配置される。この場合には、赤色画素に配置されている。一方で、トランジスタＭ１は。緑の色成分画素内に配置されている。このことにより、各色成分画素に含まれるセンサ素子回路構成が、占有する領域を縮小できる。そして、このことにより、最低画素開口比を向上させる。１色の色成分画素の下にフォトダイオードを配置することで、イメージセンサは、その光の単色光に敏感に反応する。このことは、フォトダイオードを、デバイス毎に、異なる色のフィルタカラーの下に配置することによって、または、例えば、図４に示すように、アクティブマトリクス基板の最上部でデバイスを動作させることによって回避できる。図４の構成において、周辺の光は、フォトダイオードに入射する前に、ディスプレイカラーフィルタを通過することはない。
図１２は、図１１において説明したような、最低画素開口比をさらに向上させるために、センサ素子が３つの隣接する色成分画素にわたって展開しているものとは異なるデバイスを示している。
画素ソース線および列出力線として、列データ線を共有しているので、画像表示画素およびセンサ素子のアドレッシングまたはスキャニングが、適切なタイミングによって実行されることが必要である。適切なタイミングとは、例えば、図１３の波形図に示すものである。それぞれのセンサ素子行の読み取り段階の実行には、各行の行アドレッシング時間の総計よりも相対的に短い時間しか必要としない。そして、これは、列データ線がディスプレイソースドライバ１４から切断されている間において、ディスプレイ機能の水平ブランキング期間と同時に起こるように構成されていてもよい。
図１３に示すように、ディスプレイ行期間のそれぞれは、水平同期パルスＨＳＹＮＣとともに開始する。その後、線ＳＬｒ、ＳＬｇおよびＳＬｂは、公知のアドレッシング機構を用いて行ごとに画像をリフレッシュできるように、選択された行の色成分画素の光学的状態を制御するため適切な電圧により駆動する。
行の画像表示画素に信号が転送された後、ブランキング期間の開始時に、列データ線は、ディスプレイソースドライバ１４から切断される。このことは、ＡＭＬＣＤ（AMLCDs）において良く用いられる手法であり、液晶素材の劣化を防ぐために対向電極の極性を反転することが知られている。ブランキング期間の間、センサ素子行選択信号は、線ＲＳにおいて上昇し、供給電圧ＶＤＤが、トランジスタＭ３に印加される。そして、バイアス電圧ＶＢが、現在選択されている行のセンサ素子において、ソース・フォロワ構成を動作させるために列データ線６が接続されているトランジスタＭ３に印加される。センサデータは、このように、列線ＳＬｇおよび６を経由し、センサリードアウトドライバ１７に出力される。列線ＳＬｇおよび６は、センサ素子１０とデバイスのセンサ出力との間のインターフェースとして動作する。
センサ素子の選択された行における読み取り段階の終わりには、行選択信号およびバイアス信号がその低電位に戻り、供給電圧ＶＤＤは、データ線６’から取り除かれる。積分ノードが所定の電圧にリセットされるように、選択された行のセンサ素子のためのリセット線ＲＳＴにリセット信号が印加される。リセット信号は、行アドレッシング期間ｔＲＯＷの終わりに、取り除かれる。そして、このような処理が、次の画素行で繰り返される。
図１１および１２に示す構成は、最低画素開口比を向上させるためにセンサ素子コンポーネントが複数の画素毎に配置され、センサ素子による占有領域を縮小させるために線を共有して、ディスプレイの開口比を向上させる例である。しかしながら、センサ素子の構成において、表示画素全体が他のいかなる好ましい形態に配置されていてもかまわない。また、線を共有する配置についても、他の構成とすることが可能である。
図１４は、図１０で示したような、デバイス素子１８のそれぞれにセンサ素子が備えられているものとは異なるデバイスを示している。図１４は、同じ行にある３つの隣り合う色成分画素を示している。当該３つの隣り合う色成分画素は、添え字ｒ、ｇおよびｂを、それぞれ有する赤、緑、青色成分画素のための、表示画素およびセンサ素子からなるコンポーネントを含む。
トランジスタＭ１ｒ、Ｍ１ｇおよびＭ１ｂのソース−ドレイン経路は、ソース線ＳＬｒ、ＳＬｇ、ＳＬｂのそれぞれから伸びる列データ線６１、６２および６３の隣り合うペアの間に接続されている。例えば、トランジスタＭ１ｇは、同じ列のデバイス素子１８に属していて、当該列のデバイス素子１８のためにあるデータ線６２と、隣の列のためにある隣の列データ線６３とに接続されているソース−ドレイン経路を持つ。
センサ素子の各行の読み取り段階の間、６１および６２のようなそのほかの列データ線は、供給線ＶＤＤに接続されている。６２のような残りの列データ線は、センサリードアウトドライバ１７にあるバイアストランジスタ（図１４において図示せず）に接続される。隣り合うペアのセンサ素子は、６２のような共通の列データ線を共有する。よって、これらのセンサ素子の出力は足し合わされる。このため、２つのセンサの値の平均値が効率的に出力され、出力の変動は少なくなる。また、列データ線を充電するために必要な時間が短縮されるので、読み取り段階はより短くなる。
上述の詳細な説明における実施形態および具現化の例は、専ら、本発明の技術的詳細を示すために供されるものであり、本発明は、このような実施形態および具現化の例に限られ狭く解釈されてはならず、むしろ、本発明の精神の内に種々の変形がなされてもよく、このような変形が以下の特許請求の範囲を逸脱することなく提供される。
公知の形式のイメージセンサの一部を示す概略図である。 公知の形式のイメージセンサ素子を示す回路図である。 イメージセンサを組み込んだ公知のディスプレイの一部を示す回路図である。 イメージセンサを組み込んだ公知のディスプレイが反射モードで稼動する場合の略断面図である。 本発明の一実施形態において用いるイメージセンサの一部を示す回路図である。 図５に示したセンサにおいて発生する波形を示すタイミング図である。 本発明の他の実施形態において用いるイメージセンサの一部を示す回路図である。 図７に示したセンサにおいて発生する波形を示すタイミング図である。 本発明の一実施形態を構成するイメージセンサと組み合わされた表示デバイスを示す概略図である。 図９に示した実施形態の実施例の詳細を示す図である。 図９に示した実施形態の他の実施例の詳細を示す図である。 図９に示した実施形態のさらなる実施例の詳細を示す図である。 図９に示した実施形態の動作を示すタイミングである。 図９に示した実施形態のさらに別の実施例の詳細を示す図である。

Claims (26)

  1. 複数のデバイス素子を備え、イメージセンサと組み合わされた表示デバイスであって、
    上記デバイス素子は、行および列のアレイとして構成され、
    第１セットの上記デバイス素子それぞれが、
    データ入力を有する表示画素を備え、各列の上記データ入力は、各列データ線に接続されている構成であり、
    第２セットの上記デバイス素子それぞれが、
    光検出素子を備えるイメージセンサ素子と、半導体増幅素子と、積分キャパシタとを備え、該積分キャパシタは、上記増幅素子の制御電極、および、上記光検出素子の第１の電極に接続されている第１の電極、ならびに、制御入力に接続された第２の電極を有し、上記第２の電極は、検知段階の間、上記増幅素子を動作させない第１の電圧であって、上記光検出素子からの光電流を上記キャパシタによって積分可能にするための第１の電圧を受け、また読み取り段階の間、上記増幅素子を動作させる第２の電圧を受けるように構成されており、
    上記増幅素子それぞれは、上記列データ線の対の間に接続されている主伝導経路を有し、
    上記増幅素子それぞれは、制御電極しきい絶対電圧を有し、上記制御電極しきい絶対電圧より低くなると上記増幅素子が動作しなくなるように構成されており、
    上記光電流が、上記検知段階の間、上記制御電極における上記電圧の絶対値が上記しきい絶対電圧よりも低くなり続けるように構成されているデバイス。
  2. 上記光電流の極性は、上記検知段階の間、上記制御電極における上記電圧の上記絶対値を下げるようになっている請求項１に記載のデバイス。
  3. 上記第１セットは、上記デバイス素子の全てを含む請求項１に記載のデバイス。
  4. 上記第２セットに含まれるデバイス素子は、上記デバイス素子の全てよりも少ない請求項１に記載のデバイス。
  5. 上記センサ素子それぞれは、上記デバイス素子のグループ毎に配置されている請求項１に記載のデバイス。
  6. 上記検知段階および上記読み取り段階は、周期的に繰り返される請求項１に記載のデバイス。
  7. 上記光検出素子それぞれは、フォトダイオードである請求項１に記載のデバイス。
  8. 上記フォトダイオードそれぞれは、横型フォトダイオードである請求項７に記載のデバイス。
  9. 上記フォトダイオードそれぞれは、薄膜ダイオードである請求項７に記載のデバイス。
  10. 上記増幅素子それぞれは、電圧フォロワ構成を含む請求項１に記載のデバイス。
  11. 上記増幅素子それぞれは、第１のトランジスタを含む請求項１に記載のデバイス。
  12. 上記第１のトランジスタそれぞれは、薄膜トランジスタである請求項１１に記載のデバイス。
  13. 上記第１のトランジスタそれぞれは、電界効果トランジスタである請求項１１に記載のデバイス。
  14. 上記第１のトランジスタそれぞれは、ソース・フォロワとして接続されており、上記制御電極は、トランジスタゲートを含み、および、上記主伝導経路は、ソース・ドレイン経路を含む請求項１３に記載のデバイス。
  15. 上記センサ素子それぞれは、リセット入力に接続された制御電極を有し、かつ、リセット段階の間、所定の電圧になるまで上記キャパシタを充電するように構成された半導体リセット素子を含む請求項１に記載のデバイス。
  16. 上記リセット素子それぞれは、上記キャパシタの上記第１の電極と、所定の電圧源との間に接続された主伝導経路を有する請求項１５に記載のデバイス。
  17. 上記リセット素子それぞれは、第２のトランジスタを含む請求項１５に記載のデバイス。
  18. 上記第２のトランジスタそれぞれは、薄膜トランジスタである請求項１７に記載のデバイス。
  19. 行制御入力を含み、該行制御入力それぞれは、上記センサ素子の各行の上記制御入力に接続されている請求項１に記載のデバイス。
  20. 行リセット入力を含み、該行リセット入力それぞれは、上記センサ素子の各行の上記リセット入力に接続されている請求項１５に記載のデバイス。
  21. 上記列データ線の少なくともいくつかのそれぞれは、各バイアス用素子に接続されている請求項１に記載のデバイス。
  22. それぞれのバイアス用素子は、第３のトランジスタを含む請求項２１に記載のデバイス。
  23. それぞれの第３のトランジスタは、薄膜トランジスタである請求項２２に記載のデバイス。
  24. アクティブマトリクスアドレッシング構成を含む請求項１に記載のデバイス。
  25. 上記表示画素は、液晶画素である請求項１に記載のデバイス。
  26. 上記アクティブマトリクスアドレッシング構成は、上記表示画素の対応する行の線ブランキング期間の間、上記センサ素子のそれぞれの行をアドレスするように構成されている請求項２４に記載のデバイス。
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