WO2009148084A1 - 表示装置 - Google Patents

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WO2009148084A1
WO2009148084A1 PCT/JP2009/060164 JP2009060164W WO2009148084A1 WO 2009148084 A1 WO2009148084 A1 WO 2009148084A1 JP 2009060164 W JP2009060164 W JP 2009060164W WO 2009148084 A1 WO2009148084 A1 WO 2009148084A1
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display device
gate
light
sensor
wiring
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PCT/JP2009/060164
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Inventor
クリストファー ブラウン
田中耕平
加藤浩巳
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シャープ株式会社
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
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Definitions

  • the present invention relates to a display device with a photosensor having a photodetection element.
  • a display device with an image capturing function that can capture an image of an object close to a display by providing a photodetection element such as a photodiode in a pixel has been proposed.
  • Such a display device with an image capturing function is assumed to be used as a display device for bidirectional communication or a display device with a touch panel function.
  • FIG. 23 An example of a conventional optical sensor (Patent Documents 2 and 3) formed on an active matrix substrate is shown in FIG.
  • the conventional optical sensor shown in FIG. 23 includes a photodiode PD, a capacitor C INT , and a transistor M2.
  • a wiring RST for supplying a reset signal is connected to the anode of the photodiode PD.
  • One of the electrodes of the capacitor CINT and the gate of the transistor M2 are connected to the cathode of the photodiode PD.
  • the drain of the transistor M2 is connected to the wiring VDD, and the source is connected to the wiring OUT.
  • V INT the potential at the connection point between the cathode of the photodiode PD, one of the electrodes of the capacitor C INT and the gate of the transistor M2 is denoted as V INT .
  • the other electrode of the capacitor C INT is connected to a wiring RWS for supplying a read signal.
  • a sensor output corresponding to the amount of light received by the photodiode can be obtained by supplying a reset signal to the wiring RST and a read signal to the wiring RWS at predetermined timings.
  • the operation of the conventional optical sensor shown in FIG. 23 will be described.
  • the low level (eg, ⁇ 4 V) of the reset signal is set to V RST.
  • the reset signal high level (for example, 0 V) is set to V RST.
  • the low level (for example, 0 V) of the read signal is set to V RWS.
  • the high level (for example, 8V) of the read signal is set to V RWS. H , respectively.
  • V INT V RST. H -V F (1)
  • V F is the forward voltage of the photodiode PD
  • ⁇ V RST is the pulse height of the reset signal (V RST.H -V RST.L )
  • V INT at this time is the transistor M2 Therefore, the transistor M2 is non-conductive during the reset period.
  • the reset signal is low level VRST.
  • the photocurrent integration period T INT period shown in FIG. 24
  • a photocurrent that is proportional to the amount of light incident on the photodiode PD flows out from the capacitor C INT, discharge capacitor C INT.
  • the potential V INT of the gate of the transistor M2 at the end of the integration period is expressed by the following equation (2).
  • V INT V RST. H ⁇ V F ⁇ V RST ⁇ C PD / C T ⁇ I PHOTO ⁇ T INT / C T (2)
  • I PHOTO is the photocurrent of the photodiode PD
  • T INT is the length of the integration period. Even during the integration period, since V INT is lower than the threshold voltage of the transistor M2, the transistor M2 is non-conductive.
  • C PD is the capacitance of the photodiode PD.
  • C T is the sum of the capacitance of the capacitor C INT , the capacitance C PD of the photodiode PD, and the capacitance C TFT of the transistor M2.
  • charge injection occurs to the capacitor C INT .
  • the gate potential V INT of the transistor M2 is expressed by the following equation (3).
  • V INT V RST. H ⁇ V F ⁇ I PHOTO ⁇ T INT / C T + ⁇ V RWS ⁇ C INT / C T (3) ⁇ V RWS is the pulse height (V RWS.H ⁇ V RWS.L ) of the read signal.
  • V INT of the gate of the transistor M2 becomes higher than the threshold voltage, so that the transistor M2 becomes conductive, and a bias transistor (not shown in FIG. 24) provided at the end of the wiring OUT in each column. )
  • a bias transistor not shown in FIG. 24
  • the output signal voltage from the transistor M2 is proportional to the integrated value of the photocurrent of the photodiode PD during the integration period.
  • the waveform indicated by the wavy line represents a change in the potential V INT when the light incident on the photodiode PD is small
  • the waveform indicated by the solid line represents the case where the external light is incident on the photodiode PD. This represents a change in the potential V INT .
  • ⁇ V is a potential difference proportional to the amount of light incident on the photodiode PD.
  • the conventional optical sensor described above has a capacitor for accumulating photocurrent.
  • the size of the optical sensor is as small as possible and that the constituent parts of the optical sensor are as small as possible.
  • the photosensor is formed in the pixel as described above, it is preferable that the area occupied by the components of the photosensor is small because the aperture ratio is high. Even when the photosensor is arranged outside the pixel region, the photosensor should be small because the frame region is preferably narrow.
  • an object of the present invention is to reduce the size of an optical sensor in a display device with an optical sensor.
  • a display device is a display device including an optical sensor on an active matrix substrate, wherein the optical sensor receives a light detecting element that receives incident light, and the optical sensor.
  • a sensor switching element that reads the photocurrent according to the readout signal, and the sensor switching element is a four-terminal amplifier having two control electrodes.
  • the size of the photosensor can be reduced.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the first embodiment of the present invention.
  • FIG. 3A is a plan view of the photosensor according to the first embodiment.
  • FIG. 3B is a cross-sectional view showing a cross section AB in FIG.
  • FIG. 4A is a characteristic diagram showing a relationship among the top gate potential V TG , the drain current ID, and the bottom gate potential V BG (unit: V) of the transistor M2.
  • FIG. 4B is a characteristic diagram showing the relationship among the drain-source potential difference VDS , the drain current ID, and the bottom gate potential VBG of the transistor M2.
  • FIG. 5 is a timing chart showing waveforms of the reset signal and the read signal.
  • FIG. 6 is an explanatory diagram showing the relationship between the potential V INT at the connection point INT and the output signal voltage V SOUT .
  • FIG. 7 is a timing chart showing sensor drive timing in the display device according to the embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing the internal configuration of the sensor pixel readout circuit.
  • FIG. 9 is a waveform diagram showing the relationship among the readout signal, the sensor output, and the output of the sensor pixel readout circuit.
  • FIG. 10 is a circuit diagram illustrating a configuration example of the sensor column amplifier.
  • FIG. 11 is an equivalent circuit diagram of the photosensor according to the second embodiment.
  • FIG. 12A is a plan view of the photosensor according to the second embodiment.
  • FIG. 12B is a cross-sectional view showing a cross section AB in FIG.
  • FIG. 13 is an equivalent circuit diagram of a photosensor circuit and a reference circuit included in the display device according to the second embodiment.
  • FIG. 14 is an equivalent circuit diagram of a photosensor circuit and a reference circuit according to a modification of the configuration shown in FIG.
  • FIG. 15 is an equivalent circuit diagram of a photosensor circuit and a reference circuit included in the display device according to the third embodiment.
  • FIG. 16 is a waveform diagram showing the relationship between input signals (RST, RWS) and V INT in the photosensor according to the third embodiment.
  • FIG. 17 is an equivalent circuit diagram of an optical sensor circuit and a reference circuit included in a display device according to a modification of the third embodiment.
  • FIG. 18 is a waveform diagram showing the relationship between various signals applied to the optical sensor according to the modification of the third embodiment and V INT .
  • FIG. 19 is a waveform diagram showing a change in V INT when the potential drop of the reset signal RST is not steep in the configuration shown in FIG. 15 as a comparative example.
  • FIG. 20 is an equivalent circuit diagram of a configuration of one pixel included in the display device according to the fourth embodiment.
  • FIG. 21A is a characteristic diagram showing the relationship between the potential V CG1 of the control gate CG1 of the floating gate TFT M6, the drain current ID, and the potential V CG2 of the control gate CG2.
  • FIG. 21A is a characteristic diagram showing the relationship between the potential V CG1 of the control gate CG1 of the floating gate TFT M6, the drain current ID, and the potential V CG2 of the control gate CG2.
  • the drain of the floating gate TFTM6 - is a characteristic diagram showing the relationship between the potential difference V DS between the source and the drain current ID, the voltage V CG2 of the control gate CG2.
  • FIG. 22A is a plan view showing the configuration of the floating gate TFT M6.
  • FIG. 22B is a cross-sectional view taken along arrow AA in FIG.
  • FIG. 22C is a cross-sectional view taken along the line BB in FIG.
  • FIG. 23 is an equivalent circuit diagram showing a configuration example of a conventional photosensor.
  • FIG. 24 is a waveform diagram of V INT when the reset signal RST and the readout signal RWS are applied to the conventional optical sensor.
  • a display device is a display device including an optical sensor on an active matrix substrate, and the optical sensor receives a light detection element that receives incident light, and supplies a reset signal to the optical sensor.
  • Reset signal wiring a readout signal wiring for supplying a readout signal to the photosensor, and a photocurrent output from the photodetecting element between the time when the reset signal is supplied and the time when the readout signal is supplied.
  • a sensor switching element that reads in accordance with the readout signal.
  • the sensor switching element is a four-terminal amplifier having two control electrodes.
  • any one of the control electrodes of the sensor switching element functions as a capacitor for accumulating photocurrent, it is not necessary to form a capacitor separately as in the prior art. For this reason, in the display device with an optical sensor, the size of the optical sensor can be reduced.
  • a double gate TFT having a top gate and a bottom gate as the control electrode can be used as the four-terminal amplifier.
  • the top gate may be connected to the output of the photodetecting element, and the bottom gate may be connected to the readout signal wiring.
  • the top gate may be connected to the readout signal wiring, and the bottom gate may be connected to the readout signal wiring.
  • the gate may be connected to the output of the photodetecting element.
  • the display device including a double gate TFT may further include a backlight, and the light sensor may further include a light blocking layer between the light detection element and the backlight, and the light blocking layer and the bottom gate may be provided.
  • the light sensor may further include a light blocking layer between the light detection element and the backlight, and the light blocking layer and the bottom gate may be provided.
  • a floating gate TFT having two floating gates as the control electrode can be used.
  • the light detection element includes a light receiving element that receives light and a reference element that is shielded by a light shielding layer and detects a dark current, and uses the output from the reference element. It is preferable to further include a correction circuit for correcting the output of the light receiving element. This is because it is possible to compensate for a change in the characteristics of the light detection element due to a change in the environmental temperature.
  • the light receiving element and the reference element may be provided in the pixel region of the active matrix substrate or may be outside the pixel region.
  • the light-shielding layer is any metal layer formed on the active matrix substrate (but is not limited to, for example, a reflection used in the case of an electrode of an active element, various wirings, a transflective liquid crystal panel, etc. More preferably, the layer is made of the same material as the layer. This is because by using the same material, the light shielding layer and the other metal layer on the active matrix substrate can be formed in the same process, so that the manufacturing process can be simplified. Alternatively, it is also preferable for the same reason that the light shielding layer is formed of the same material as the black matrix formed on the active matrix substrate or the counter substrate.
  • a photodiode can be used as the light detection element.
  • one of the control electrodes can be connected to the readout signal wiring, and the other of the control electrodes can be connected to the cathode of the photodiode.
  • one of the two terminals other than the control electrode in the 4-terminal amplifier is connected to a constant potential wiring, and the other of the two terminals other than the control electrode in the 4-terminal amplifier is connected to a sensor signal output wiring from the optical sensor. It is good also as a composition.
  • a phototransistor can be used as the light detection element.
  • the photodetecting element may be provided in the pixel region of the active matrix substrate or outside the pixel region.
  • the display device can be implemented as a liquid crystal display device further comprising a counter substrate facing the active matrix substrate and a liquid crystal sandwiched between the active matrix substrate and the counter substrate.
  • the display device according to the present invention is implemented as a liquid crystal display device.
  • the display device according to the present invention is not limited to the liquid crystal display device, and is an active matrix.
  • the present invention can be applied to any display device using a substrate.
  • the display device according to the present invention has an image capturing function, thereby detecting an object close to the screen and performing an input operation, or for bidirectional communication including a display function and an imaging function. Use as a display device or the like is assumed.
  • each drawing referred to below shows only the main members necessary for explaining the present invention in a simplified manner among the constituent members of the embodiment of the present invention for convenience of explanation. Therefore, the display device according to the present invention can include arbitrary constituent members that are not shown in the drawings referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 is a block diagram showing a schematic configuration of an active matrix substrate 100 provided in a liquid crystal display device according to an embodiment of the present invention.
  • an active matrix substrate 100 includes a pixel region 1, a display gate driver 2, a display source driver 3, a sensor column driver 4, a sensor row driver 5, and a buffer amplifier 6 on a glass substrate.
  • the FPC connector 7 is provided at least.
  • a signal processing circuit 8 for processing an image signal captured by a light detection element (described later) in the pixel region 1 is connected to the active matrix substrate 100 via the FPC connector 7 and the FPC 9. .
  • the above-described constituent members on the active matrix substrate 100 can be formed monolithically on the glass substrate by a semiconductor process. Or it is good also as a structure which mounted the amplifier and drivers among said structural members on the glass substrate by COG (Chip On Glass) technique etc., for example. Alternatively, it is conceivable that at least a part of the constituent members shown on the active matrix substrate 100 in FIG. 1 is mounted on the FPC 9.
  • the active matrix substrate 100 is bonded to a counter substrate (not shown) having a counter electrode formed on the entire surface, and a liquid crystal material is sealed in the gap.
  • the pixel area 1 is an area where a plurality of pixels are formed in order to display an image.
  • an optical sensor for capturing an image is provided in each pixel in the pixel region 1.
  • FIG. 2 is an equivalent circuit diagram showing the arrangement of pixels and photosensors in the pixel region 1 of the active matrix substrate 100.
  • one pixel is formed by picture elements of three colors R (red), G (green), and B (blue), and one pixel composed of these three picture elements includes 1
  • Two light sensors are provided.
  • the pixel region 1 includes pixels arranged in a matrix of M rows ⁇ N columns and photosensors arranged in a matrix of M rows ⁇ N columns. As described above, the number of picture elements is M ⁇ 3N.
  • the pixel region 1 has gate lines GL and source lines COL arranged in a matrix as wiring for the pixels.
  • the gate line GL is connected to the display gate driver 2.
  • the source line COL is connected to the display source driver 3.
  • the gate lines GL are provided in M rows in the pixel region 1.
  • three source lines COL are provided for each pixel in order to supply image data to the three picture elements in one pixel.
  • a thin film transistor (TFT) M1 is provided as a pixel switching element at the intersection of the gate line GL and the source line COL.
  • the thin film transistor M1 provided in each of the red, green, and blue picture elements is denoted as M1r, M1g, and M1b.
  • the thin film transistor M1 has a gate electrode connected to the gate line GL, a source electrode connected to the source line COL, and a drain electrode connected to a pixel electrode (not shown).
  • a liquid crystal capacitor LC is formed between the drain electrode of the thin film transistor M1 and the counter electrode (VCOM).
  • an auxiliary capacitor LS is formed between the drain electrode and the TFTCOM.
  • the pixel driven by the thin film transistor M1r connected to the intersection of one gate line GLi and one source line COLrj is provided with a red color filter corresponding to this pixel.
  • red image data is supplied from the display source driver 3 via the source line COLrj, it functions as a red picture element.
  • the pixel driven by the thin film transistor M1g connected to the intersection of the gate line GLi and the source line COLgj is provided with a green color filter so as to correspond to the picture element, and the display source is connected via the source line COLgj.
  • green image data is supplied from the driver 3, it functions as a green picture element.
  • the picture element driven by the thin film transistor M1b connected to the intersection of the gate line GLi and the source line COLbj is provided with a blue color filter so as to correspond to the picture element, and the display source is connected via the source line COLbj.
  • blue image data is supplied from the driver 3, it functions as a blue picture element.
  • one photosensor is provided for each pixel (three picture elements) in the pixel region 1.
  • the arrangement ratio of the pixels and the photosensors is not limited to this example and is arbitrary.
  • one photosensor may be arranged for each picture element, or one photosensor may be arranged for a plurality of pixels.
  • the optical sensor includes a photodiode D1 as a light detection element and a transistor M2.
  • the source line COLr also serves as the wiring VDD for supplying the constant voltage V DD from the sensor column driver 4 to the photosensor.
  • the source line COLg also serves as the sensor output wiring OUT.
  • the transistor M2 is a TFT having two gates (hereinafter referred to as a double gate TFT).
  • a gate in the lower layer (glass substrate side) is referred to as a bottom gate
  • a gate in the upper layer is referred to as a top gate.
  • the top gate is connected to the wiring RWS and a read signal is applied.
  • the bottom gate is connected to the cathode of the photodiode D1.
  • the drain of the transistor M2 is connected to the wiring VDD, and the source is connected to the wiring OUT.
  • a wiring RST for supplying a reset signal is connected to the anode of the photodiode D1.
  • FIG. 3A is a plan view of the photosensor of the present embodiment.
  • FIG. 3B is a cross-sectional view showing a cross section AB in FIG.
  • the photodiode D1 and the transistor M2 are formed on the glass substrate 30 of the active matrix substrate 100 by a semiconductor process.
  • the photodiode D1 is configured by laminating a light shielding layer 11, a gate insulating film 31, a semiconductor layer 12, a gate insulating film 32, and an insulating layer 33 in this order.
  • a base coat layer or the like may be provided.
  • the semiconductor layer 12 of the photodiode D1 has, for example, a lateral structure PN junction or PIN junction.
  • the anode of the semiconductor layer 12 is connected to the reset signal line RST via the contact 13.
  • the transistor M2 is configured by laminating a bottom gate 21, a gate insulating film 31, a semiconductor layer 22, a gate insulating film 32, a top gate 24, and an insulating layer 33 in this order on a glass substrate 30.
  • the cathode of the semiconductor layer 12 of the phototransistor D1 is connected to the bottom gate 21 of the transistor M2 via the contact 13, the wiring 15, and the contact 23.
  • the top gate 24 is connected to the read signal wiring RWS.
  • the light shielding layer 11 is provided to prevent light from a backlight (not shown) from entering the semiconductor layer 12 of the photodiode D1.
  • the bottom gate 21 of the transistor M2 is preferably formed using the same material as the light shielding layer 11 and the same film thickness and in the same process.
  • FIG. 4A shows the relationship between the potential V TG (unit is V) of the transistor M2, the drain current ID (unit is A), and the potential V BG (unit is V) of the bottom gate.
  • FIG. 4B shows the difference between the drain-source potential difference V DS (unit is V), the drain current ID (unit is A), and the bottom gate potential V BG (unit is V). It is a characteristic view which shows a relationship. 4A shows the characteristics when the potential difference between the drain and the source is 0.1 V, and FIG. 4B shows the case where the top gate potential V TG of the transistor M2 is 5 V.
  • these are merely examples, and the characteristics of the double gate TFT applicable to the present invention are not limited to this example.
  • the advantages of using a double gate TFT as the transistor M2 are as follows. First, since the capacitance of the bottom gate functions as a capacitance CBG for discharging the photocurrent from the photodiode D1, it is not necessary to separately provide a capacitor CINT unlike the conventional photosensor shown in FIG. Compared with the above-described conventional optical sensor, the optical sensor according to the present embodiment can reduce the number of component parts by the amount that does not require a capacitor, and can improve the aperture ratio of the pixel.
  • the capacitor C BG of this embodiment is shielded from the pixel electrode formed in the upper layer by the top gate of the transistor M2. Therefore, the sensor CBG can be stably output without the capacitance CBG being affected by the potential fluctuation of the pixel electrode accompanying writing to the pixel. Furthermore, the optical sensor of this embodiment also has the following advantages. That is, in the conventional configuration shown in FIG. 23, since the magnitude of light sensitivity (diode size) directly affects the read voltage and read speed, the capacitance and the diode size are determined in consideration of the balance between the two. There was a need.
  • reading is performed after the threshold value of the transistor is controlled by the voltage change of the bottom gate due to light reception, so that the reading voltage is independent of the photosensitivity (diode size in the configuration of FIG. 23).
  • read speed can be set, and both can be optimized separately.
  • the sensor row driver 5 sequentially selects a set of wirings RSTi and RWSi shown in FIG. 2 at a predetermined time interval t row . As a result, the rows of photosensors from which signal charges are to be read out in the pixel region 1 are sequentially selected.
  • the end of the wiring OUT is connected to the drain of the insulated gate field effect transistor M3. Further, the output wiring SOUT is connected to the drain of the transistor M3, and the potential V SOUT of the drain of the transistor M3 is output to the sensor column driver 4 as an output signal from the photosensor.
  • the source of the transistor M3 is connected to the wiring VSS.
  • the gate of the transistor M3 is connected to a reference voltage power supply (not shown) via the reference voltage wiring VB.
  • FIG. 5 is a timing chart showing waveforms of a reset signal supplied from the wiring RST and a readout signal supplied from the wiring RWS to the optical sensor.
  • the high level V RST. H is 0 V
  • low level V RST. L is -2V.
  • the high level V RST. H is equal to V SS.
  • the high level V RWS. H is 5V
  • low level V RWS. L is 0V.
  • the read signal high level V RWS. H is equal to V DD and low level V RWS. L is equal to V SS.
  • the photodiode D1 is forward biased, and the potential V INT at the connection point INT is Is represented by the following formula (4). Note that the potential V INT of the connection point INT is equal to the potential of the bottom gate of the transistor M2.
  • V INT V RST. H- V F (4)
  • V RST. H 0V is a high-level reset signal
  • V F is the forward voltage of the photodiode D1
  • V RST is the height of the reset signal pulse (V RST.H -V RST.L)
  • the transistor M2 Since the read signal RWS applied to the top gate at the time of reset is 0 V, the transistor M2 is in a non-conductive state during the reset period.
  • the reset signal is low level VRST.
  • the photocurrent integration period (t INT ) begins.
  • a photocurrent proportional to the amount of light incident on the photodiode D1 flows out of the bottom gate, and discharges the bottom gate capacitance CBG .
  • the potential V INT at the connection point INT at the end of the integration period is expressed by the following equation (5).
  • V INT V RST. H ⁇ V F ⁇ V RST ⁇ C PD / C T ⁇ I PHOTO ⁇ t INT / C T (5)
  • I PHOTO is the photocurrent of the photodiode D1
  • t INT is the length of the integration period.
  • CPD is the capacitance of the photodiode D1.
  • C T is the total capacitance of the connection point INT, and is the sum of the bottom gate capacitance C BG , the capacitance C PD of the photodiode D1, and the parasitic capacitance C PAR of the transistor M2.
  • the read signal RWS is switched to the high level, so that the read period starts.
  • the read signal RWS becomes a high level (5 V)
  • the transistor M2 becomes conductive.
  • the transistor M2 becomes conductive, it functions as a source follower amplifier together with the bias transistor M3 provided at the end of the wiring OUT in each column. That is, the output signal voltage V SOUT from the output wiring SOUT from the drain of the transistor M3 is a function of the amount of light received by the photodiode D1 during the integration period t INT .
  • FIG. 6 is an explanatory diagram showing the relationship between the potential V INT at the connection point INT and the output signal voltage V SOUT .
  • the rate of change of the potential V INT during the integration period depends on the ambient brightness.
  • the potential V INT at the connection point INT drops rapidly and becomes saturated during the integration period.
  • the potential V INT at the connection point INT drops relatively slowly as indicated by the line M in the graph.
  • the potential V INT at the connection point INT further falls gently. Further, as shown in the lower graph of FIG.
  • the source lines COLr, COLg, and COLb are shared as the photosensor wirings VDD and OUT, so that the source lines COLr, COLg, and COLb are connected via the source lines COLr, COLg, and COLb as shown in FIG. It is necessary to distinguish the timing for inputting the image data signal for display from the timing for reading the sensor output V SOUT .
  • the sensor output V SOUT is read using the horizontal blanking period after the display image data signal has been input in the horizontal scanning period.
  • the sensor column driver 4 includes a sensor pixel readout circuit 41, a sensor column amplifier 42, and a sensor column scanning circuit 43.
  • a wiring SOUT (see FIG. 2) for outputting the sensor output V SOUT from the pixel region 1 is connected to the sensor pixel readout circuit 41.
  • the sensor pixel readout circuit 41 outputs the peak hold voltage V Sj of the sensor output V SOUTj to the sensor column amplifier 42.
  • V COUT is output to the buffer amplifier 6.
  • FIG. 8 is a circuit diagram showing the internal configuration of the sensor pixel readout circuit 41.
  • FIG. 9 is a waveform diagram showing the relationship between the readout signal V RWS , the sensor output V SOUT, and the output V S of the sensor pixel readout circuit.
  • the read signal is at the high level V RWS.
  • the transistor M2 is turned on to form a source follower amplifier by the transistors M2 and M3, and the sensor output V SOUT is accumulated in the sample capacitor C SAM of the sensor pixel readout circuit 41.
  • the read signal is low level V RWS.
  • the output voltage V S from the sensor pixel readout circuit 41 to the sensor column amplifier 42 remains at the peak value of the sensor output V SOUT during the selection period (t row ) of the row even after becoming L , as shown in FIG. Is held at a level equal to.
  • each column amplifier is composed of transistors M6 and M7.
  • the buffer amplifier 6 further amplifies V COUT output from the sensor column amplifier 42 and outputs the amplified signal to the signal processing circuit 8 as a panel output (photosensor signal) V out .
  • the sensor column scanning circuit 43 may scan the optical sensor columns one by one as described above, but is not limited thereto, and may be configured to interlace scan the optical sensor columns. Further, the sensor column scanning circuit 43 may be formed as a multi-phase driving scanning circuit such as a four-phase.
  • the display device obtains a panel output VOUT corresponding to the amount of light received by the photodiode D1 formed for each pixel in the pixel region 1.
  • the panel output VOUT is sent to the signal processing circuit 8, A / D converted, and stored in a memory (not shown) as panel output data. That is, the same number of panel output data as the number of pixels (number of photosensors) in the pixel region 1 is stored in this memory.
  • the signal processing circuit 8 performs various signal processing such as image capture and touch area detection using the panel output data stored in the memory.
  • the same number of panel output data as the number of pixels (number of photosensors) in the pixel region 1 is accumulated in the memory of the signal processing circuit 8.
  • the number of pixels is not necessarily limited due to restrictions such as memory capacity. It is not necessary to store the same number of panel output data.
  • the configuration in which the cathode of the photodiode D1 is connected to the bottom gate of the transistor M2 and the read signal wiring RWS is connected to the top gate is illustrated.
  • the configuration in which the cathode of the photodiode D1 is connected to the top gate of the transistor M2 and the read signal wiring RWS is connected to the bottom gate is also the first embodiment (modified example).
  • a plan view and a cross-sectional view of the transistor M2 in this case are shown in FIGS.
  • the transistor M2 has the bottom gate 21 connected to the read signal wiring RWS via the contact 26.
  • the top gate 24 is connected to the cathode of the photodiode D1 through the contact 25.
  • the display device includes at least a part of the pixel region 1 of the active matrix substrate 100 in addition to the light sensor (light receiving element) that detects the brightness of external light.
  • This pixel is provided with a photodiode (reference element) that is shielded from external light. That is, in this configuration, dark current is detected by the light-shielded photodiode (reference element), and the output of the optical sensor (light receiving element) is corrected using the detection result. In other words, the temperature dependency of the photodiode is to be compensated by the dark current value detected by the reference element.
  • the light shielding layer of the reference element is provided on the same material as the electrodes of the pixel driving TFTs (M1r, M1g, M1b shown in FIG. 2) in the pixel region 1 of the active matrix substrate 100, or on the active matrix substrate 100 or the counter substrate. It is possible to simultaneously form the same material by the same process using the same material as the black matrix. Alternatively, the light shielding layer can be formed of the same material as various wirings in the active matrix substrate 100 (for example, a source wiring or a wiring provided in an upper layer of the source wiring in the case of a multilayer wiring). When the display device is configured as a transflective liquid crystal panel, the same material as the reflective layer may be used.
  • FIG. 13 is an example of a display device according to the second embodiment, and includes an optical sensor circuit having a photodiode D1 (light receiving element) that receives external light, and a photodiode D2 that is shielded so that external light does not enter.
  • FIG. 6 is an equivalent circuit diagram of a configuration in which a reference circuit having a (reference element) is arranged adjacent to be connected to a common VDD wiring. It should be noted that it is an appropriate design matter to arrange the light receiving element and the reference element at what density and ratio. For example, one row of reference elements may be used to correct the output of one adjacent row of light receiving elements, or one row of reference elements may be used to correct the outputs of nearby multiple rows of light receiving elements. You may do it.
  • FIG. 13 illustrates the configuration in which the optical sensor circuit and the reference circuit are connected to a common VDD wiring, but as illustrated in FIG. 14, the optical sensor circuit and the reference circuit are connected to separate adjacent VDD wirings.
  • a connected configuration may be used. Also in this case, the operation is the same as the configuration of FIG.
  • the VDD wiring may also be used as one of the source lines as shown in FIG. 2 in the first embodiment, or independent from the source line. It is also possible to use the same wiring.
  • the display device includes a phototransistor (photo TFT) M4 instead of the photodiode D1 in the photosensor described in the first embodiment. This is different from the first embodiment.
  • photo TFT phototransistor
  • the gate and source of the phototransistor M4 are both connected to the reset wiring RST.
  • the phototransistor M4 is not limited to a polysilicon TFT having high mobility, and an amorphous silicon TFT or a microcrystalline silicon TFT can be used. Note that the transistor M2 can also be realized by an amorphous silicon TFT or a microcrystalline silicon TFT. Therefore, the transistor M2 and the phototransistor M4 can be formed at the same time using the same material.
  • FIG. 16 is a waveform diagram showing the relationship between input signals (RST, RWS) and V INT in the photosensor according to the third embodiment.
  • the reset signal RST and the read signal RWS are the same as those shown in FIG. 5 in the first embodiment.
  • the potential V INT of the gate electrode of the transistor M2 is expressed by the following equation (6).
  • V INT V RST. H ⁇ V T, M2 (6)
  • V T, M2 is the threshold voltage of the transistor M2
  • ⁇ V RST is the pulse height of the reset signal (V RST.H -V RST.L ), and at this time, the read signal RWS is 0V Therefore, the transistor M2 is nonconductive.
  • the reset signal is low level VRST.
  • the photocurrent integration period begins.
  • a photocurrent that is proportional to the amount of light incident on the phototransistor M4 flows out from the capacitor C BG of the bottom gate to discharge the capacitance C BG.
  • the potential V INT of the gate of the transistor M2 at the end of the integration period is expressed by the following formula (7).
  • V INT V RST. H ⁇ V T, M2 ⁇ V RST ⁇ C SENSOR / C T -I PHOTO ⁇ T INT / C T (7)
  • I PHOTO is the photocurrent of the phototransistor M4
  • T INT is the length of the integration period. Even during the integration period, the read signal RWS is 0 V, so that the transistor M2 is non-conductive.
  • C SENSOR is a capacitance of the phototransistor M4.
  • C T is the sum of the bottom gate capacitance C BG , the phototransistor M 4 capacitance C SENSOR, and the parasitic capacitance C TFT of the transistor M 2.
  • the readout period starts when the readout signal RWS rises. Note that the read period continues while the read signal RWS is at a high level.
  • the reading principle here is the same as that described in the first embodiment, and a duplicate description will be omitted.
  • an optical sensor output can be obtained even if the phototransistor M4 is used instead of the photodiode as the photodetecting element of the optical sensor.
  • the transistor M2 and the phototransistor M4 are formed of amorphous silicon TFTs or microcrystalline silicon TFTs, there is an advantage that they can be manufactured at a lower cost than using polysilicon.
  • the display device includes a phototransistor M5 instead of the phototransistor M4 shown in FIG.
  • the phototransistor M5 is the same as the phototransistor M4 in that the gate is connected to the reset wiring RST, but the source is connected to a wiring that supplies a second reset signal VRST different from the reset signal RST. .
  • FIG. 18 is a waveform diagram showing the relationship between various signals applied to the optical sensor according to this modification and V INT .
  • FIG. 19 is a waveform diagram showing a change in V INT when the potential drop of the reset signal RST is not steep in the configuration shown in FIG. 15 as a comparative example.
  • the display device has a configuration in which the double gate TFT included in the display device according to the first embodiment is replaced with a floating gate TFT (M6) as shown in FIG.
  • M6 floating gate TFT
  • the floating gate TFT M6 includes two control gates CG1 and CG2.
  • the control gate CG1 is connected to the read signal wiring RWS.
  • the control gate CG2 is connected to the cathode of the photodiode D1.
  • the control gate CG2 can be used to control the threshold voltage of the control gate CG1.
  • FIG. 21A shows the relationship between the potential V CG1 (unit is V) of the control gate CG1 of the floating gate TFT M6, the drain current ID (unit is A), and the potential V CG2 (unit is V) of the control gate CG2.
  • FIG. 21B shows the potential difference V DS (unit is V) between the drain and source of the floating gate TFT M6, the drain current ID (unit is A), and the potential V CG2 (unit is V) of the control gate CG2. It is a characteristic view which shows the relationship. 21A shows the characteristics when the potential difference between the drain and the source is 0.1V, and FIG. 21B shows the characteristics when the potential V CG1 of the control gate CG1 is 5V.
  • these are merely examples, and the characteristics of the floating gate TFT applicable to the present invention are not limited to this example.
  • FIG. 22A is a plan view showing the configuration of the floating gate TFT M6.
  • FIG. 22B is a cross-sectional view taken along arrow AA in FIG.
  • FIG. 22C is a cross-sectional view taken along the line BB in FIG.
  • the floating gate TFT M6 is formed on the glass substrate 50 of the active matrix substrate 100 with the base coat 51, the semiconductor layer 52, the gate insulating film 53, the floating gate 57, and the interlayer insulation.
  • the film 54 is sequentially formed.
  • the control gates CG1 and CG2 are formed on the interlayer insulating film 54.
  • a source electrode 55 and a drain electrode 56 are connected to the semiconductor layer 52.
  • the voltage V FG on the floating gate 57 is expressed by the following equation (8).
  • V FG C CG1 / C T ⁇ V CG1 + C CG2 / C T ⁇ V CG2 (9) Note that the sizes of C CG1 and C CG2 can be appropriately adjusted by adjusting the areas of the control gates CG1 and CG2.
  • optical sensor according to the present embodiment is the same as that of the optical sensor described in the first embodiment, and a duplicate description is omitted.
  • the capacitor CCG2 formed between the control gate CG2 and the floating gate functions as a capacitor for storing the photocurrent from the photodiode D1, as in the conventional photosensor shown in FIG.
  • the optical sensor according to the present embodiment can reduce the number of component parts by the amount that does not require a capacitor, and can improve the aperture ratio of the pixel.
  • the configuration in which the wirings VDD and OUT connected to the optical sensor are shared with the source wiring COL is exemplified. According to this configuration, there is an advantage that the pixel aperture ratio is high. However, the optical sensor wirings VDD and OUT may be provided separately from the source wiring COL.
  • the present invention is industrially applicable as a display device having an optical sensor.

Abstract

　アクティブマトリクス基板に光センサを備えた表示装置において、前記光センサが、入射光を受光する光検出素子（Ｄ１）と、当該光センサへリセット信号を供給するリセット信号配線（ＲＳＴ）と、当該光センサへ読み出し信号を供給する読み出し信号配線（ＲＷＳ）と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子（Ｄ１）から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子（Ｍ２）とを備えている。前記センサスイッチング素子（Ｍ２）は、例えばダブルゲートＴＦＴまたはフローティングゲートＴＦＴなどの、２つの制御電極を有する４端子アンプである。

Description

表示装置
　本発明は、光検出素子を有する光センサ付きの表示装置に関する。
　従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、ディスプレイに近接した物体の画像を取り込むことが可能な、画像取り込み機能付の表示装置が提案されている。このような画像取り込み機能付き表示装置は、双方向通信用表示装置や、タッチパネル機能付き表示装置としての利用が想定されている。
　従来の画像取り込み機能付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、フォトダイオードを画素内に作り込む（特許文献１、非特許文献１参照）。
　アクティブマトリクス基板上に形成される従来の光センサ（特許文献２，３）の一例を、図２３に示す。図２３に示す従来の光センサは、フォトダイオードＰＤ、コンデンサＣＩＮＴ、トランジスタＭ２から構成される。フォトダイオードＰＤのアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。フォトダイオードＰＤのカソードには、コンデンサＣＩＮＴの電極の一方と、トランジスタＭ２のゲートが接続されている。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。図２３において、フォトダイオードＰＤのカソードと、コンデンサＣＩＮＴの電極の一方と、トランジスタＭ２のゲートとの接続点の電位をＶＩＮＴと表記した。コンデンサＣＩＮＴの電極の他方は、読み出し信号を供給するための配線ＲＷＳに接続されている。
　この構成において、配線ＲＳＴへリセット信号、配線ＲＷＳへ読み出し信号を、それぞれ所定のタイミングで供給することにより、フォトダイオードで受光した光の量に応じたセンサ出力を得ることができる。ここで、図２４を参照し、図２３に示した従来の光センサの動作について説明する。なお、リセット信号のローレベル（例えば－４Ｖ）をＶＲＳＴ．Ｌ、リセット信号のハイレベル（例えば０Ｖ）をＶＲＳＴ．Ｈ、読み出し信号のローレベル（例えば０Ｖ）をＶＲＷＳ．Ｌ、読み出し信号のハイレベル（例えば８Ｖ）をＶＲＷＳ．Ｈ、とそれぞれ表す。
　まず、配線ＲＳＴへハイレベルのリセット信号ＶＲＳＴ．Ｈが供給されると（図２４においてｔ＝ＲＳＴのタイミング）、フォトダイオードＰＤは順方向バイアスとなり、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（１）で表される。
　　ＶＩＮＴ　＝　ＶＲＳＴ．Ｈ－ＶＦ　　　・・・（１）
式（１）において、ＶＦはフォトダイオードＰＤの順方向電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ－ＶＲＳＴ．Ｌ）であり、このときのＶＩＮＴはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット期間において非導通状態となっている。
　次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間（図２４に示すＴＩＮＴの期間）が始まる。積分期間においては、フォトダイオードＰＤへの入射光量に比例した光電流がコンデンサＣＩＮＴから流れ出し、コンデンサＣＩＮＴを放電させる。これにより、積分期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（２）で表される。
　　ＶＩＮＴ＝ＶＲＳＴ．Ｈ－ＶＦ－ΔＶＲＳＴ・ＣＰＤ／ＣＴ－ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ　…（２）
　式（２）において、ＩＰＨＯＴＯは、フォトダイオードＰＤの光電流、ＴＩＮＴは、積分期間の長さである。積分期間においても、ＶＩＮＴがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。ＣＰＤはフォトダイオードＰＤの容量である。ＣＴは、コンデンサＣＩＮＴの容量、フォトダイオードＰＤの容量ＣＰＤと、トランジスタＭ２の容量ＣＴＦＴとの総和である。
　積分期間が終わると、図２４に示すｔ＝ＲＷＳのタイミングで読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。ここで、コンデンサＣＩＮＴに対して電荷注入が起こる。この結果、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（３）で表される。
　ＶＩＮＴ＝ＶＲＳＴ．Ｈ－ＶＦ－ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ＋ΔＶＲＷＳ・ＣＩＮＴ／ＣＴ　…（３）
　ΔＶＲＷＳは、読み出し信号のパルスの高さ（ＶＲＷＳ．Ｈ－ＶＲＷＳ．Ｌ）である。これにより、トランジスタＭ２のゲートの電位ＶＩＮＴが閾値電圧よりも高くなるので、トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアストランジスタ（図２４には図示せず）と共に、ソースフォロアアンプとして機能する。すなわち、トランジスタＭ２からの出力信号電圧は、積分期間におけるフォトダイオードＰＤの光電流の積分値に比例する。
　なお、図２４において、波線で示した波形は、フォトダイオードＰＤに光の入射が少ない場合の電位ＶＩＮＴの変化を表し、実線で示した波形は、フォトダイオードＰＤに外光が入射した場合の電位ＶＩＮＴの変化を表している。図２４のΔＶが、フォトダイオードＰＤへ入射した光の量に比例した電位差である。
特開２００６－３８５７号公報 国際公開第２００７／１４５３４６号パンフレット 国際公開第２００７／１４５３４７号パンフレット
"Ａ　Ｔｏｕｃｈ　Ｐａｎｅｌ　Ｆｕｎｃｔｉｏｎ　Ｉｎｔｅｇｒａｔｅｄ　ＬＣＤ　Ｉｎｃｌｕｄｉｎｇ　ＬＴＰＳ　Ａ/Ｄ　Ｃｏｎｖｅｒｔｅｒ"，　Ｔ．Ｎａｋａｍｕｒａ等，　ＳＩＤ　０５　ＤＩＧＥＳＴ，　ｐｐ１０５４－１０５５，　２００５
　上記した従来の光センサは、光電流を蓄積するためのコンデンサを有している。しかし、アクティブマトリクス基板上に光センサを作り込む場合に、光センサのサイズは極力小さく、また、光センサの構成部品が極力少ない方が良い。例えば、上述のように光センサを画素内に形成する場合は、光センサの構成部品の占有面積が小さい方が、開口率が高くなるので好ましい。また、光センサを画素領域外に配置する場合であっても、額縁領域が狭い方が良い等の理由により、光センサは小さい方が良い。
　そこで、本発明は上記の課題を鑑み、光センサ付き表示装置において、光センサのサイズを低減することを目的とする。
　本発明にかかる表示装置は、上記の課題を解決するために、アクティブマトリクス基板に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、前記センサスイッチング素子が、２つの制御電極を有する４端子アンプであることを特徴とする。
　本発明によれば、光センサ付き表示装置において、光センサのサイズを低減することができる。
図１は、本発明の一実施形態にかかる表示装置の概略構成を示すブロック図である。 図２は、本発明の第１の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。 図３（ａ）は、第１の実施形態の光センサの平面図である。図３（ｂ）は、図３（ａ）におけるＡ－Ｂ断面を示す断面図である。 図４（ａ）は、トランジスタＭ２のトップゲートの電位ＶＴＧと、ドレイン電流ＩＤと、ボトムゲートの電位ＶＢＧ（単位はＶ）との関係を示す特性図である。図４（ｂ）は、トランジスタＭ２のドレイン－ソース間の電位差ＶＤＳと、ドレイン電流ＩＤと、ボトムゲートの電位ＶＢＧとの関係を示す特性図である。 図５は、リセット信号と読み出し信号の波形をそれぞれ示すタイミングチャートである。 図６は、接続点ＩＮＴの電位ＶＩＮＴと、出力信号電圧ＶＳＯＵＴとの関係を示す説明図である。 図７は、本発明の一実施形態にかかる表示装置におけるセンサ駆動タイミングを示すタイミングチャートである。 図８は、センサ画素読み出し回路の内部構成を示す回路図である。 図９は、読み出し信号と、センサ出力と、センサ画素読み出し回路の出力との関係を示す波形図である。 図１０は、センサカラムアンプの構成例を示す回路図である。 図１１は、第２の実施形態にかかる光センサの等価回路図である。 図１２（ａ）は、第２の実施形態の光センサの平面図である。図１２（ｂ）は、図１２（ａ）におけるＡ－Ｂ断面を示す断面図である。 図１３は、第２の実施形態にかかる表示装置が備える光センサ回路と参照回路の等価回路図である。 図１４は、図１３に示した構成の変形例にかかる光センサ回路と参照回路の等価回路図である。 図１５は、第３の実施形態にかかる表示装置が備える光センサ回路と参照回路の等価回路図である。 図１６は、第３の実施形態の光センサにおける入力信号（ＲＳＴ，ＲＷＳ）とＶＩＮＴとの関係を示す波形図である。 図１７は、第３の実施形態の変形例にかかる表示装置が備える光センサ回路と参照回路の等価回路図である。 図１８は、第３の実施形態の変形例にかかる光センサに印加される各種信号とＶＩＮＴとの関係を示す波形図である。 図１９は、比較例として、図１５に示した構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合のＶＩＮＴの変化を示す波形図である。 図２０は、第４の実施形態にかかる表示装置が備える一画素の構成の等価回路図である。 図２１（ａ）は、フローティングゲートＴＦＴＭ６のコントロールゲートＣＧ１の電位ＶＣＧ１と、ドレイン電流ＩＤと、コントロールゲートＣＧ２の電位ＶＣＧ２との関係を示す特性図である。図２１（ｂ）は、フローティングゲートＴＦＴＭ６のドレイン－ソース間の電位差ＶＤＳと、ドレイン電流ＩＤと、コントロールゲートＣＧ２の電位ＶＣＧ２との関係を示す特性図である。 図２２（ａ）は、フローティングゲートＴＦＴＭ６の構成を示す平面図である。図２２（ｂ）は、図２２（ａ）におけるＡ－Ａ矢視断面図である。図２２（ｃ）は、図２２（ａ）におけるＢ－Ｂ矢視断面図である。 図２３は、従来の光センサの構成例を示す等価回路図である。 図２４は、従来の光センサにリセット信号ＲＳＴと読み出し信号ＲＷＳが印加された場合のＶＩＮＴの波形図である。
　本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備えている。なお、前記センサスイッチング素子は、２つの制御電極を有する４端子アンプである。
　この構成によれば、センサスイッチング素子の制御電極のいずれかが、光電流を蓄積する容量として機能するので、従来のように別個に容量を形成する必要がない。このため、光センサ付き表示装置において、光センサのサイズを低減することができる。
　前記４端子アンプとしては、前記制御電極としてトップゲートとボトムゲートとを有するダブルゲートＴＦＴを用いることができる。この構成において、前記トップゲートが前記光検出素子の出力に接続され、前記ボトムゲートが前記読み出し信号配線に接続された形態としても良いし、前記トップゲートが前記読み出し信号配線に接続され、前記ボトムゲートが前記光検出素子の出力に接続された形態としても良い。
　また、ダブルゲートＴＦＴを備えた前記の表示装置において、バックライトをさらに備え、前記光センサが、前記光検出素子と前記バックライトとの間に遮光層をさらに備え、前記遮光層と前記ボトムゲートとが同じ金属材料で形成されている構成とすることが好ましい。遮光層とボトムゲートとを、同一工程で形成することが可能となり、製造効率が向上するからである。さらに、前記遮光層と前記ボトムゲートとが同じ厚さを有することがさらに好ましい。
　あるいは、前記４端子アンプとしては、前記制御電極として２つのフローティングゲートを有するフローティングゲートＴＦＴを用いることもできる。
　また、前記の表示装置において、前記光検出素子が、光を受光する受光素子と、遮光層により遮光され暗電流を検出する参照用素子とを含み、前記参照用素子からの出力を用いて前記受光素子の出力を補正する補正回路をさらに備えたことが好ましい。環境温度の変化によって光検出素子の特性が変化した場合に、これを補償できるからである。なお、前記受光素子と前記参照用素子とは、前記アクティブマトリクス基板の画素領域に設けられていても良いし、画素領域外にあっても良い。
　前記遮光層が、前記アクティブマトリクス基板に形成されたいずれかの金属層（これらに限定されないが、例えば、アクティブ素子の電極、各種の配線、あるいは、半透過型液晶パネル等の場合に用いられる反射層、等）と同じ材料で形成された構成とすることが、より好ましい。同じ材料を利用することにより、遮光層とアクティブマトリクス基板上の他の金属層とを同一工程で形成することも可能となるので、製造工程を簡略化することができるからである。あるいは、前記遮光層を、前記アクティブマトリクス基板または対向基板に形成されたブラックマトリクスと同じ材料で形成することも、同じ理由により好ましい。
　また、前記光検出素子としては、フォトダイオードを用いることができる。この場合に、前記制御電極の一方が前記読み出し信号配線に接続され、前記制御電極の他方が前記フォトダイオードのカソードに接続された構成とすることができる。あるいは、前記４端子アンプにおける制御電極以外の２端子の一方が定電位配線に接続され、前記４端子アンプにおける制御電極以外の２端子の他方が、当該光センサからのセンサ信号出力配線に接続された構成としても良い。あるいは、前記光検出素子として、フォトトランジスタを用いることも可能である。
　前記光検出素子は、前記アクティブマトリクス基板の画素領域内に設けられていても良いし、画素領域外であっても良い。
　また、前記の表示装置は、アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた液晶表示装置として実施することができる。
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、画像取り込み機能を有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
　図１は、本発明の一実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラム（ｃｏｌｕｍｎ）ドライバ４、センサロウ（ｒｏｗ）ドライバ５、バッファアンプ６、ＦＰＣコネクタ７を少なくとも備えている。また、画素領域１内の光検出素子（後述）で取り込まれた画像信号を処理するための信号処理回路８が、前記ＦＰＣコネクタ７とＦＰＣ９とを介して、アクティブマトリクス基板１００に接続されている。
　なお、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ９上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。
　画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素と光センサとの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成され、この３絵素で構成される１つの画素内に、１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、絵素数は、Ｍ×３Ｎである。
　このため、図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＣＯＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＣＯＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１～Ｍ）のように表記する。一方、ソース線ＣＯＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＣＯＬを個々に区別して説明する必要がある場合は、ＣＯＬｒｊ，ＣＯＬｇｊ，ＣＯＬｂｊ（ｊ＝１～Ｎ）のように表記する。
　ゲート線ＧＬとソース線ＣＯＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＣＯＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＬＣが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量ＬＳが形成されている。
　図２において、１本のゲート線ＧＬｉと１本のソース線ＣＯＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＣＯＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬｉとソース線ＣＯＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＣＯＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬｉとソース線ＣＯＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＣＯＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
　なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素と光センサの配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置された構成であっても良い。
　光センサは、図２に示すように、光検出素子としてのフォトダイオードＤ１と、トランジスタＭ２とから構成される。図２の例では、ソース線ＣＯＬｒが、センサカラムドライバ４から定電圧ＶＤＤを光センサへ供給するための配線ＶＤＤを兼ねている。また、ソース線ＣＯＬｇが、センサ出力用の配線ＯＵＴを兼ねている。
　トランジスタＭ２は、２つのゲートを有するＴＦＴ（以下、ダブルゲートＴＦＴと称する）である。ここで、トランジスタＭ２において、下層（ガラス基板側）にあるゲートをボトムゲート、上層にあるゲートをトップゲートと称する。図２の例では、トップゲートは、配線ＲＷＳに接続されて読み出し信号が印加される。ボトムゲートは、フォトダイオードＤ１のカソードに接続される。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。フォトダイオードＤ１のアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。
　ここで、図３（ａ）および図３（ｂ）を参照し、本実施形態の光センサの一構成について説明する。図３（ａ）は、本実施形態の光センサの平面図である。図３（ｂ）は、図３（ａ）におけるＡ－Ｂ断面を示す断面図である。
　図３（ａ）および図３（ｂ）に示すように、フォトダイオードＤ１およびトランジスタＭ２は、アクティブマトリクス基板１００のガラス基板３０上に、半導体プロセスによって形成されている。フォトダイオードＤ１は、遮光層１１、ゲート絶縁膜３１、半導体層１２、ゲート絶縁膜３２、絶縁層３３が、この順に積層されて構成されている。なお、ここに図示した各層の他に、ベースコート層などが設けられていても良い。フォトダイオードＤ１の半導体層１２は、例えば、ラテラル構造のＰＮ接合またはＰＩＮ接合を有する。半導体層１２のアノードが、コンタクト１３を介してリセット信号配線ＲＳＴに接続されている。トランジスタＭ２は、ガラス基板３０上に、ボトムゲート２１、ゲート絶縁膜３１、半導体層２２、ゲート絶縁膜３２、トップゲート２４、絶縁層３３が、この順に積層されて構成されている。フォトトランジスタＤ１の半導体層１２のカソードが、コンタクト１３，配線１５、コンタクト２３を介して、トランジスタＭ２のボトムゲート２１に接続されている。トップゲート２４は、読み出し信号配線ＲＷＳに接続されている。
　遮光層１１は、バックライト（図示せず）からの光がフォトダイオードＤ１の半導体層１２へ入射しないようにするために設けられている。トランジスタＭ２のボトムゲート２１は、遮光層１１と同じ材料を用いて、同じ膜厚に、同一工程によって形成されていることが好ましい。
　上記の構成にかかるトランジスタＭ２において、ボトムゲートに印加する電圧を変化させることにより、トランジスタＭ２の閾値電圧を制御することができる。図４（ａ）は、トランジスタＭ２のトップゲートの電位ＶＴＧ（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、ボトムゲートの電位ＶＢＧ（単位はＶ）との関係を示す特性図である。また、図４（ｂ）は、トランジスタＭ２のドレイン－ソース間の電位差ＶＤＳ（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、ボトムゲートの電位ＶＢＧ（単位はＶ）との関係を示す特性図である。なお、図４（ａ）においては、ドレインとソースとの間の電位差が０．１Ｖの場合の特性を示し、図４（ｂ）においては、トランジスタＭ２のトップゲートの電位ＶＴＧが５Ｖの場合の特性を示したが、これらはあくまでも一例であって、本発明に適用可能なダブルゲートＴＦＴの特性をこの例にのみ限定する趣旨ではない。
　なお、トランジスタＭ２としてダブルゲートＴＦＴを用いることによる利点は、以下のとおりである。まず、ボトムゲートの容量が、フォトダイオードＤ１からの光電流を放電する容量ＣＢＧとして機能するので、図２３に示した従来の光センサのように、コンデンサＣＩＮＴを別途に設ける必要がない。本実施形態の光センサは、上記従来の光センサに比べて、コンデンサが不要な分だけ構成部品の点数が少なくて済み、画素の開口率を向上させることができる。
　また、本実施形態の容量ＣＢＧは、トランジスタＭ２のトップゲートにより、その上層に形成されている画素電極からシールドされている。したがって、画素への書き込みに伴う画素電極の電位変動によって容量ＣＢＧが影響を受けることなく、安定したセンサ出力が可能となる。さらに、本実施形態の光センサによれば、以下の利点もある。すなわち、図２３に示した従来の構成では、光の感受性の大きさ（ダイオードサイズ）が読み出し電圧と読み出しスピードに直接影響を与えるため、両者のバランスを考慮して、容量とダイオードサイズを決定する必要があった。一方、本実施形態の構成によれば、受光によるボトムゲートの電圧変化によりトランジスタの閾値を制御した上で読み出しを行うため、光感受性（図２３の構成におけるダイオードサイズ）とは関係なく、読み出し電圧と読み出しスピードとを設定でき、両者を別個に最適化することができる。
　配線ＲＳＴ，ＲＷＳは、センサロウドライバ５に接続されている。これらの配線ＲＳＴ，ＲＷＳは１行毎に設けられているので、以降、各配線を区別する必要がある場合は、ＲＳＴｉ，ＲＷＳｉ（ｉ＝１～Ｍ）のように表記する。
　センサロウドライバ５は、所定の時間間隔ｔｒｏｗで、図２に示した配線ＲＳＴｉとＲＷＳｉとの組を順次選択していく。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
　なお、図２に示すように、配線ＯＵＴの端部には、絶縁ゲート型電界効果トランジスタＭ３のドレインが接続されている。また、このトランジスタＭ３のドレインには、出力配線ＳＯＵＴが接続され、トランジスタＭ３のドレインの電位ＶＳＯＵＴが、光センサからの出力信号としてセンサカラムドライバ４へ出力される。トランジスタＭ３のソースは、配線ＶＳＳに接続されている。トランジスタＭ３のゲートは、参照電圧配線ＶＢを介して、参照電圧電源（図示せず）に接続されている。
　ここで、図５を参照し、画素領域１からのセンサ出力の読み出しについて説明する。図５は、光センサへ配線ＲＳＴから供給されるリセット信号と配線ＲＷＳから供給される読み出し信号の波形をそれぞれ示すタイミングチャートである。図５に示すように、リセット信号のハイレベルＶＲＳＴ．Ｈは０Ｖ、ローレベルＶＲＳＴ．Ｌは－２Ｖである。この例では、リセット信号のハイレベルＶＲＳＴ．ＨはＶＳＳに等しい。また、読み出し信号のハイレベルＶＲWＳ．Ｈは５Ｖ、ローレベルＶＲWＳ．Ｌは０Ｖである。この例では、読み出し信号のハイレベルＶＲWＳ．ＨがＶＤＤに等しく、ローレベルＶＲWＳ．ＬがＶＳＳに等しい。
　まず、センサロウドライバ５から配線ＲＳＴへ供給されるリセット信号がローレベル（－２Ｖ）から立ち上がってハイレベル（０Ｖ）になると、フォトダイオードＤ１は順方向バイアスとなり、接続点ＩＮＴの電位ＶＩＮＴは、下記の式（４）で表される。なお、接続点ＩＮＴの電位ＶＩＮＴは、トランジスタＭ２のボトムゲートの電位に等しい。
　　ＶＩＮＴ　＝　ＶＲＳＴ．Ｈ－ＶＦ　　　・・・（４）
　式（４）において、ＶＲＳＴ．Ｈは、リセット信号のハイレベルである０Ｖであり、ＶＦはフォトダイオードＤ１の順方向電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ－ＶＲＳＴ．Ｌ）であり、このリセット時にトップゲートに印加されている読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２はリセット期間において非導通状態となっている。
　次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間（ｔＩＮＴ）が始まる。積分期間においては、フォトダイオードＤ１への入射光量に比例した光電流がボトムゲートから流れ出し、ボトムゲートの容量ＣＢＧを放電させる。これにより、積分期間の終了時における接続点ＩＮＴの電位ＶＩＮＴは、下記の式（５）で表される。
　　ＶＩＮＴ＝ＶＲＳＴ．Ｈ－ＶＦ－ΔＶＲＳＴ・ＣＰＤ／ＣＴ－ＩＰＨＯＴＯ・ｔＩＮＴ／ＣＴ　…（５）
　式（５）において、ＩＰＨＯＴＯは、フォトダイオードＤ１の光電流、ｔＩＮＴは、積分期間の長さである。積分期間においても、トップゲートに印加されている読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２は非導通状態のままである。ＣＰＤはフォトダイオードＤ１の容量である。ＣＴは、接続点ＩＮＴの総容量であり、ボトムゲートの容量ＣＢＧと、フォトダイオードＤ１の容量ＣＰＤと、トランジスタＭ２の寄生容量ＣＰＡＲとの総和である。
　積分期間が終わると、図５に示すように、読み出し信号ＲＷＳがハイレベルに切り替わることにより、読み出し期間が始まる。読み出し信号ＲＷＳがハイレベル（５Ｖ）になると、トランジスタＭ２は導通状態となる。トランジスタＭ２は、導通状態となると、各列において配線ＯＵＴの端部に設けられているバイアストランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧ＶＳＯＵＴは、積分期間ｔＩＮＴにおいてフォトダイオードＤ１が受光した光量の関数となる。
　図６は、接続点ＩＮＴの電位ＶＩＮＴと、出力信号電圧ＶＳＯＵＴとの関係を示す説明図である。積分期間における電位ＶＩＮＴの変化率は、周囲の明るさに依存する。周囲がかなり明るい場合、図６の上側のグラフにおいてラインＨで示すように、接続点ＩＮＴの電位ＶＩＮＴは急激に降下し、積分期間の途中で飽和状態となる。また、周囲の明るさが中程度である場合は、同グラフにおいてラインＭで示すように、接続点ＩＮＴの電位ＶＩＮＴは比較的ゆるやかに降下する。周囲が暗い場合、同グラフにおいてラインＬに示すように、接続点ＩＮＴの電位ＶＩＮＴはさらにゆるやかに降下する。また、図６の下側のグラフに示すように、トランジスタＭ２からの出力電流値ＩＭ２を表すラインＬ，Ｍ，Ｈと、トランジスタＭ３に流れる電流値ＩＭ３との交点が、出力信号電圧ＶＳＯＵＴを表す。図６の下側のグラフに示すように、出力信号電圧ＶＳＯＵＴの値は、積分期間における周囲光の明るさに応じて、ＶＤＤからＶＳＳまでの間で一意の値をとる。したがって、出力信号電圧ＶＳＯＵＴの値を、周囲の明るさを示す指標として用いることができる。
　本実施形態では、前述したように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを光センサ用の配線ＶＤＤ，ＯＵＴとして共用しているので、図７に示すように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを介して表示用の画像データ信号を入力するタイミングと、センサ出力ＶＳＯＵＴを読み出すタイミングとを区別する必要がある。図７の例では、水平走査期間において表示用画像データ信号の入力が終わった後に、水平ブランキング期間等を利用して、センサ出力ＶＳＯＵＴの読み出しが行われる。
　センサカラムドライバ４は、図１に示すように、センサ画素読み出し回路４１と、センサカラムアンプ４２と、センサカラム走査回路４３とを含む。センサ画素読み出し回路４１には、画素領域１からセンサ出力ＶＳＯＵＴを出力する配線ＳＯＵＴ（図２参照）が接続されている。図１において、配線ＳＯＵＴｊ（ｊ＝１～Ｎ）により出力されるセンサ出力を、ＶＳＯＵＴｊと表記している。センサ画素読み出し回路４１は、センサ出力ＶＳＯＵＴｊのピークホールド電圧ＶＳｊを、センサカラムアンプ４２へ出力する。センサカラムアンプ４２は、画素領域１のＮ列の光センサにそれぞれ対応するＮ個のカラムアンプを内蔵しており、個々のカラムアンプでピークホールド電圧ＶＳｊ（ｊ＝１～Ｎ）を増幅し、ＶＣＯＵＴとしてバッファアンプ６へ出力する。センサカラム走査回路４３は、センサカラムアンプ４２のカラムアンプをバッファアンプ６への出力へ順次接続するために、カラムセレクト信号ＣＳｊ（ｊ＝１～Ｎ）を、センサカラムアンプ４２へ出力する。
　ここで、図８および図９を参照し、画素領域１からセンサ出力ＶＳＯＵＴが読み出された後のセンサカラムドライバ４およびバッファアンプ６の動作について説明する。図８は、センサ画素読み出し回路４１の内部構成を示す回路図である。図９は、読み出し信号ＶＲＷＳと、センサ出力ＶＳＯＵＴと、センサ画素読み出し回路の出力ＶＳとの関係を示す波形図である。前述のように、読み出し信号がハイレベルＶＲＷＳ．Ｈになったとき、トランジスタＭ２が導通することにより、トランジスタＭ２，Ｍ３によりソースフォロアアンプが形成され、センサ出力ＶＳＯＵＴがセンサ画素読み出し回路４１のサンプルキャパシタＣＳＡＭに蓄積される。これにより、読み出し信号がローレベルＶＲＷＳ．Ｌになった後も、その行の選択期間（ｔｒｏｗ）中、センサ画素読み出し回路４１からセンサカラムアンプ４２への出力電圧ＶＳは、図８に示すように、センサ出力ＶＳＯＵＴのピーク値と等しいレベルに保持される。
　次に、センサカラムアンプ４２の動作について、図１０を参照しながら説明する。図１０に示すように、センサ画素読み出し回路４１から、各列の出力電圧ＶＳｊ（ｊ＝１～Ｎ）が、センサカラムアンプ４２のＮ個のカラムアンプへ入力される。図１０に示すように、各カラムアンプは、トランジスタＭ６，Ｍ７から構成されている。センサカラム走査回路４３によって生成されるカラムセレクト信号ＣＳｊが、１つの行の選択期間（ｔｒｏｗ）中に、Ｎ列のカラムのそれぞれに対して順次ＯＮとなることにより、センサカラムアンプ４２中のＮ個のカラムアンプのうちいずれか１つのみのトランジスタＭ６がＯＮとなり、そのトランジスタＭ６を介して、各列の出力電圧ＶＳｊ（ｊ＝１～Ｎ）のいずれかのみが、センサカラムアンプ４２からの出力ＶＣＯＵＴとして出力される。バッファアンプ６は、センサカラムアンプ４２から出力されたＶＣＯＵＴをさらに増幅し、パネル出力（光センサ信号）Ｖｏｕｔとして信号処理回路８へ出力する。
　なお、センサカラム走査回路４３は、上述のように光センサの列を１列ずつ走査するようにしても良いが、これに限定されず、光センサの列をインタレース走査する構成としても良い。また、センサカラム走査回路４３が、例えば４相等の多相駆動走査回路として形成されていても良い。
　以上の構成により、本実施形態にかかる表示装置は、画素領域１において画素毎に形成されたフォトダイオードＤ１の受光量に応じたパネル出力ＶＯＵＴを得る。パネル出力ＶＯＵＴは、信号処理回路８に送られてＡ／Ｄ変換され、パネル出力データとしてメモリ（図示せず）に蓄積される。つまり、このメモリには、画素領域１の画素数（光センサ数）と同数のパネル出力データが蓄積されることとなる。信号処理回路８では、メモリに蓄積されたパネル出力データを用いて、画像取り込みやタッチ領域の検出等の各種信号処理を行う。なお、本実施形態では、信号処理回路８のメモリに、画素領域１の画素数（光センサ数）と同数のパネル出力データを蓄積するものとしたが、メモリ容量等の制約により、必ずしも画素数と同数のパネル出力データを蓄積することを要しない。
　なお、上記の説明においては、トランジスタＭ２のボトムゲートにフォトダイオードＤ１のカソードが接続され、トップゲートに読み出し信号配線ＲＷＳが接続された構成を例示した。しかし、図１１に示すように、トランジスタＭ２のトップゲートにフォトダイオードＤ１のカソードが接続され、ボトムゲートに読み出し信号配線ＲＷＳが接続された構成も、第１の実施形態（変形例）である。この場合のトランジスタＭ２の平面図および断面図を、図１２（ａ）および（ｂ）に示す。図１２（ａ）および（ｂ）に示すように、この変形例では、トランジスタＭ２は、ボトムゲート２１が、コンタクト２６を介して読み出し信号配線ＲＷＳに接続されている。また、トップゲート２４が、コンタクト２５を介してフォトダイオードＤ１のカソードに接続されている。なお、この構成にかかる光センサの動作は、上述した動作と同様であるため、説明を省略する。
　［第２の実施形態］
　本発明の第２の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
　第２の実施形態にかかる表示装置は、第１の実施形態で説明したように外光の明るさを検出する光センサ（受光素子）以外に、アクティブマトリクス基板１００の画素領域１における少なくとも一部の画素に、外光が入射しないよう遮光されたフォトダイオード（参照用素子）が設けられた構成である。すなわち、この構成においては、前記の遮光されたフォトダイオード（参照用素子）で暗電流を検出し、その検出結果を用いて光センサ（受光素子）の出力を補正する。すなわち、フォトダイオードの温度依存性を、参照用素子で検出した暗電流値で補償しようというものである。
　参照用素子の遮光層は、アクティブマトリクス基板１００の画素領域１における画素駆動用のＴＦＴ（図２に示すＭ１ｒ，Ｍ１ｇ，Ｍ１ｂ）の電極と同じ材料、または、アクティブマトリクス基板１００または対向基板に設けられているブラックマトリクスと同じ材料を用いて、これらと同じプロセスによって同時に形成することが可能である。あるいは、アクティブマトリクス基板１００における各種の配線（例えばソース配線や、多層配線の場合にソース配線の上層に設けられる配線等）と同じ材料によって、この遮光層を形成することもできる。また、表示装置を半透過型液晶パネルとして構成する場合、反射層と同じ材料を用いても良い。
　図１３は、第２の実施形態にかかる表示装置の一例であって、外光を受光するフォトダイオードＤ１（受光素子）を有する光センサ回路と、外光が入射しないよう遮光されたフォトダイオードＤ２（参照用素子）を有する参照回路とが、共通のＶＤＤ配線に接続するよう隣接して配置された構成の等価回路図である。なお、受光素子と参照用素子とを、どのような密度および割合で配置するかは、適宜の設計事項である。例えば、１列の参照用素子を用いて、隣接する１列の受光素子の出力を補正しても良いし、１列の参照用素子を用いて、近傍の複数列の受光素子の出力を補正しても良い。
　図１３の構成において、参照回路においてはフォトダイオードＤ２が遮光されているので、外光の明るさに関わらず、暗電流成分のみがＶＳＯＵＴ（ＤＡＲＫ）として出力される。一方、光センサ回路においてはフォトダイオードＤ１は外光を受光し、その明るさに応じたＶＳＯＵＴ（ＰＨＯＴＯ）を出力する。したがって、ＶＳＯＵＴ（ＤＡＲＫ）によってＶＳＯＵＴ（ＰＨＯＴＯ）を補正することによって、温度依存性のない光センサ出力を得ることができる。
　なお、図１３では、光センサ回路と参照回路とが共通のＶＤＤ配線に接続された構成を例示したが、図１４に示すように、光センサ回路と参照回路とが別個の隣接するＶＤＤ配線に接続された構成としても良い。この場合も、動作は図１３の構成と同様である。また、図１３および図１４に示す構成において、ＶＤＤ配線は、第１の実施形態において図２に示したようにいずれかのソースラインを兼用していても良いし、ソースラインとは別個の独立した配線であっても良い。
　［第３の実施形態］
　本発明の第３の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１または第２の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
　第３の実施形態にかかる表示装置は、図１５に示すように、第１の実施形態で説明した光センサにおいて、フォトダイオードＤ１の代わりにフォトトランジスタ（フォトＴＦＴ）Ｍ４を備えている点において、第１の実施形態と異なっている。
　フォトトランジスタＭ４のゲートとソースは、共にリセット配線ＲＳＴへ接続されている。フォトトランジスタＭ４としては、移動度の高いポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴを用いることが可能である。なお、トランジスタＭ２も、アモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで実現することが可能である。したがって、トランジスタＭ２とフォトトランジスタＭ４とを同じ材料を用いて同時に形成することが可能である。
　ここで、図１６を参照し、本実施形態にかかる光センサの動作について説明する。図１６は、第３の実施形態の光センサにおける入力信号（ＲＳＴ，ＲＷＳ）とＶＩＮＴとの関係を示す波形図である。なお、リセット信号ＲＳＴおよび読み出し信号ＲＷＳは、第１の実施形態において図５に示したものと同じである。本実施形態にかかる光センサにおいては、リセット信号ＲＳＴがハイレベルになったとき、トランジスタＭ２のゲート電極の電位ＶＩＮＴは、下記の式（６）で表される。
　　ＶＩＮＴ＝ＶＲＳＴ．Ｈ－ＶＴ，Ｍ２　　　…（６）
　式（６）において、ＶＴ，Ｍ２はトランジスタＭ２の閾値電圧、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ－ＶＲＳＴ．Ｌ）であり、このとき、読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２は非導通状態となっている。
　次に、リセット信号がローレベルＶＲＳＴ．Ｌに戻ることにより、光電流の積分期間が始まる。積分期間においては、フォトトランジスタＭ４への入射光量に比例した光電流がボトムゲートの容量ＣＢＧから流れ出し、容量ＣＢＧを放電させる。これにより、積分期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（７）で表される。
　　ＶＩＮＴ＝ＶＲＳＴ．Ｈ－ＶＴ，Ｍ２－ΔＶＲＳＴ・ＣＳＥＮＳＯＲ／ＣＴ
　　　　　　－ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ　　　　　　　　　　　　　…（７）
　式（７）において、ＩＰＨＯＴＯは、フォトトランジスタＭ４の光電流、ＴＩＮＴは、積分期間の長さである。積分期間においても、読み出し信号ＲＷＳは０Ｖであるので、トランジスタＭ２は非導通状態となっている。ＣＳＥＮＳＯＲはフォトトランジスタＭ４の容量である。ＣＴは、ボトムゲートの容量ＣＢＧ、フォトトランジスタＭ４の容量ＣＳＥＮＳＯＲと、トランジスタＭ２の寄生容量ＣＴＦＴとの総和である。
　積分期間が終わると、読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。なお、読み出し期間は、読み出し信号ＲＷＳがハイレベルの間、継続する。ここでの読み出し原理は、第１の実施形態で説明したものと同様であるため、重複した説明を省略する。
　以上のとおり、本実施形態にかかる表示装置によれば、光センサの光検出素子としてフォトダイオードの代わりにフォトトランジスタＭ４を用いても、光センサ出力を得ることができる。また、特に、トランジスタＭ２とフォトトランジスタＭ４とをアモルファスシリコンＴＦＴまたは微結晶シリコンＴＦＴで形成すれば、ポリシリコンを用いるよりも安価に製造できる、という利点がある。
　ここで、第３の実施形態の変形例について、図１７～図１９を参照して説明する。この変形例にかかる表示装置は、図１７に示すように、図１５に示したフォトトランジスタＭ４の代わりにフォトトランジスタＭ５を備えている。フォトトランジスタＭ５は、ゲートがリセット配線ＲＳＴに接続されている点ではフォトトランジスタＭ４と同じであるが、ソースが、リセット信号ＲＳＴとは異なる第２のリセット信号ＶＲＳＴを供給する配線に接続されている。
　ここで、図１８および図１９を参照し、この変形例にかかる光センサの動作について説明する。図１８は、この変形例にかかる光センサに印加される各種信号とＶＩＮＴとの関係を示す波形図である。図１９は、比較例として、図１５に示した構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合のＶＩＮＴの変化を示す波形図である。
　図１９に示すように、図１５に示した構成においてリセット信号ＲＳＴの電位降下が急峻でなかった場合、トランジスタＭ２のゲート電極の電位ＶＩＮＴは、リセット信号ＲＳＴの電位降下期間において相当量（図１９に示すΔＶＢＡＣＫ）低下してしまう。この理由は、フォトトランジスタＭ４が、フォトダイオードとは異なって双方向導通性を有することにある。この場合、前記ΔＶＢＡＣＫの低下分だけ、画素のダイナミックレンジが小さくなり、少ない光量で飽和してしまうという問題が生じる。
　本実施形態の構成では、この問題を改善するために、上述のように、フォトトランジスタＭ５のゲートとソースにそれぞれ別個のリセット信号ＲＳＴ，ＶＲＳＴを印加する。図１８に示すように、フォトトランジスタＭ５のソースに印加される第２のリセット信号ＶＲＳＴは、リセット信号ＲＳＴが完全にローレベルになってから、すなわちフォトトランジスタＭ５がオフ状態に切り替わってから、電位降下がはじまる。これにより、図１８と図１９とを比較することから分かるように、上記の変形例にかかる構成では、図１９で見られた電位ＶＩＮＴの低下（ΔＶＢＡＣＫ）が生じず、ダイナミックレンジの広い光センサを実現することができる。
　なお、上記の説明では、第１の実施形態の構成において、フォトダイオードをフォトトランジスタに置き換えた構成を例示した。しかし、第２の実施形態のフォトダイオードをフォトトランジスタに置き換えた構成も可能であり、本発明の一実施形態である。
　［第４の実施形態］
　本発明の第４の実施形態にかかる表示装置について、以下に説明する。なお、上述の第１～第３の実施形態において説明した構成と同様の機能を有する構成については、同じ参照符号を付記し、その詳細な説明を省略する。
　本実施形態にかかる表示装置は、第１の実施形態にかかる表示装置が備えるダブルゲートＴＦＴを、図２０に示すように、フローティングゲートＴＦＴ（Ｍ６）に置き換えた構成である。
　フローティングゲートＴＦＴＭ６は、２つのコントロールゲートＣＧ１，ＣＧ２を備えている。コントロールゲートＣＧ１は、読み出し信号配線ＲＷＳに接続されている。コントロールゲートＣＧ２は、フォトダイオードＤ１のカソードに接続されている。コントロールゲートＣＧ２は、コントロールゲートＣＧ１の閾値電圧を制御するために用いることができる。
　図２１（ａ）は、フローティングゲートＴＦＴＭ６のコントロールゲートＣＧ１の電位ＶＣＧ１（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、コントロールゲートＣＧ２の電位ＶＣＧ２（単位はＶ）との関係を示す特性図である。また、図２１（ｂ）は、フローティングゲートＴＦＴＭ６のドレイン－ソース間の電位差ＶＤＳ（単位はＶ）と、ドレイン電流ＩＤ（単位はＡ）と、コントロールゲートＣＧ２の電位ＶＣＧ２（単位はＶ）との関係を示す特性図である。なお、図２１（ａ）においては、ドレインとソースとの間の電位差が０．１Ｖの場合の特性を示し、図２１（ｂ）においては、コントロールゲートＣＧ１の電位ＶＣＧ１が５Ｖの場合の特性を示したが、これらはあくまでも一例であって、本発明に適用可能なフローティングゲートＴＦＴの特性をこの例にのみ限定する趣旨ではない。
　図２２（ａ）は、フローティングゲートＴＦＴＭ６の構成を示す平面図である。図２２（ｂ）は、図２２（ａ）におけるＡ－Ａ矢視断面図である。図２２（ｃ）は、図２２（ａ）におけるＢ－Ｂ矢視断面図である。図２２（ａ）～図２２（ｃ）に示すように、フローティングゲートＴＦＴＭ６は、アクティブマトリクス基板１００のガラス基板５０上に、ベースコート５１、半導体層５２、ゲート絶縁膜５３，フローティングゲート５７、層間絶縁膜５４が順次形成された構成である。コントロールゲートＣＧ１，ＣＧ２は、層間絶縁膜５４上に形成されている。半導体層５２には、ソース電極５５とドレイン電極５６が接続されている。
　フローティングゲート５７上の電圧ＶＦＧは、以下の式（８）で表される。
　　　ＶＦＧ　＝　ＣＣＧ１／ＣＴ×ＶＣＧ１　＋　ＣＣＧ２／ＣＴ×ＶＣＧ２　
　　　　　　　　＋　Ｃｇｓ／ＣＴ×ＶＳ　＋　Ｃｇｄ／ＣＴ×ＶＤ　　・・・（８）
　なお、ＣＴ＝ＣＣＧ１＋ＣＣＧ２＋Ｃｇｄ＋　Ｃｇｓである。
　また、ＣｇｄとＣｇｓが、ＣＣＧ１とＣＣＧ２に比較して極めて小さい場合は、上記の式（８）より、フローティングゲート５７上の電圧ＶＦＧは、以下の式（９）のように表すことができる。
　　　ＶＦＧ　＝　ＣＣＧ１／ＣＴ×ＶＣＧ１　＋　ＣＣＧ２／ＣＴ×ＶＣＧ２　・・・（９）
　なお、ＣＣＧ１とＣＣＧ２の大きさは、コントロールゲートＣＧ１，ＣＧ２の面積を調整することによって適宜に調整することができる。
　なお、本実施形態にかかる光センサの動作は、第１の実施形態において説明した光センサと同様であるため、重複した説明は省略する。
　なお、本実施形態にかかる表示装置において、フローティングゲートＴＦＴを用いることによる利点は、以下のとおりである。まず、コントロールゲートＣＧ２とフローティングゲートとの間に形成される容量ＣＣＧ２が、フォトダイオードＤ１からの光電流を蓄積する容量して機能するので、図２３に示した従来の光センサのように、コンデンサＣＩＮＴを別途に設ける必要がない。本実施形態の光センサは、上記従来の光センサに比べて、コンデンサが不要な分だけ構成部品の点数が少なくて済み、画素の開口率を向上させることができる。
　以上、本発明についての第１～第４の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
　例えば、上記の実施形態では、光センサに接続された配線ＶＤＤおよびＯＵＴが、ソース配線ＣＯＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、光センサ用の配線ＶＤＤおよびＯＵＴをソース配線ＣＯＬとは別個に設けた構成としても良い。
　本発明は、光センサを有する表示装置として、産業上利用可能である。
　１　　　画素領域
　２　　　ディスプレイゲートドライバ
　３　　　ディスプレイソースドライバ
　４　　　センサカラム（ｃｏｌｕｍｎ）ドライバ
　４２　　センサカラムアンプ
　４３　　センサカラム走査回路
　５　　　センサロウ（ｒｏｗ）ドライバ
　６　　　バッファアンプ
　７　　　ＦＰＣコネクタ
　８　　　信号処理回路
　９　　　ＦＰＣ
　１１　　遮光層
　１２　　半導体層
　１３　　コンタクト
　２１　　ボトムゲート
　２２　　半導体層
　２３　　コンタクト
　２４　　トップゲート
　３０　　ガラス基板
　３１　　ゲート絶縁膜
　３２　　ゲート絶縁膜
　３３　　絶縁層
　４１　　センサ画素読み出し回路
　１００　アクティブマトリクス基板
　Ｍ２　　ダブルゲートＴＦＴ
　Ｍ６　　フローティングゲートＴＦＴ
　ＣＧ１，ＣＧ２　コントロールゲート

Claims (18)

  1. 　アクティブマトリクス基板に光センサを備えた表示装置であって、
    　前記光センサが、
    　入射光を受光する光検出素子と、
    　当該光センサへリセット信号を供給するリセット信号配線と、
    　当該光センサへ読み出し信号を供給する読み出し信号配線と、
    　前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、
    　前記センサスイッチング素子が、２つの制御電極を有する４端子アンプであることを特徴とする表示装置。
  2. 　前記４端子アンプが、前記制御電極としてトップゲートとボトムゲートとを有するダブルゲートＴＦＴである、請求項１に記載の表示装置。
  3. 　前記トップゲートが前記光検出素子の出力に接続され、前記ボトムゲートが前記読み出し信号配線に接続された、請求項２に記載の表示装置。
  4. 　前記トップゲートが前記読み出し信号配線に接続され、前記ボトムゲートが前記光検出素子の出力に接続された、請求項２に記載の表示装置。
  5. 　バックライトをさらに備え、
    　前記光センサが、前記光検出素子と前記バックライトとの間に遮光層をさらに備え、
    　前記遮光層と前記ボトムゲートとが同じ金属材料で形成されている、請求項２～５のいずれか一項に記載の表示装置。
  6. 　前記遮光層と前記ボトムゲートとが同じ厚さを有する、請求項５に記載の表示装置。
  7. 　前記４端子アンプが、前記制御電極として２つのフローティングゲートを有するフローティングゲートＴＦＴである、請求項１に記載の表示装置。
  8. 　前記光検出素子が、光を受光する受光素子と、遮光層により遮光され暗電流を検出する参照用素子とを含み、
    　前記参照用素子からの出力を用いて前記受光素子の出力を補正する補正回路をさらに備えた、請求項１～７のいずれか一項に記載の表示装置。
  9. 　前記受光素子と前記参照用素子とが、前記アクティブマトリクス基板の画素領域に設けられた、請求項８に記載の表示装置。
  10. 　前記遮光層が、前記アクティブマトリクス基板に形成されたいずれかの金属層と同じ材料で形成された、請求項８または９に記載の表示装置。
  11. 　前記遮光層が、前記アクティブマトリクス基板または対向基板に形成されたブラックマトリクスと同じ材料で形成された、請求項８または９に記載の表示装置。
  12. 　前記光検出素子がフォトダイオードである、請求項１～１１のいずれか一項に記載の表示装置。
  13. 　前記制御電極の一方が前記読み出し信号配線に接続され、
    　前記制御電極の他方が前記フォトダイオードのカソードに接続された、請求項１２に記載の表示装置。
  14. 　前記４端子アンプにおける制御電極以外の２端子の一方が定電位配線に接続され、
    　前記４端子アンプにおける制御電極以外の２端子の他方が、当該光センサからのセンサ信号出力配線に接続された、請求項１２に記載の表示装置。
  15. 　前記フォトダイオードのアノードが、前記リセット信号配線に接続された、請求項１２～１４のいずれか一項に記載の表示装置。
  16. 　前記光検出素子がフォトトランジスタである、請求項１～１１のいずれか一項に記載の表示装置。
  17. 　前記光検出素子が、前記アクティブマトリクス基板の画素領域内に設けられた、請求項１～１６のいずれか一項に記載の表示装置。
  18. 　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１～１７のいずれか一項に記載の表示装置。
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