WO2011013631A1 - 光センサおよび表示装置 - Google Patents

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クリストファー ブラウン
耕平 田中
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シャープ株式会社
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G02F1/13318—Circuits comprising a photodetector

Definitions

  • the present invention relates to a photosensor having a photodetection element such as a photodiode or a phototransistor, and a display device with the photosensor.
  • a photodetection element such as a photodiode or a phototransistor
  • a display device with a photosensor which has a photodetection element such as a photodiode in the pixel, and can detect the brightness of external light or capture an image of an object close to the display.
  • a photodetection element such as a photodiode in the pixel
  • an object of the present invention is to provide an optical sensor capable of improving the sensitivity of the optical sensor without deteriorating the reading efficiency, and a display device including such an optical sensor.
  • the voltage level of the control signal wiring at least the voltage level of the reset signal and the photodetection element are reversed from the reset signal to the read signal. It is preferable that the voltage level to be biased and the voltage level of the read signal are set (fifth configuration). By setting the above three voltage levels as the voltage level of the control signal wiring, the storage node can be reset and read through the photodetecting element with a single wiring.
  • any one of the first to fifth configurations when the reset signal is supplied, the potential of the storage node is initialized, and when the supply of the reset signal ends, the light detection
  • the storage node changed due to the charge accumulated in the parasitic capacitance of the photodetecting element from the end of supply of the reset signal to the supply of the read signal.
  • the potential is pushed up, and the potential of the storage node is pushed up by the read signal, so that the switching element is turned on, and an output signal corresponding to the potential of the storage node is output to the output wiring. It is preferable (sixth configuration).
  • FIG. 1 is a block diagram illustrating a schematic configuration of an active matrix substrate 100 included in the liquid crystal display device according to the first embodiment.
  • an active matrix substrate 100 includes a pixel region 1, a display gate driver 2, a display source driver 3, a sensor column driver 4, a sensor row driver 5, and a buffer on a glass substrate.
  • An amplifier 6 and an FPC connector 7 are provided.
  • a signal processing circuit 8 for processing an image signal captured by an optical sensor (described later) in the pixel region 1 is connected to the active matrix substrate 100 via the FPC connector 7 and the FPC 9.
  • the i layer 51i may be a region that is electrically nearer neutral than the adjacent n layer 51n and p layer 51p.
  • the i layer 51i is preferably a region containing no impurities or a region where the conduction electron density and the hole density are equal.
  • the i layer 51i may be an n ⁇ region having a lower n-type impurity diffusion concentration than the n layer 51n, or a p ⁇ region having a lower p-type impurity diffusion concentration than the p layer 51p.
  • the intrinsic semiconductor region in this embodiment includes the n-region and the p-region.
  • V th — p indicates a threshold voltage in the case of assuming a p-channel MOS transistor in which the p layer 51p is a source / drain region, the light shielding film LS is a gate electrode, and the insulating film 54 is a gate insulating film.
  • E C represents the energy levels in the conduction band
  • E F denotes an energy level in the forbidden band
  • E V represents the energy level in the valence band.
  • FIG. 13 is a diagram illustrating an example of the structure of the optical sensor illustrated in FIG. 11.
  • the optical sensor includes the source metal constituting the source lines SLr, SLg, and SLb on the active matrix substrate, the wiring RWST and the wiring RWS orthogonal to the source metal, as in the first embodiment.
  • a gate metal to be configured The source metal and the gate metal are formed as different layers through an insulating layer.
  • the gate metal is formed in a layer below the source metal layer. Note that the source line SLg also serves as the wiring VDD, and the source line SLb also serves as the wiring OUT.
  • a transistor M4 which is a TFT is formed.
  • a portion where the extended portion 107 and the wide portion 112 of the wiring RWS overlap with each other through an insulating layer functions as a variable capacitor.
  • the capacity of this variable capacity may be a minimum size in terms of design rules (design restrictions). This is because the main push-up at the time of reading is performed through the photodiode D1, so that a large capacitance is not necessary for the variable capacitor. Accordingly, since the while minimizing the capacitance C T of the entire optical sensor, amplification effect by the transistor M4 is obtained, further sensitivity improvement can be expected.
  • the configuration in which the wirings VDD and OUT connected to the photosensor are shared with the source line SL is exemplified.
  • this configuration there is an advantage that the pixel aperture ratio is high.
  • the optical sensor wirings VDD, VSS, and OUT may be provided separately from the source line SL.
  • the optical sensor wiring can be driven separately from the source line SL, so that the output data of the sensor circuit can be read regardless of the pixel display timing. There is an advantage that you can.

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Abstract

読み出し効率を悪化させることなく光センサの感度を向上させる。光センサは、受光した光を電流に変換するフォトダイオード（Ｄ１）と、フォトダイオード（Ｄ１）との間に寄生容量を発生させる遮光膜（ＬＳ）と、リセット信号および読み出し信号を、フォトダイオード（Ｄ１）を介して蓄積ノード（ＩＮＴ）へ供給する制御信号配線（ＲＷＳＴ）と、蓄積ノード（ＩＮＴ）および出力配線（ＯＵＴ）に接続されていて、読み出し信号に従って蓄積ノード（ＩＮＴ）の電位に応じた出力信号を出力配線（ＯＵＴ）へ出力するトランジスタ（Ｍ２）とを備える。

Description

光センサおよび表示装置
　本発明は、フォトダイオードまたはフォトトランジスタ等の光検出素子を有する光センサ、および光センサ付きの表示装置に関する。
　従来より、例えばフォトダイオード等の光検出素子を画素内に備えていて、外光の明るさを検出したり、ディスプレイに近接した物体の画像を取り込んだりすることができる光センサ付き表示装置が提案されている。
　従来の光センサ付き表示装置では、信号線、走査線、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）及び画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、アクティブマトリクス基板上にフォトダイオード等が作り込まれる（例えば、特開２００６－３８５７号公報参照。）。
　また、アクティブマトリクス基板上に形成される光センサが、フォトダイオードに流れる電流を蓄積するキャパシタを備える構成も知られている（例えば、国際公開第２００７／１４５３４６号パンフレット）。
　前記国際公開第２００７／１４５３４６号パンフレットの構成において、光センサの感度を向上させるためには、例えば、キャパシタの容量を小さくしたり、フォトダイオードのサイズを大きくしたりすることが考えられる。
　しかしながら、キャパシタの容量を小さくすると、読み出し効率が悪化するため、十分な出力を得るのが難しい。一方、フォトダイオードのサイズを大きくすると、フォトダイオードの寄生容量が増加するため、読み出し効率が悪化する。すなわち、センサの感度と読み出し効率との間にはトレードオフの関係がある。そのため、読み出し効率を悪化させることなくセンサの感度向上を図ることが難しかった。
　ゆえに、本発明は、読み出し効率を悪化させることなく光センサの感度の向上を図ることができる光センサ、およびそのような光センサを備えた表示装置を提供することを目的とする。
　本発明の一実施形態に係る光センサは、蓄積ノードに接続され、受光した光を電流に変換する光検出素子と、該光検出素子との間に寄生容量を形成する導電膜と、前記蓄積ノードの電位をリセットするためのリセット信号および前記蓄積ノードの電位を出力するための読み出し信号を、前記光検出素子を介して前記蓄積ノードへ供給する制御信号配線と、前記蓄積ノードおよび出力配線に接続されていて、前記読み出し信号に従って前記蓄積ノードの電位に応じた出力信号を前記出力配線へ出力するスイッチング素子とを備える。
　本発明の一実施形態によれば、読み出し効率を悪化させることなく光センサの感度を向上させることができる。
図１は、第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の概略構成を示すブロック図である。 図２は、アクティブマトリクス基板の画素領域における画素と光センサとの配置を示す等価回路図である。 図３は、図２に示す等価回路の光センサ部分のみを示す図である。 図４は、リセット信号および読み出し信号を別の配線で供給する光センサ回路を示す図である。 図５Ａは、図２および図３に示すセンサ回路における配線ＲＷＳＴの信号波形の一例を示す図である。 図５Ｂは、図５Ａに示す信号波形の元での蓄積ノードの電位ＶＩＮＴ変化の例を示す図である。 図６は、図２および図３に示す光センサの構造の一例を示す図である。 図７は、図６に示したフォトダイオードを含む部分の断面図である。 図８Ａは、モードＡのフォトダイオードにおけるｐ層、ｉ層およびｎ層の状態を模式的に示す図である。 図８Ｂは、モードＡのフォトダイオードにおけるエネルギーバンドを示す図である。 図８Ｃは、モードＡのフォトダイオードの等価回路を示す図である。 図９Ａは、モードＢのフォトダイオードにおけるｐ層、ｉ層およびｎ層の状態を模式的に示す図である。 図９Ｂは、モードＢのフォトダイオードにおけるエネルギーバンドを示す図である。 図９Ｃは、モードＢのフォトダイオードの等価回路を示す図である。 図１０は、モードＡ～モードＣそれぞれの範囲を示す図である。 図１１は、第２の実施形態にかかる光センサの等価回路図である。 図１２は、可変容量のみで読み出し時における蓄積ノードの電位の突き上げおよび増幅を行う光センサ回路の構成を示す図である。 図１３は、図１１に示す光センサの構造の一例を示す図である。
　本発明の一実施形態に係る光センサは、蓄積ノードに接続され、受光した光を電流に変換する光検出素子と、該光検出素子との間に寄生容量を形成する導電膜と、前記蓄積ノードの電位をリセットするためのリセット信号および前記蓄積ノードの電位を出力するための読み出し信号を、前記光検出素子を介して前記蓄積ノードへ供給する制御信号配線と、前記蓄積ノードおよび出力配線に接続されていて、前記読み出し信号に従って前記蓄積ノードの電位に応じた出力信号を前記出力配線へ出力するスイッチング素子とを備える（第１の構成）。
　上記構成によれば、制御信号配線は、光検出素子を介して蓄積ノードへリセット信号および読み出し信号を供給する。そのため、リセット信号供給終了から読み出し信号供給までに光検出素子の寄生容量に蓄積した電荷を、読み出し時に蓄積ノードの電位に反映させることができる。このように、光検出素子の寄生容量の電荷を読み出す構成にすることによって、光センサ全体の容量を小さくすることできる。したがって、読み出し効率を悪化させることなくセンサの感度の向上を図れる。しかも、上述の構成では、キャパシタを設ける必要がないため、その分、部品点数を減らすことができる。
　また、上述のように制御信号配線によってリセット信号及び読み出し信号を供給する構成にすることで、光センサのために必要な配線数を少なくすることができ、回路の構成を簡素化することができる。よって、開口率の向上を図れる。
　前記第１の構成において、前記光検出素子は、フォトダイオードであり、カソードが前記制御信号配線に接続されるとともに、アノードが前記蓄積ノードに接続される態様とすることができる（第２の構成）。これにより、光検出素子であるフォトダイオードを介して、制御信号配線から蓄積ノードへリセット信号および読み出し信号を供給することができる。したがって、光センサに必要な配線数を少なくすることができ、回路の簡素化を図れる。よって、開口率の向上を図れる。
　前記第１または第２の構成において、前記光検出素子は、フォトダイオードであり、前記フォトダイオードは、前記導電膜の上方に、前記導電膜に対して電気的に絶縁されるように設けられたシリコン膜を備え、該シリコン膜には、ｐ型の半導体領域、真性半導体領域、及びｎ型の半導体領域が、前記シリコン膜の面方向において隣接するように設けられる態様とすることができる（第３の構成）。
　上記構成において、ｐ型の半導体領域、真性半導体領域、及びｎ型の半導体領域を含むシリコン膜と導電膜との間の寄生容量は、受光量に応じて大きくなる性質がある。そのため、センサの感度をさらに向上させることができる。
　前記第１から第３の構成にうちいずれか一つの構成において、読み出し信号に応じて前記蓄積ノードの電位を増幅するように、前記蓄積ノードと前記スイッチング素子との間に設けられる増幅素子をさらに備えていてもよい。増幅素子により、読み出し時の蓄積ノードの電位が増幅されるので、センサの感度をさらに向上させることができる（第４の構成）。
　前記第１から第４の構成のうちいずれか一つの構成において、前記制御信号配線の電圧レベルとして、少なくとも、前記リセット信号の電圧レベルと、前記リセット信号から前記読み出し信号まで前記光検出素子を逆バイアスにする電圧レベルと、前記読み出し信号の電圧レベルとが設定されるのが好ましい（第５の構成）。制御信号配線の電圧レベルとして、上記３つの電圧レベルが設定されることで、光検出素子を介した蓄積ノードのリセットおよび読み出しを１つの配線によって効率良く行うことができる。
　前記第１から第５の構成のうちいずれか一つの構成において、前記リセット信号が供給されると、前記蓄積ノードの電位が初期化される一方、前記リセット信号の供給が終了すると、前記光検出素子が逆バイアスになり、前記読み出し信号が供給されると、前記リセット信号の供給終了から読み出し信号が供給されるまでに前記光検出素子の寄生容量に蓄積された電荷により変化した前記蓄積ノードの電位が突き上げられ、前記読み出し信号により前記蓄積ノードの電位が突き上げられることにより、前記スイッチング素子が導通状態になり、前記蓄積ノードの電位に応じた出力信号を前記出力配線へ出力するように構成されているのが好ましい（第６の構成）。
　上記構成において、制御信号配線からの信号により、リセット信号供給終了から読み出し信号供給までに光検出素子の寄生容量に蓄積される電荷を読み出して出力回路へ出力することができる。
　前記第１から第６の構成のうちいずれか一つの構成において、前記導電膜は、前記光検出素子の遮光膜であるのが好ましい（第７の構成）。
　これにより、導電膜と遮光膜とを兼用できるため、光センサの構成を簡素化することができる。しかも、既述のとおり、導電膜と光検出素子との間に寄生容量が形成されるため、キャパシタが不要になる。
　アクティブマトリクス基板の画素領域に前記第１から第７の構成のうちいずれか一つの構成の光センサを備える表示装置も本発明の実施形態の一例である（第８の構成）。これにより、感度の向上が図られた光センサを有する表示装置が実現される。また、上述の光センサでは、リセット信号および読み出し信号の両方が制御信号配線から供給されるので、リセット信号および読み出し信号をそれぞれ異なる配線で供給する構成に比べて配線数が少なくなる。このような光センサを画素領域に設けることで、表示装置における画素領域の開口率を高くめることができる。なお、前記表示装置は、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた態様であってもよい（第９の構成）。
　以下、本発明の一実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明の一実施形態にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明の一実施形態にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明の一実施形態にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うことができるタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、実施形態の構成部材のうち、説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明の一実施形態にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　最初に、図１および図２を参照しながら、第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
　［アクティブマトリクス基板の構成］
　図１は、第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、少なくとも、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラム（ｃｏｌｕｍｎ）ドライバ４、センサロウ（ｒｏｗ）ドライバ５、バッファアンプ６およびＦＰＣコネクタ７を備えている。また、画素領域１内の光センサ（後述）によって取り込まれた画像信号を処理するための信号処理回路８が、前記ＦＰＣコネクタ７およびＦＰＣ９を介して、アクティブマトリクス基板１００に接続されている。
　センサカラムドライバ４は、センサ画素読み出し回路４１と、センサカラムアンプ４２と、センサカラム走査回路４３とを備えている。センサ画素読み出し回路４１には、画素領域１からセンサ出力ＶＳＯＵＴを出力する出力配線ＳＯＵＴ（図２参照）が接続されている。出力配線ＳＯＵＴｊ（ｊ＝１～Ｎ）により出力されるセンサ出力を、図１では、ＶＳＯＵＴ１～ＶＳＯＵＴＮと表記している。センサ画素読み出し回路４１は、センサ出力ＶＳＯＵＴｊ（ｊ＝１～Ｎ）のピークホールド電圧ＶＳｊ（ｊ＝１～Ｎ）を、センサカラムアンプ４２へ出力する。
　センサカラムアンプ４２は、画素領域１のＮ列の光センサにそれぞれ対応するＮ個のカラムアンプを内蔵している。また、センサカラムアンプ４２は、個々のカラムアンプでピークホールド電圧ＶＳｊ（ｊ＝１～Ｎ）を増幅し、ＶＣＯＵＴとしてバッファアンプ６へ出力する。センサカラム走査回路４３は、センサカラムアンプ４２のカラムアンプをバッファアンプ６への出力に順次接続するために、カラムセレクト信号ＣＳｊ（ｊ＝１～Ｎ）を、センサカラムアンプ４２へ出力する。バッファアンプ６は、センサカラムアンプ４２から出力されたＶＣＯＵＴをさらに増幅し、パネル出力ＶｏｕｔとしてＦＰＣコネクタ７を介して信号処理回路８へ出力する。
　なお、アクティブマトリクス基板１００の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１に示したアクティブマトリクス基板１００の上記の構成部材のうち少なくとも一部が、ＦＰＣ９上に実装されていてもよい。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）との間に間隙が形成されるように、該対向基板と対向して配置される。その間隙内には、液晶材料が封入される。アクティブマトリクス基板１００の背面には、バックライト（図示せず）が配置されてもよい。
　［表示回路の構成］
　画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素および光センサの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成されている。この３絵素で構成される１つの画素内に、１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、１つの画素は３色の絵素によって構成されているため、絵素数はＭ×３Ｎである。
　図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＳＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＳＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下の説明において、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１～Ｍ）のように表記する。一方、ソース線ＳＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。以下の説明において、ソース線ＳＬを個々に区別して説明する必要がある場合は、ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊ（ｊ＝１～Ｎ）のように表記する。
　ゲート線ＧＬとソース線ＳＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＳＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＣＬＣが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量ＣＬＳが形成されている。
　図２において、１本のゲート線ＧＬｉと１本のソース線ＳＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素には、この絵素に対応するように赤色のカラーフィルタが設けられている。前記絵素は、ソース線ＳＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。
　また、ゲート線ＧＬｉとソース線ＳＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素には、この絵素に対応するように緑色のカラーフィルタが設けられている。前記絵素は、ソース線ＳＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。
　さらに、ゲート線ＧＬｉとソース線ＳＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素には、この絵素に対応するように青色のカラーフィルタが設けられている。前記絵素は、ソース線ＳＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
　なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素に対する光センサの配置割合は、本実施形態に限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置されていても良い。
　［光センサ回路の構成］
　光センサは、図２に示すように、光検出素子の一例であるフォトダイオードＤ１と、スイッチング素子の一例であるトランジスタＭ２とを備えている。フォトダイオードＤ１の背面には、バックライト光がフォトダイオードＤ１へ入射するのを防止するための遮光膜ＬＳ（導電膜）が設けられている。すなわち、遮光膜ＬＳは、フォトダイオードＤ１に対して背面側から入射される光を遮るように設けられている。遮光膜ＬＳは、例えば金属膜によって形成されていて、他の部材に対して電気的に絶縁されている。これにより、フォトダイオードＤ１と遮光膜ＬＳとの間に寄生容量が形成される。
　フォトダイオードＤ１のカソードには、リセット信号および読み出し信号を供給する配線ＲＷＳＴ(制御信号配線)が接続される。フォトダイオードＤ１のアノードには、トランジスタＭ２のゲートが接続される。図２の例では、フォトダイオードＤ１とトランジスタＭ２のゲートとを結ぶ配線上のノードを蓄積ノードＩＮＴと表記している。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。配線ＶＤＤは、定電圧ＶＤＤを光センサへ供給する配線であり、配線ＯＵＴは、光センサの出力信号を出力する出力配線の一例である。
　図３は、図２に示す等価回路における光センサ部分のみを示す図である。図２および図３に示す回路構成においては、配線ＲＷＳＴからリセット信号が供給され、蓄積ノードＩＮＴが初期化される。配線ＲＷＳＴからフォトダイオードＤ１を介して蓄積ノードＩＮＴへ読み出し信号が供給されると、蓄積ノードＩＮＴの電位ＶＩＮＴが突き上げられて、トランジスタＭ２が導通状態となる。これにより、蓄積ノードＩＮＴの電位ＶＩＮＴに応じた出力信号が配線ＯＵＴへ出力される。ここで、リセット信号供給の終わりから読み出し信号供給の始まりまでの期間（センシング期間）に、フォトダイオードＤ１に受光量に応じた電流が流れて、この電流に応じた電荷が寄生容量に蓄積される。そのため、読み出し信号供給時には、蓄積ノードＩＮＴの電位ＶＩＮＴは、フォトダイオードＤ１に流れた電流に応じて変化する。蓄積ノードＩＮＴの電位ＶＩＮＴに応じた出力信号が配線ＯＵＴへ出力されるので、出力信号には、フォトダイオードＤ１の受光量が反映される。
　図３に示す構成では、リセット期間において、配線ＲＷＳＴは、フォトダイオードＤ１を順バイアスにして蓄積ノードＩＮＴの電位ＶＩＮＴを所定の初期値にする第１の電圧（すなわちリセット信号）を供給する。センシング期間において、配線ＲＷＳＴは、フォトダイオードＤ１を逆バイアスにする第２の電圧を供給する。そして、読み出し期間において、配線ＲＷＳＴは、蓄積ノードＩＮＴに接続されたトランジスタＭ２を導通状態にする第３の電圧（すなわち読み出し信号）を供給する。このように、リセット、センシングおよび読み出しを制御する信号を配線ＲＷＳＴが供給するので、リセット信号および読み出し信号をそれぞれ別の配線で供給する構成に比べて配線数が少なくなる。
　図４は、リセット信号および読み出し信号を別の配線で供給する光センサ回路を示す図である。図４に示す例では、配線ＲＳＴからリセット信号が供給され、配線ＲＷＳから読み出し信号が供給される。図３に示すセンサ回路は、キャパシタＣＩＮＴを設ける必要がない構成（キャパシタレス）なので、図４のようにフォトダイオードＤ１と配線ＲＷＳとの間にキャパシタＣＩＮＴを設ける構成に比べて、回路を構成する素子数も少なくすることができる。さらに、図３に示すセンサ回路は、キャパシタＣＩＮＴがないので、センサ回路全体の容量ＣＴを小さくすることができる。これにより、センサの感度の向上を図れる。
　図２は、上述のような図３に示すセンサ回路を、液晶表示装置の画素領域１に組み込んだ場合の構成を示す図である。図２に示す例では、ソース線ＳＬｇが、センサカラムドライバ４から定電圧ＶＤＤを光センサへ供給するための配線ＶＤＤを兼ねている。また、ソース線ＳＬｂが、センサ出力用の配線ＯＵＴを兼ねている。配線ＲＷＳＴは、センサロウドライバ５に接続されている。配線ＲＷＳＴは１行毎に設けられているので、以降の説明において、各配線を区別する必要がある場合は、ＲＷＳＴｉ（ｉ＝１～Ｍ）のように表記する。
　センサロウドライバ５は、所定の時間間隔ｔｒｏｗで、図２に示した配線ＲＷＳＴｉを順次選択する。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
　なお、図２に示すように、配線ＯＵＴの端部には、トランジスタＭ３のドレインが接続されている。トランジスタＭ３は、例えば、絶縁ゲート型電界効果トランジスタとすることができる。このトランジスタＭ３のドレインには、出力配線ＳＯＵＴも接続されている。これにより、トランジスタＭ３のドレインの電位ＶＳＯＵＴが、光センサからの出力信号としてセンサカラムドライバ４へ出力される。トランジスタＭ３のソースは、配線ＶＳＳに接続されている。トランジスタＭ３のゲートは、参照電圧配線ＶＢを介して、参照電圧電源（図示せず）に接続されている。
　［光センサの動作例］
　図５Ａは、図２および図３に示すセンサ回路における配線ＲＷＳＴの信号波形の一例を示す図である。図５Ｂは、図５Ａに示す信号波形による蓄積ノードＩＮＴにおける電位ＶＩＮＴの変化の例を示す図である。図５Ａに示す例では、配線ＲＷＳＴに電圧ＶＲＳＴのパルス（リセット信号）が印加された後、該配線ＲＷＳＴの電圧が電圧ＶＳＥＳに戻る。その後、配線ＲＷＳＴには電圧ＶＲＷＳのパルス電圧（読み出し信号）が印加される。図５Ａの例は、あくまでも一実施形態であるが、リセット信号の電圧ＶＲＳＴが－７Ｖであり、電圧ＶＳＥＳが０Ｖである。また、読み出し信号の電圧ＶＲＷＳが１５Ｖである。
　まず、配線ＲＷＳＴに電圧ＶＲＳＴのリセット信号が供給されると、フォトダイオードＤ１は順方向バイアスとなり、蓄積ノードＩＮＴの電位ＶＩＮＴが初期化される。蓄積ノードＩＮＴの電位ＶＩＮＴは、下記の式（１）で表される。
　ＶＩＮＴ＝ＶＲＳＴ＋ＶＦ…（１）
　式（１）において、ＶＦはフォトダイオードＤ１の順方向電圧である。このときのＶＩＮＴはトランジスタＭ２の閾値電圧よりも低いので、トランジスタＭ２はリセット後の期間において非導通状態である。
　次に、ｔ＝ＴＲＳＴのタイミングで配線ＲＷＳＴの電圧がＶＳＥＳに戻り、リセット信号の供給が終了する。配線ＲＷＳＴの電圧がＶＳＥＳに戻ることにより、フォトダイオードＤ１は逆バイアスとなり、電流の積分期間（センシング期間：ＴＩＮＴ）が始まる。このセンシング期間では、フォトダイオードＤ１に入射光量に応じた電流が流れ、寄生容量が充電される。これにより、センシング期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（２）で表される。なお、センシング期間においても、ＶＩＮＴはトランジスタＭ２の閾値電圧よりも低いので、トランジスタＭ２は非導通状態である。
　ＶＩＮＴ＝ＶＲＳＴ＋ＶＦ＋ΔＶＲＳＴ・ＣＰＤ／ＣＴ＋ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ
                                                           …（２）
　式（２）において、ΔＶＲＳＴはリセット信号のパルスの高さ（｜ＶＳＥＳ－ＶＲＳＴ｜）である。また、ＩＰＨＯＴＯはフォトダイオードＤ１の光電流であり、ＴＩＮＴはセンシング期間の長さである。ＣＰＤは、フォトダイオードＤ１の容量（例えば、フォトダイオードＤ１と遮光膜ＬＳとの間の寄生容量の総和）である。ＣＴは、フォトダイオードＤ１の容量ＣＰＤと、トランジスタＭ２の容量ＣＴＦＴとの総和である。上記式（２）の第４項ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴは、センシング期間ＴＩＮＴにおいて、フォトダイオードＤ１に流れた電流による蓄積ノードＩＮＴの電位ＶＩＮＴの変化量を表している。
　ここで、本実施形態の光センサは、ＣＴを小さくすることができる構成なので、光電流ＩＰＨＯＴＯに対するＶＩＮＴの変化度合いを大きくすることができる。その結果、光センサの感度が向上する。例えば、キャパシタＣＩＮＴを設けない本実施形態の構成では、図４に示すようなキャパシタＣＩＮＴを設ける構成に比べて全体の容量ＣＴが小さくなるので、光センサの感度が向上する。
　センシング期間が終わるタイミング、すなわちｔ＝ＴＲＷＳのタイミングで、読み出し信号が立ち上がる。これにより、読み出し期間が始まる。なお、読み出し期間は、配線ＲＷＳＴにより電圧ＶＲＷＳが供給されている間、継続する。読み出し期間では、配線ＲＷＳＴから供給される電圧ＶＲＷＳによって、蓄積ノードＩＮＴの電位ＶＩＮＴが突き上げられる。この結果、蓄積ノードＩＮＴの電位ＶＩＮＴは、下記の式（３）で表される。
　ＶＩＮＴ＝ＶＲＳＴ＋ＶＦ＋ΔＶＲＳＴ・ＣＰＤ／ＣＴ＋ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ
                                   ＋ΔＶＲＷＳ・ＣＰＤ／ＣＴ…（３）
　ΔＶＲＷＳは、読み出し信号のパルスの高さ（｜ＶＲＷＳ－ＶＳＥＳ｜）である。読み出し信号により、蓄積ノードＩＮＴの電位ＶＩＮＴがトランジスタＭ２の閾値電圧よりも高くなると、トランジスタＭ２は導通状態となる。トランジスタＭ２は導通状態となると、各列において配線ＯＵＴの端部に設けられているトランジスタＭ３と共に、ソースフォロアアンプとして機能する。本実施形態にかかる光センサにおいては、トランジスタＭ３のドレインを経て出力配線ＳＯＵＴから出力される信号電圧は、センシング期間におけるフォトダイオードＤ１の光電流の積分値に応じたものとなる。
　図５Ｂにおいて、実線で示した波形Ｌ１は、フォトダイオードＤ１に光の入射がない場合の電位ＶＩＮＴの変化を表している。また、破線で示した波形Ｌ２は、フォトダイオードＤ１に飽和レベルの光が入射した場合の電位ＶＩＮＴの変化を表している。図５Ｂに示す例では、センシング期間ＴＩＮＴにおいて、蓄積ノードＩＮＴの電位ＶＩＮＴは、フォトダイオードＤ１の光電流に応じて大きくなり、０Ｖで飽和する。ΔＶＩＮＴ／ｒｅａｄｏｕｔは、読み出し期間において、配線ＲＷＳＴから読み出し信号が印加されることによる、電位ＶＩＮＴの突き上げ量である。ΔＶＩＮＴ／ｉｎｔｅｇｒａｔｉｏｎは、センシング期間におけるフォトダイオードＤ１の光電流の積分値である。
　［センサ回路の構造］
　図６は、図２および図３に示す光センサの構造の一例を示す図である。図６に示す例では、光センサは、アクティブマトリクス基板上でソース線ＳＬｒ，ＳＬｇ，ＳＬｂを構成するソースメタルと、該ソースメタルと直行する配線ＲＷＳＴを構成するゲートメタルとを備える。ソースメタルおよびゲートメタルは、絶縁層を介してそれぞれ異なる層として形成される。図６に示す例では、ソースメタルの層よりも下の層にゲートメタルが形成されている。なお、ソース線ＳＬｇは配線ＶＤＤを兼ねていて、ソース線ＳＬｂは配線ＯＵＴを兼ねている。
　ソース線ＳＬｒとソース線ＳＬｇとに挟まれた領域には、フォトダイオードＤ１が設けられている。また、ソース線ＳＬｇとソース線ＳＬｂとに挟まれた領域には、トランジスタＭ２が設けられている。
　フォトダイオードＤ１は、ベースとなるシリコン膜に、ｐ型半導体領域５１ｐと、ｉ型半導体領域５１ｉと、ｎ型半導体領域５１ｎとが直列に形成された、ラテラル構造のＰＩＮダイオードである（詳細は後述）。フォトダイオードＤ１の背面には、バックライト装置からの照明光がフォトダイオードＤ１に入射するのを防ぐための遮光膜ＬＳが設けられている。ｎ型半導体領域５１ｎは、フォトダイオードＤ１のカソードになる。このｎ型半導体領域５１ｎは、配線１０８およびコンタクトホール１０９，１１０を介して配線ＲＷＳＴに接続されている。ｐ型半導体領域５１ｐは、フォトダイオードＤ１のアノードになる。このｐ型半導体領域５１ｐは、シリコン膜の延設部１０７，コンタクトホール１０５，１０６、および配線１０４を介して、トランジスタＭ２のゲート電極１０１に接続されている。トランジスタＭ２は、ゲート電極１０１と、ソース電極１１１ｂおよびドレイン電極１１１ａを含み、且つ、ゲート電極１０１と一部が重なるように配置された電極とを有する。
　図６に示す構成では、光センサを駆動させるために用いられる配線は配線ＲＷＳＴの１本だけである。したがって、図６に示す構成では、光センサのために追加する配線が少なくなるため、回路を簡素化することができる。その結果、画素領域１において開口率の向上を図れる。
　［フォトダイオードの構造］
　次に、フォトダイオードの好ましい構造例を説明する。図７は、図６に示すフォトダイオードＤ１を含む光センサの断面図である。図７に示す例では、光透過性のベース基板５２の主面上に、金属膜である遮光膜ＬＳが設けられている。その遮光膜ＬＳの上層には、フォトダイオードＤ１が形成されている。図７に示す例では、ベース基板５２は、アクティブマトリクス基板１００の一部である。遮光膜ＬＳは、他の構成部材と電気的に絶縁されていて、電気的に浮遊した状態にある。
　また、図６及び図７に示すように、フォトダイオードＤ１は、半導体領域を有するシリコン膜５１を備えている。シリコン膜５１は、遮光膜ＬＳを被覆する絶縁膜５４上に形成されていて、遮光膜ＬＳに対して電気的に絶縁されている。シリコン膜５１には、面方向に沿って順に、ｎ型の半導体領域（ｎ層）５１ｎ、真性半導体領域（ｉ層）５１ｉおよびｐ型の半導体領域（ｐ層）５１ｐが形成されている。このうち、ｉ層５１ｉがフォトダイオードＤ１の光検出領域となる。ｎ層５１ｎ、ｉ層５１ｉおよびｐ層５１ｐは、シリコン膜５１の面方向に隣接するように形成されている。
　ｉ層５１ｉは、隣接するｎ層５１ｎおよびｐ層５１ｐに比べて電気的に中性に近い領域であれば良い。ｉ層５１ｉは、不純物を全く含まない領域や、伝導電子密度と正孔密度とが等しい領域であるのが好ましい。但し、ｉ層５１ｉは、ｎ層５１ｎよりもｎ型不純物の拡散濃度が低いｎ－領域や、ｐ層５１ｐよりもｐ型不純物の拡散濃度が低いｐ－領域であっても良い。すなわち、本実施形態における真性半導体領域には、前記ｎ－領域および前記ｐ－領域が含まれる。
　本実施形態において、シリコン膜５１を構成するシリコンの種類は特に限定されない。但し、電荷の移動速度の点から、シリコン膜５１は、連続結晶粒界シリコンや低温ポリシリコンによって形成されるのが好ましい。また、シリコン膜５１は、アクティブマトリクス基板のベース基板５２上に、アクティブ素子として機能する薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ））の形成工程を利用して、これと同時に形成することができる。
　図７に示す例では、フォトダイオードＤ１の上には、さらに、層間絶縁膜５５、５６、平坦化膜５９および保護膜６１が設けられている。ｎ層５１ｎには、層間絶縁膜５５、５６および平坦化膜５９を貫通するコンタクトホール５７が接続されている。保護膜６１の上には、液晶層６２を介して対向基板６３（外形のみ図示）が設けられている。
　図６および図７に示すようなラテラル構造のフォトダイオードＤ１を用いることによって、ダイオード特性の変化を利用した、さらなる感度向上効果が得られる。すなわち、ラテラル構造のフォトダイオードＤ１において、遮光膜ＬＳとの間の寄生容量の総量ＣＰＤは、受光量が小さいときは小さく、受光量が増加して飽和に近づくと大きくなる特性を有する。そのため、受光量がほとんどない状態（暗状態）での突き上げ容量よりも、受光量が飽和に近いかまたは飽和に達する状態（明状態）での突き上げ容量の方が大きくなる。その結果、センシング期間におけるフォトダイオードＤ１の受光量が所定値以上になった場合は、読み出し信号により突き上げられる蓄積ノードＩＮＴの電位ＶＩＮＴの量（上記式（３）における項（ΔＶＲＷＳ・ＣＰＤ／ＣＴ））が増幅される効果が生じる。これにより、光センサの感度が向上する。以下に、上記効果が生じる理由の考察を述べる。
　図８および図９は、それぞれ、遮光膜ＬＳの電位ＶＬＳとフォトダイオードＤ１の状態との関係を示す図である。図８は、積分期間開始直後（ＶＩＮＴが初期化され、フォトダイオードＤ１に逆バイアスがかかった直後）のフォトダイオードＤ１の状態を示していて、図９は、読み出し信号供給時のフォトダイオードＤ１の状態を示す。図８Ａおよび図９Ａは、フォトダイオードＤ１におけるｐ層、ｉ層およびｎ層の状態を模式的に示す。図８Ｂおよび図９Ｂは、フォトダイオードＤ１におけるエネルギーバンドを示し、図８Ｃおよび図９Ｃは、等価回路を示している。
　遮光膜ＬＳの電位ＶＬＳは、図８に示すリセット信号供給直後においては下記式（４）を満たし、図９に示す読み出し信号供給時には下記式（５）を満たす。
　（ＶＡ＋Ｖｔｈ＿ｐ）＜ＶＬＳ＜（ＶＣ＋Ｖｔｈ＿ｎ）　・・・・・（４）
　ＶＬＳ＜（ＶＡ＋Ｖｔｈ＿ｐ）＜（ＶＣ＋Ｖｔｈ＿ｎ）　・・・・・（５）
　ここで、ＶＣは、フォトダイオードＤ１のｎ層５１ｎにおける電位を示し、ＶＡは、フォトダイオードＤ１のｐ層５１ｐにおける電位を示している。Ｖｔｈ＿ｎは、ｎ層５１ｎをソース・ドレイン領域とし、遮光膜ＬＳをゲート電極とし、絶縁膜５４をゲート絶縁膜とするｎチャンネルＭＯＳトランジスタを想定した場合のスレッショールド電圧を示している。同様に、Ｖｔｈ＿ｐは、ｐ層５１ｐをソース・ドレイン領域とし、遮光膜ＬＳをゲート電極とし、絶縁膜５４をゲート絶縁膜とするｐチャンネルＭＯＳトランジスタを想定した場合のスレッショールド電圧を示している。また、ＥＣは伝導帯におけるエネルギー準位を示し、ＥＦは禁制帯におけるエネルギー準位を示し、ＥＶは価電子帯におけるエネルギー準位を示している。
　図８Ａおよび図８Ｂに示すように、遮光膜ＬＳの電位ＶＬＳが、上記式（４）を満たす場合（以下、この場合を「モードＡ」とする。）は、ｉ層５１ｉの両界面付近において、自由電子及び正孔の移動が生じやすい状態となる。モードＡでは、図８Ｃに示すように、電流はフォトダイオードＤ１内部をスムーズに流れることができる。この場合、フォトダイオードＤ１全体と遮光膜ＬＳとの間の容量ＣＰＤは、ｐ層５１ｐと遮光膜ＬＳとの間の容量Ｃａと、ｎ層５１ｎと遮光膜ＬＳとの間の容量Ｃｃとの直列結合になる。例えば、ＣＰＤは、式（ＣＰＤ＝Ｃａ・Ｃｃ／（Ｃａ＋Ｃｃ））で表すことができる。
　一方、図９Ａおよび図９Ｂに示すように、遮光膜ＬＳの電位ＶＬＳが、上記式（５）を満たす場合（以下、この場合を「モードＢ」とする。）は、ｉ層５１ｉのｎ層５１ｎ側の界面付近においてのみ、自由電子及び正孔の移動が生じやすい状態となる。モードＢでは、図９Ｃに示すように、電流の流れはｉ層５１ｂによって妨げられる。また、モードＢにおいては、図９Ａに示すように、ｉ層５１ｉの一部が反転してｐ層になり、実質的にｐ層５１ｐの領域が広がる。この反転した部分において、ｐ層、ｉ層およびｎ層の並ぶ方向の長さＬを、以下反転長さ（ｉｎｖｅｒｓｉｏｎ　ｌｅｎｇｔｈ）と称する。このｉ層５１ｉが反転した部分と遮光膜ＬＳとの間に容量Ｃｉが生じる。フォトダイオードＤ１全体と遮光膜ＬＳとの間の容量ＣＰＤは、容量Ｃａと容量Ｃｉとの和（Ｃａ＋Ｃｉ）とＣｃとの直列結合になる。例えば、容量ＣＰＤは、式（ＣＰＤ＝（Ｃａ＋Ｃｉ）・Ｃｃ／（Ｃａ＋Ｃｉ＋Ｃｃ））で表すことができる。
　そのため、センシング期間において、フォトダイオードＤ１の光電流が流れることによって、蓄積ノードＩＮＴの電位ＶＩＮＴが所定値を越えてモードＢに移行した場合、ｉ層５１ｉの一部が反転して容量ＣＰＤが大きくなる。これにより、読み出し信号による突き上げ容量が大きくなる。したがって、読み出し時の電位ＶＩＮＴは増幅される。一方、センシング期間の受光量が少ないためにモードＢに移行しなかった場合は、容量ＣＰＤが大きくならないため、読み出し時の突き上げ容量の増加による電位ＶＩＮＴの増幅は起こらない。これにより、センシング期間の受光量が少ない暗状態と、受光量が飽和または飽和近くに達する明状態とで、読み出し時の電位ＶＩＮＴの差が大きくなり、感度が向上する。
　さらに、モードＢに移行した場合には、以下に示すように、受光量が多く蓄積ノードＩＮＴの電位ＶＩＮＴが大きくなるほど、反転長さＬが長くなって容量ＣＰＤが大きくなる。そのため、読み出し信号による突き上げ容量も大きくなり、読み出し時の電位ＶＩＮＴの増幅量が大きくなる。その結果、より感度を向上することができる。
　モードＢにおいては、反転長さＬは、読み出し時の遮光膜ＬＳの電位ＶＬＳに依存する。電位ＶＬＳは蓄積ノードの電位ＶＩＮＴによって変わるので、読み出し時の電位ＶＬＳ、すなわち電位ＶＩＮＴによって、読み出し時の反転長さＬが変化することになる。
　図１０は、モードＡ～モードＣのそれぞれの範囲を示す図である。図１０において、縦軸は遮光膜ＬＳの電位ＶＬＳを示し、横軸はｐ層５１ｐとｎ層５１ｎとの間の電位差ＶＡＣ（アノードとカソードとの間の電位差）を示している。図１０における直線Ｆは、センシング期間においてフォトダイオードＤ１が受光し、光電流が流れて飽和に達するまでの電位ＶＬＳと電位差ＶＡＣとの関係を示す直線である。図１０に示す例では、電位ＶＬＳは、電位差ＶＡＣを用いて、下記式（６）によって近似されている。
Figure JPOXMLDOC01-appb-M000001
　ここで、α＝（Ｃａ／Ｃｃ＋Ｃａ）である。なお、モードＢにおいては、図９Ａに示すように、実質的にｐ層５１ｐの領域が広がり、モードＡのときよりもＣａの値が大きくなる（Ｃａ＋Ｃｉになる）。このため、モードＢでは、αの値は大きくなり、上記式（６）によって示される直線の傾きは、モードＡのときよりも大きくなる。図１０に示す例では、直線Ｆで示すように、リセット信号によりＶＲＳＴに初期化された電位差ＶＡＣが、ＶＦおよび光電流による電位変化（ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴ）によって小さくなるにつれて、ＶＬＳは所定値（０Ｖ）に近づく。そして、直線Ｆと直線ＶＬＣ＝ＶＡ＋Ｖｔｈ＿ｐとの交点ｂを境に、フォトダイオードＤ１のモードは、モードＢへ移行する。すなわち、アノードとカソードとの間の電位差ＶＡＣが点ｂにおけるＶＡＣの値ＶＡＣ＿Ｂよりも小さくなるとモードＢに移行する。モードＢでは、容量ＣＰＤが反転長さＬに応じて変化するようになる。そのため、モードＢへ移行した後は、受光量が増えた分だけ、反転長さＬが長くなり、容量ＣＰＤが大きくなる。読み出し信号による電位ＶＩＮＴの突き上げ量は、容量ＣＰＤに応じて増幅される。これにより、感度が向上することになる。
　ところで、図１０に示すモードＣは、遮光膜ＬＳの電位ＶＬＳが、下記式（７）を満たす場合のフォトダイオードＤ１のモードである。モードＣにおいては、ｉ層５１ｉのｐ層５１ｐ側の界面付近においてのみ、自由電子及び正孔の移動が生じやすい状態となる。
　（ＶＡ＋Ｖｔｈ＿ｐ）＜（ＶＣ＋Ｖｔｈ＿ｎ）＜ＶＬＳ　　　　　・・・・・（７）
　なお、上記の考察は、フォトダイオードの持つ性質の一側面に基づく見解であって、上記考察と異なる観点から上記感度向上の効果を説明できる可能性を排除するものではない。また、図１０は一例に過ぎず、実際は、モードＡ、Ｂ、Ｃの範囲および直線Ｆは、例えば、フォトダイオードＤ１および遮光膜ＬＳの構成等により異なる。
　［第２の実施形態］
　［光センサの回路構成］
　図１１は、第２の実施形態にかかる光センサの等価回路図である。図１１に示す例では、フォトダイオードＤ１とトランジスタＭ２との間に、増幅素子の一例であるｐチャネルトランジスタＭ４（以下、単にトランジスタＭ４と称する）が接続されている。具体的には、フォトダイオードＤ１のアノードは、トランジスタＭ４のドレインに接続されている。トランジスタＭ４のゲートは、読み出し信号を供給する配線ＲＷＳに、トランジスタＭ４のソースはトランジスタＭ２のゲートに、それぞれ接続されている。
　本実施形態では、フォトダイオードＤ１とトランジスタＭ４のドレインとの間に位置するノードを、蓄積ノードＩＮＴとする。このように、センシング期間において光電流により電位が変化するノードを蓄積ノードＩＮＴとすることができる。フォトダイオードＤ１のカソードは、配線ＲＷＳＴに接続されている。
　配線ＲＷＳＴは、上記第１の実施形態と同様に、リセット信号および読み出し信号を供給する配線である。トランジスタＭ４は、読み出し時に、蓄積ノードＩＮＴの電位ＶＩＮＴを増幅する。トランジスタＭ４のゲートには、配線ＲＷＳＴに読み出し信号が供給されるのと同じタイミングで、配線ＲＷＳから読み出し信号が供給される。これにより、リセット信号供給後から読み出し信号供給までのセンシング期間における蓄積ノードＩＮＴの電位変化を増幅して読み出すことができる。すなわち、トランジスタＭ４により、任意の２つの時点における電位ＶＩＮＴの差が増幅される。その結果、ＶＩＮＴにおける明と暗の「差」が増幅されて配線ＯＵＴへ出力される。
　本実施形態におけるトランジスタＭ４は、ゲートの閾値電圧の前後で、静電容量が急峻に変化する特性を有する。したがって、配線ＲＷＳからの読み出し信号の電位によって、トランジスタＭ４の容量の特性を動的に変化させることができる。すなわち、トランジスタＭ４は、増幅素子として機能する。このような増幅素子の機能を用いることにより、本実施形態にかかる光センサは、センシング期間における蓄積ノードＩＮＴの電位変化を増幅して読み出すことができる。
　また、本実施形態では、読み出し時の電位ＶＩＮＴの突き上げは、配線ＲＷＳＴからのフォトダイオードＤ１を介した突き上げと、配線ＲＷＳからトランジスタＭ４の静電容量を介した突き上げとの両方により行われる。そのため、トランジスタＭ４の静電容量を小さくすることができる。例えば、図１２に示すように、トランジスタＭ４のみで読み出し時の蓄積ノードＩＮＴの電位ＶＩＮＴの突き上げ、および増幅を行う構成に比べて、トランジスタＭ４の容量を小さくすることができる。
　これにより、光センサ回路全体の容量ＣＴも小さくすることができるので、感度をさらに向上させることができる。また、トランジスタＭ４およびフォトダイオードＤ１の両方による増幅効果が生じることによっても感度が向上する。
　［光センサの構造］
　図１３は、図１１に示す光センサの構造の一例を示す図である。図１３に示す例では、光センサは、第１の実施形態と同様、アクティブマトリクス基板上にソース線ＳＬｒ，ＳＬｇ，ＳＬｂを構成するソースメタルと、該ソースメタルと直交する配線ＲＷＳＴおよび配線ＲＷＳを構成するゲートメタルとを備えている。ソースメタルおよびゲートメタルは、絶縁層を介してそれぞれ異なる層として形成される。図１３に示す例では、ソースメタルの層よりも下の層にゲートメタルが形成される。なお、ソース線ＳＬｇは配線ＶＤＤを兼ねていて、ソース線ＳＬｂは配線ＯＵＴを兼ねている。
　ソース線ＳＬｒとソース線ＳＬｇとに挟まれた領域には、フォトダイオードＤ１が設けられている。ソース線ＳＬｇとソース線ＳＬｂとに挟まれた領域には、トランジスタＭ２が設けられている。フォトダイオードＤ１は、第１の実施形態と同様に、シリコン膜に、ｐ層５１ｐ、ｉ層５１ｉおよびｎ層５１ｎが直列に形成された、ラテラル構造のＰＩＮダイオードである。フォトダイオードＤ１の背面には、遮光膜ＬＳが設けられている。ｎ層５１ｎは、フォトダイオードＤ１のカソードになる。ｎ層５１ｐは、配線１０８およびコンタクトホール１０９，１１０を介して配線ＲＷＳＴに接続されている。ｐ層５１ｐは、フォトダイオードＤ１のアノードになる。ｐ層５１ｐは、シリコン膜の延設部１０７，コンタクト１０５，１０６、および配線１０４を介して、トランジスタＭ２のゲート電極１０１に接続される。トランジスタＭ２は、ゲート電極１０１と、ソース電極１１１ｂおよびドレイン電極１１１ａを含み、且つ、ゲート電極１０１と一部が重なるように配置された電極とを有している。
　フォトダイオードＤ１のｐ層５１ｐから延びるシリコン膜の延設部１０７と、絶縁層（図示せず）を介して延設部１０７の上方且つ重なる位置まで延びる配線ＲＷＳの幅広部１１２とにより、ｐチャネルＴＦＴであるトランジスタＭ４が形成される。ここで、延設部１０７と配線ＲＷＳの幅広部１１２とが絶縁層を介して重なる部分が、可変容量として機能する。この可変容量の容量はデザインルール上（設計の制約上）の最低限のサイズでよい。読み出し時の主な突き上げは、フォトダイオードＤ１を介して行われるため、可変容量に大きな容量は必要ないからである。これにより、光センサ全体の容量ＣＴを最小限に抑えつつも、トランジスタＭ４による増幅効果が得られるため、さらなる感度向上が見込まれる。
　以上、本発明についての第１および第２の実施形態を説明したが、本発明は上述の各実施形態のみに限定されず、本発明の範囲内で種々の変更が可能である。
　例えば、上述の実施形態では、光センサに接続された配線ＶＤＤおよびＯＵＴが、ソース線ＳＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、この構成では、光センサ用の配線がソース線ＳＬと兼用されているため、画素表示のための映像信号がソース線ＳＬに印加されている間は、センサ回路の出力データの読み出しができない。そのため、帰線期間にセンサ回路の出力データの読み出し信号を印加することが必要となる。そこで、光センサ用の配線ＶＤＤ，ＶＳＳおよびＯＵＴをソース線ＳＬとは別個に設けた構成としても良い。この構成によれば、画素開口率は低くなるが、光センサ用の配線をソース線ＳＬとは別個に駆動できるので、画素表示のタイミングと関係なく、センサ回路の出力データの読み出しを行うことができるという利点がある。
　また、上記の実施形態において、光検出素子はフォトダイオードである。しかしながら、例えば、フォトトランジスタ等を光検出素子として用いることができる。増幅素子も、ｐチャネルトランジスタに限らず、例えば、可変キャパシタを用いてもよい。
　本発明は、アクティブマトリクス基板の画素領域内にセンサ回路を有する表示装置として、産業上利用可能である。

Claims (9)

  1. 　蓄積ノードに接続され、受光した光を電流に変換する光検出素子と、
    　前記光検出素子との間に寄生容量を形成する導電膜と、
    　前記蓄積ノードの電位をリセットするためのリセット信号および前記蓄積ノードの電位を出力するための読み出し信号を、前記光検出素子を介して前記蓄積ノードへ供給する制御信号配線と、
    　前記蓄積ノードおよび出力配線に接続されていて、前記読み出し信号に従って前記蓄積ノードの電位に応じた出力信号を前記出力配線へ出力するスイッチング素子とを備える、光センサ。
  2. 　前記光検出素子は、フォトダイオードであり、カソードが前記制御信号配線に接続されるとともに、アノードが前記蓄積ノードに接続される、請求項１に記載の光センサ。
  3. 　前記光検出素子は、フォトダイオードであり、
    　前記フォトダイオードは、前記導電膜の上方に、該導電膜に対して電気的に絶縁されるように設けられたシリコン膜を備え、
    　前記シリコン膜には、ｐ型の半導体領域、真性半導体領域およびｎ型の半導体領域が、前記シリコン膜の面方向に隣接するように設けられる、請求項１または２に記載の光センサ。
  4. 　読み出し信号に応じて前記蓄積ノードの電位を増幅するように、前記蓄積ノードと前記スイッチング素子との間に設けられる増幅素子をさらに備える、請求項１～３のいずれか１項に記載の光センサ。
  5. 　前記制御信号配線の電圧レベルとして、少なくとも、前記リセット信号の電圧レベルと、前記リセット信号から前記読み出し信号まで前記光検出素子を逆バイアスにする電圧レベルと、前記読み出し信号の電圧レベルとが設定される、請求項１～４のいずれか１項に記載の光センサ。
  6. 　前記リセット信号が供給されると、前記蓄積ノードの電位が初期化される一方、前記リセット信号の供給が終了すると、前記光検出素子が逆バイアスになり、
    　前記読み出し信号が供給されると、前記リセット信号の供給終了から読み出し信号が供給されるまでに前記光検出素子の寄生容量に蓄積された電荷により変化した前記蓄積ノードの電位が突き上げられ、
    　前記読み出し信号により前記蓄積ノードの電位が突き上げられることにより、前記スイッチング素子が導通状態になり、前記蓄積ノードの電位に応じた出力信号を前記出力配線へ出力するように構成されている、請求項１～５のいずれか１項に記載の光センサ。
  7. 　前記導電膜は、前記光検出素子の遮光膜である、請求項１～６のいずれか１項に記載の光センサ。
  8. 　アクティブマトリクス基板の画素領域に請求項１～７のいずれか１項に記載の光センサを備える、表示装置。
  9. 　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備える、請求項８に記載の表示装置。
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