WO2010026830A1 - 表示装置 - Google Patents

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WO2010026830A1
WO2010026830A1 PCT/JP2009/062354 JP2009062354W WO2010026830A1 WO 2010026830 A1 WO2010026830 A1 WO 2010026830A1 JP 2009062354 W JP2009062354 W JP 2009062354W WO 2010026830 A1 WO2010026830 A1 WO 2010026830A1
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wiring
signal
output
potential
display device
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PCT/JP2009/062354
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前田和宏
白木一郎
杉山裕昭
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シャープ株式会社
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Definitions

  • the present invention relates to a display device with a photosensor having a photodetection element such as a photodiode or phototransistor, and more particularly to a display device having a photosensor in a pixel region.
  • a photodetection element such as a photodiode or phototransistor
  • a display device with a photosensor that can detect the brightness of external light or capture an image of an object close to the display by providing a photodetection element such as a photodiode in the pixel.
  • a display device with an optical sensor is assumed to be used as a display device for bidirectional communication or a display device with a touch panel function.
  • a well-known component such as a signal line, a scanning line, a TFT (Thin Film Transistor), and a pixel electrode is formed by a semiconductor process on the active matrix substrate, simultaneously on the active matrix substrate.
  • a photodiode or the like is built in (see, for example, Patent Document 1).
  • FIG. 25 An example of a conventional optical sensor (for example, see Patent Documents 2 and 3) formed on an active matrix substrate is shown in FIG.
  • the conventional optical sensor shown in FIG. 25 includes a photodiode D1, a capacitor C2, and a transistor M2.
  • a wiring for supplying a reset signal RS is connected to the anode of the photodiode D1.
  • One of the electrodes of the capacitor C2 and the gate of the transistor M2 are connected to the cathode of the photodiode D1.
  • the drain of the transistor M2 is connected to a wiring that supplies a constant voltage Vsup.
  • sensor circuit output data SData of the optical sensor is output from the source of the transistor M2.
  • the other electrode of the capacitor C2 is connected to a wiring for supplying a read signal RW.
  • the sensor circuit output data SData corresponding to the amount of light received by the photodiode D1 can be obtained by supplying the reset signal RS and the read signal RW at predetermined timings.
  • the low level (for example, ⁇ 4 V) of the reset signal RS is represented as ⁇ V b
  • the high level (for example, 8 V) of the read signal RW is represented as V rw . Note that the high level of the reset signal RS is 0V, and the low level of the read signal RW is 0V.
  • the sensing sequence of the optical sensor shown in FIG. 25 will be described in three parts: (A) a readout period, (B) a reset period, and (C) a sensing period.
  • the transistor M2 When the pulled-up potential V INT exceeds the threshold value of the transistor M2, the transistor M2 is turned on and sensor data SData is output. At this time, the potential V out of SData can threshold V th of the transistors M2, the current value of the constant current source I, when the conductance of the transistor M2 beta, V out ⁇ V INT ⁇ V th ⁇ (2I / ⁇ ) 1/2 It can be expressed as.
  • (C) Sensing period starts when the reset signal returns from the high level to the low level. That is, as described above, after the storage node is reset during the reset period, the reset signal RS becomes low level ( ⁇ V b ), thereby generating a reverse bias in the photodiode D1. Then, the optical current corresponding to the amount of incident light to the photodiode D1, the storage node changes to the -V b direction.
  • FIG. 27 shows a configuration example of the photosensor in the pixel.
  • one sensor circuit 81 is provided for one pixel composed of three color picture elements of red (r), green (g), and blue (b).
  • the sensor circuit 81 corresponds to the photodiode D1, the capacitor C2, and the transistor M2 in the configuration shown in FIG.
  • the gate lines GL and the source lines SL are arranged in a matrix, and the TFT 83 for driving the pixel electrodes 82r, 82g, and 82b of each picture element at the intersection of the gate lines GL and the source lines SL. Is provided.
  • the gate of the TFT 83 is connected to the gate line GL, the source is connected to the source line SL, and the drain is connected to the pixel electrodes 82r, 82g, and 82b.
  • the pixel electrodes 82r, 82g, and 82b are repeatedly arranged along the row direction with these three as one unit.
  • L gate lines GL are provided on the matrix substrate. That is, the number of pixels in the row direction on this matrix substrate is L.
  • the gate lines GL need to be individually distinguished, they are represented as GL (l) (l is a natural number from 1 to L).
  • the source lines SL are provided as M sets (that is, 3M lines) on the matrix substrate, with the source lines SLr, SLg, and SLb as one set. That is, the number of pixels in the column direction (horizontal direction) on this matrix substrate is M, and the number of picture elements is 3M.
  • SLr (m) when it is necessary to individually distinguish the source lines SL, they are expressed as SLr (m), SLg (m), SLb (m). That is, m is a natural number from 1 to M.
  • N wirings for supplying the above-described reset signal RS and readout signal RW to the sensor circuit 81 are laid as a control signal line group RCTL for driving the sensor circuit 81.
  • N may be equal to the number L of the gate lines GL or may be smaller than L.
  • N L.
  • N L / 2. It becomes.
  • the power supply line Vsup that supplies power to the sensor circuit 81 is laid between the source lines SLg (m) and SLb (m).
  • An output wiring SData for outputting data from the sensor circuit 81 is laid between the source lines SLr (m) and SLg (m).
  • any of the source lines SL may serve as the power supply line Vsup and the output wiring SData.
  • the sensor drive must be executed in a period (for example, a blanking period) in which the source line SL is not used in the video display operation.
  • the aperture ratio is high. That is, in the configuration shown in FIG. 28, the video signal is applied to the source line SL during the video display operation.
  • a constant voltage is supplied from the power source to the source line SLg (m) by switching the switch, so that the source line functions as the power source line Vsup.
  • sensor circuit output data is output from the sensor circuit 81 to the source line SLr (m) by switching the switch.
  • this source line functions as the output wiring SData during sensor driving.
  • the storage node (the connection point between the cathode of the photodiode and the capacitor), the power supply line Vsup for supplying power to the sensor circuit 81, and the output wiring SData
  • the parasitic capacitances Cps and Cpd are parasitic capacitances. For this reason, if the potentials of these wirings fluctuate between when the sensor circuit 81 is reset and read out, the potential difference is propagated to the storage node via the parasitic capacitance, thereby changing the potential V INT of the storage node. It becomes. As a result, there is a problem that offset noise occurs in the output from the sensor circuit 81.
  • FIG. 29 As shown in FIG. 27, in the configuration in which the power supply line Vsup and the output wiring SData are provided independently of the source line SL, only the sensor circuit 81 and a wiring group necessary for driving the sensor circuit 81 are extracted. It is the equivalent circuit diagram shown. As shown in FIG. 29, in this configuration, the power supply line Vsup and the output wiring SData are common to all the sensor circuits 81 arranged in the same column.
  • Noise_SD Cps / Ctotal / V_SData (1)
  • the sensor circuit output data that is read out to the output wiring SData Is affected by the potential of the output wiring SData immediately before the read signal RW and the reset signal RS (Vs1, Vw2, Vs2,... Shown in FIG. 30) and fluctuates. Note that the potentials Vs1, Vw2, Vs2,... Of the output wiring SData depend on the potential of the sensor circuit output data immediately before.
  • the light enters the photodiode D1 during each sensing period. Even if the amount of light to be applied is the same, the following offset Voff2-3 occurs due to the parasitic capacitance. This is obtained from the above equation (1).
  • Voff2-3 Cps / Ctotal ⁇ ⁇ (Vs1 ⁇ Vw2) ⁇ (Vs2 ⁇ Vw3) ⁇ Further, between the sensor circuit output data read by the pulse 3 of the read signal RW and the sensor circuit output data read by the pulse 4 of the read signal RW, the amount of light incident on the photodiode D1 is the same during each sensing period. Even if, the following offset Voff3-4 occurs due to the parasitic capacitance.
  • Voff3-4 Cps / Ctotal ⁇ ⁇ (Vs2-Vw3)-(Vs3-Vw4) ⁇
  • the potentials Vs1, Vw2, Vs2,. . Therefore, the offset Voff2-3 and the offset Voff3-4 are not necessarily constant.
  • the sensor circuit output data has an offset caused by the potential fluctuation of the output wiring SData immediately before the read signal RW and the reset signal RS even if the amount of light incident on the photodiode D1 is constant. Further, as described above, since this offset is not constant, it cannot be simply removed.
  • an object of the present invention is to provide a display device with an optical sensor capable of obtaining highly accurate sensor circuit output data by eliminating an offset of an accumulation node caused by parasitic capacitance. .
  • a display device is a display device including a photosensor in a pixel region of an active matrix substrate, and the photosensor receives a light detection element; A storage node connected to the photodetecting element, the potential of which changes depending on an output current from the photodetecting element, a reset signal wiring for supplying a reset signal to the photosensor, and a read signal for supplying a read signal to the photosensor A sensing period is defined between the wiring and the supply of the readout signal after the reset signal is supplied, and the potential of the storage node that changes according to the amount of light received by the light detection element during the sensing period A sensor switching element for reading out to the output wiring as an output, immediately before the readout signal, and the reset In at least one of the immediately preceding item, characterized by fixing the potential of the wiring having a parasitic capacitance between the storage node to a predetermined potential.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the embodiment of the present invention.
  • FIG. 3 is an equivalent circuit diagram illustrating a configuration example of the row driver.
  • FIG. 4 is a timing chart of signals related to driving of the row driver.
  • FIG. 5 is an equivalent circuit diagram showing a configuration example of the column driver.
  • FIG. 6 is a timing chart of signals related to driving of the column driver.
  • FIG. 7 is an equivalent circuit diagram illustrating a configuration example of the gate driver.
  • FIG. 8 is a timing chart of signals related to driving of the gate driver.
  • FIG. 9 is an equivalent circuit diagram illustrating a configuration example of the source driver.
  • FIG. 9 is an equivalent circuit diagram illustrating a configuration example of the source driver.
  • FIG. 10 is a timing chart of signals related to driving of the source driver.
  • FIG. 11 is an equivalent circuit diagram illustrating a configuration example of the source driver and the column driver.
  • FIG. 12 is a timing chart showing the relationship between display operation timing and sensing timing.
  • FIG. 13 is a timing chart of sensor drive signals in the first embodiment.
  • FIG. 14 is an equivalent circuit diagram showing the configuration of the column driver in the first embodiment.
  • FIG. 15 is a timing chart showing the relationship between the read signal, the reset signal, the discharge signal, and the potential of the data output wiring.
  • FIG. 16 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the embodiment of the present invention.
  • FIG. 17 is a timing chart showing the relationship between display operation timing and sensing timing.
  • FIG. 18 is a timing chart of sensor drive signals in the second embodiment.
  • FIG. 19 is an equivalent circuit diagram showing the configuration of the column driver in the second embodiment.
  • FIG. 20 is a timing chart of sensor drive signals in the third embodiment.
  • FIG. 21 is an equivalent circuit diagram showing the configuration of the differential amplifier circuit of the source driver in the third embodiment.
  • (A) is an equivalent circuit diagram which shows the structure of the differential amplifier circuit of the source driver in 3rd Embodiment
  • (b) is a timing chart of the drive signal of the circuit of (a).
  • FIG. 23 is a timing chart of sensor drive signals in the fourth embodiment.
  • FIG. 24 is an equivalent circuit diagram of another embodiment of a sensor circuit to which the present invention is applicable.
  • FIG. 25 is an equivalent circuit diagram showing an example of a conventional photosensor formed on an active matrix substrate.
  • FIG. 26 is a timing chart showing the waveform of the drive signal in the conventional optical sensor.
  • FIG. 27 is a schematic diagram showing an example of wiring in a conventional optical sensor.
  • FIG. 28 is a schematic diagram showing another example of wiring in a conventional optical sensor.
  • FIG. 29 is an equivalent circuit diagram showing a connection relationship between the optical sensor circuit and peripheral wiring.
  • FIG. 30 is a timing chart for explaining a state in which the potential of the data read wiring changes immediately before the read signal and immediately before the reset signal.
  • a display device is a display device that includes a photosensor in a pixel region of an active matrix substrate, and the photosensor includes a photodetection element that receives incident light, and a photodetection element.
  • the period from when the signal is supplied to when the readout signal is supplied is defined as a sensing period, and the potential of the storage node that changes according to the amount of light received by the light detection element during the sensing period is output to the output wiring as a sensor circuit output.
  • the potential of the wiring having a parasitic capacitance between the storage node and the storage node is fixed to a predetermined potential at least one of immediately before the read signal and immediately before the reset signal. It is possible to prevent the potential of the storage node from fluctuating due to a potential variation caused by a wiring potential just before reading and / or just before resetting. As a result, it is possible to provide a display device with an optical sensor that eliminates the offset of the storage node caused by the parasitic capacitance and obtains highly accurate sensor circuit output data.
  • the wiring having parasitic capacitance with the storage node is the output wiring.
  • the potential of the output wiring varies depending on the level of the immediately preceding sensor circuit output data or the level of the immediately preceding video signal or the like depending on the circuit configuration. Moreover, the magnitude of the fluctuation cannot be predicted. Therefore, by fixing the potential of this wiring to a predetermined potential at least one of immediately before the read signal and immediately before the reset signal, the storage node offset due to the parasitic capacitance can be eliminated. Further, in this configuration, in order to fix the output wiring at the predetermined potential, it is preferable to supply a video signal of a predetermined level to the wiring.
  • a wiring having a parasitic capacitance with the storage node is a power wiring that supplies a power supply voltage to the photosensor during a period in which the readout signal is supplied, and the power wiring is a pixel in the pixel region. It is also preferable to have a configuration that also serves as a source line for supplying a video signal. In this configuration, the potential of the power supply wiring varies depending on the level of the video signal supplied to the pixel. Moreover, the magnitude of the fluctuation cannot be predicted. Therefore, the storage node offset due to the parasitic capacitance can be eliminated by fixing the potential of the power supply wiring to a predetermined potential at least one of immediately before the read signal and immediately before the reset signal. Further, in this configuration, it is preferable that the fixing of the power supply wiring to the predetermined potential is controlled by a signal different from the read signal.
  • a video signal of a predetermined level is supplied to the wiring, and the output wiring is connected to the first wiring immediately before the reset signal.
  • the display device of the present invention can be suitably implemented as a liquid crystal display device further comprising a counter substrate facing the active matrix substrate and a liquid crystal sandwiched between the active matrix substrate and the counter substrate.
  • the display device according to the present invention is implemented as a liquid crystal display device.
  • the display device according to the present invention is not limited to the liquid crystal display device, and is an active matrix.
  • the present invention can be applied to any display device using a substrate.
  • the display device according to the present invention includes a touch panel display device that performs an input operation by detecting an object close to the screen by using an optical sensor, and a display for bidirectional communication including a display function and an imaging function. Use as a device is assumed.
  • each drawing referred to below shows only the main members necessary for explaining the present invention in a simplified manner among the constituent members of the embodiment of the present invention for convenience of explanation. Therefore, the display device according to the present invention can include arbitrary constituent members that are not shown in the drawings referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 is a block diagram showing a schematic configuration of an active matrix substrate 100 provided in a liquid crystal display device according to an embodiment of the present invention.
  • an active matrix substrate 100 includes a pixel region 1, a gate driver 2, a source driver 3, a column driver 4, and a row driver on a glass substrate. 5 at least.
  • a signal processing circuit for processing an image signal captured by a light detection element (described later) in the pixel region 1 is connected to the active matrix substrate 100 via the FPC 6. .
  • the gate driver 2 and the source driver 3 perform scanning for writing a video signal similarly input from the outside to the display pixels in the pixel region 1 in accordance with a synchronization signal (Vsync, Hsync) input from the outside.
  • the column driver 4 and the row driver 5 supply various signals (a readout signal and a reset signal, which will be described later) necessary for driving the sensor to the photosensors in the pixel region 1 and read out sensor circuits.
  • a driver for sequentially outputting output data to the outside of the display device.
  • the arrangement of the various drivers shown in FIG. 1 is merely an example, and how to mount the various drivers is an arbitrary design matter.
  • the above-described constituent members on the active matrix substrate 100 can be formed monolithically on the glass substrate by a semiconductor process. Or it is good also as a structure which mounted the amplifier and drivers among said structural members on the glass substrate by COG (Chip On Glass) technique etc., for example.
  • COG Chip On Glass
  • at least a part of the above-described constituent members shown on the active matrix substrate 100 in FIG. 1 may be mounted on the FPC.
  • the active matrix substrate 100 is bonded to a counter substrate (not shown) having a counter electrode formed on the entire surface, and a liquid crystal material is sealed in the gap.
  • the pixel area 1 is an area where a plurality of pixels are formed in order to display an image.
  • an optical sensor (sensor circuit 81) for capturing an image is provided in each pixel in the pixel region 1.
  • FIG. 2 is an equivalent circuit diagram showing the arrangement of the pixels and the sensor circuit 81 in the pixel region 1.
  • one pixel is formed by three color picture elements of R (red), G (green), and B (blue), and in one pixel configured by these three picture elements, photo One sensor circuit 81 including a diode D1, a capacitor C2, and a thin film transistor M2 is provided.
  • the pixel region 1 includes pixels arranged in a matrix of L rows ⁇ M columns and sensor circuits 81 arranged in a matrix of N rows ⁇ O columns.
  • the number (L) of the gate lines GL in the row direction is equal to the number (N) of the sensor circuits 81 in the row direction
  • the number of pixels (M) in the column direction is the column direction of the sensor circuits 81. Is equal to the number (O) of The total number of picture elements in the pixel area 1 is (L ⁇ 3M).
  • the pixel region 1 has gate lines GL and source lines SL arranged in a matrix as pixel wiring.
  • the gate line GL is connected to the gate driver 2.
  • the source line SL is connected to the source driver 3.
  • the gate lines GL are provided in L rows in the pixel region 1.
  • GL (l) is a natural number of 1 to L.
  • three source lines SL are provided for each pixel in order to supply image data to three picture elements in one pixel.
  • the source lines SL need to be described separately, they are expressed as SLr (m), SLg (m), SLb (m).
  • m is a natural number from 1 to M.
  • a thin film transistor (TFT) M1 is provided as a switching element for the pixel at the intersection of the gate line GL and the source line SL.
  • the thin film transistor M1 provided in each of the red, green, and blue picture elements is denoted as M1r, M1g, and M1b.
  • the thin film transistor M1 has a gate electrode connected to the gate line GL, a source electrode connected to the source line SL, and a drain electrode connected to a pixel electrode (not shown).
  • a liquid crystal capacitor CLC is formed between the drain electrode of the thin film transistor M1 and the counter electrode (VCOM).
  • an auxiliary capacitor C1 is formed between the drain electrode and the TFTCOM.
  • the pixel driven by the thin film transistor M1r connected to the intersection of one gate line GL and one source line SLr is provided with a red color filter so as to correspond to this pixel.
  • red image data is supplied from the source driver 3 via the source line SLr, it functions as a red picture element.
  • a picture element driven by the thin film transistor M1g connected to the intersection of the gate line GL and the source line SLg is provided with a green color filter so as to correspond to the picture element, and a source driver is provided via the source line SLg.
  • green image data is supplied from 3 it functions as a green picture element.
  • the pixel driven by the thin film transistor M1b connected to the intersection of the gate line GL and the source line SLb is provided with a blue color filter so as to correspond to the pixel, and the source driver is connected via the source line SLb.
  • blue image data is supplied from 3, it functions as a blue picture element.
  • the power supply line Vsup for supplying power to the sensor circuit 81 and the output wiring SData for outputting sensor circuit output data are provided separately from the source line SL. That is, the drain of the thin film transistor M2 of the sensor circuit 81 is connected to the power supply line Vsup, and the source is connected to the output wiring SData.
  • the sensor circuit 81 is provided in the pixel region 1 at a rate of one for each pixel (three picture elements).
  • the arrangement ratio of the pixel and the sensor circuit 81 is not limited to this example and is arbitrary.
  • one sensor circuit 81 may be arranged for each picture element, or one sensor circuit 81 may be arranged for a plurality of pixels.
  • the sensor circuit 81 may be arranged every other row.
  • the row driver 5 starts the RWSP with a shift register 51 including N flip-flops that sequentially generate and transfer a signal in synchronization with the clock signal RCK using the RSSP as a start pulse signal. It has a shift register 52 composed of N flip-flops that sequentially generate and transfer a pulse signal in synchronization with the clock signal RCK.
  • the reset signal analog switch RSn and the readout signal analog switch RWn are sequentially controlled to open and close, whereby the reset signal RS and the readout signal RW are respectively transmitted to the sensor circuit 81 disposed in the pixel region 1.
  • the shift register 51 for reset signal control and the shift register 52 for read signal control are provided independently, so that the read and reset are performed by changing the timings of the respective start pulses RSSP and RWSP. Can be controlled independently.
  • the column driver 4 includes a shift register 41 composed of O flip-flops, a holding capacitor 42, an output circuit 43, and an analog switch 44.
  • the shift register 41 sequentially generates and transfers signals in synchronization with the clock signal CCK using the CSP as a start pulse.
  • the analog switch 44 is controlled by a read signal RW, and one terminal is connected to the power supply line Vsup.
  • the sensor circuit output data SDatao is sampled and held in the holding capacitor 42 in batches for one row by the read signal RW, and then sequentially shifted according to the output SROo of the shift register 41.
  • the retained data is output to the output line Dso in a time division manner.
  • a constant voltage from the power supply VDD is supplied to the sensor circuit 81 via the power supply line Vsup by the read signal RW.
  • the gate driver 2 includes a shift register 21 composed of L flip-flops and an output circuit 22.
  • the shift register 21 uses GSP as a start pulse, and sequentially generates and transfers signals in synchronization with the clock signal GCK.
  • the source driver 3 includes a serial / parallel conversion circuit 31, a D / A conversion circuit 32, and an amplifier 33.
  • the serial / parallel conversion circuit 31 also converts a serial video signal digitally input from the outside into parallel data in synchronization with a synchronization signal (Vsync, Hsync, CK, etc.) input from the outside.
  • the D / A conversion circuit 32 converts the digital video signal into an analog video signal.
  • FIG. 11 shows an arrangement example of the source driver 3 and the column driver 4.
  • the configuration shown in FIG. 11 is basically a combination of the configuration of the column driver 4 shown in FIG. 5 and the configuration of the source driver 3 shown in FIG.
  • the number of source lines SL that are inserted between the individual flip-flops that are connected in a column that constitute the shift register 41 of the column driver 4 depends on the arrangement of the sensor circuits 81 in the column direction (horizontal direction). In the case of the present embodiment, as shown in FIG. 2, one sensor circuit 81 is provided for every three picture elements (one pixel). Therefore, in FIG. 11, the shift register 41 of the column driver 4 is configured. Three source lines SLr, SLg, and SLb are laid between the individual flip-flops connected in cascade.
  • the readout signal RW is turned ON during the blanking period of the horizontal scanning period, and the sensor circuit output data SData is read out to the output line Dso.
  • the power supply line Vsup and the output wiring SData for outputting sensor circuit output data are provided separately from the source line SL. May be applied within the effective display period.
  • the read signal RW and the reset signal RS are applied at a constant timing in each vertical period, and the reset signal RS in a certain vertical period with respect to the sensor circuit 81 in the n-th row. (N) is applied, and sensor circuit output data is read from the sensor circuit 81 by a read signal RW (n) applied in the next vertical period. That is, in the example of FIG. 12, the sensing period of the sensor circuit 81 has a length close to approximately one vertical period.
  • the display device is characterized in that the output wiring SData is fixed to a predetermined potential V0 immediately before the read signal RW and the reset signal RS. For this reason, as shown in FIG. 13, the discharge signal DisC that is turned on immediately before the read signal RW and the reset signal RS is used as a control signal for applying the constant potential V0 to the output wiring SData.
  • the potential V0 is arbitrary as long as it is a constant potential, and may be, for example, a ground potential.
  • FIG. 14 an example of a circuit configuration for applying the discharge signal DisC to the output wiring SData is shown in FIG.
  • the column driver 4 according to the present embodiment is characterized in that an analog switch 45 that is controlled to open and close by a discharge signal DisC is added to the basic configuration shown in FIGS. .
  • One end of the analog switch 45 is connected to the constant voltage source V0, and the other end is connected to the output wiring SData.
  • the potential of the output wiring SData is fixed to the constant potential V0 when the discharge signal DisC is ON, that is, immediately before the read signal RW and the reset signal RS. Therefore, as can be seen by comparing FIG. 15 with FIG. 30 referred to in the background art section, according to the configuration of the present embodiment, the influence of the potential fluctuation of the output wiring SData on the storage node via the parasitic capacitance is affected. Can be eliminated. Therefore, a highly accurate sensor circuit output from which the offset is removed can be obtained.
  • the sensor circuit output data has an offset caused by the potential fluctuation of the output wiring SData immediately before the read signal RW and the reset signal RS even if the amount of light incident on the photodiode D1 is constant. Further, as described above, since this offset is not constant, it cannot be simply removed. However, also in this case, as described above, the potential of the output wiring SData is fixed to the constant potential V0 in synchronization with the discharge signal DisC that is turned on immediately before the read signal RW and the reset signal RS. It is possible to obtain a highly accurate sensor circuit output by removing the offset.
  • the sensor circuit 81 is provided for each pixel in the row direction (vertical direction), and is driven at the timing shown in FIG. However, when the sensor circuit 81 is provided every other pixel in the row direction, the drive timing of the sensor circuit 81 is as shown in FIG. That is, the read signal RW and the reset signal RS are applied to the sensor circuit 81 every other horizontal period.
  • the read signal RW is applied.
  • the potential of the immediately preceding output wiring SData (Vw1, Vw2,... Shown in FIG. 30) depends on the immediately preceding display data. Further, the potential of the output wiring SData immediately before the reset signal RS is applied (Vs1, Vs2,... Shown in FIG. 30) also depends on the immediately preceding display data.
  • the sensor circuit output data has an offset caused by the potential fluctuation of the output wiring SData immediately before the read signal RW and the reset signal RS even if the amount of light incident on the photodiode D1 is constant. Further, as described above, since this offset is not constant, it cannot be simply removed. However, also in this case, as described above, the potential of the output wiring SData is fixed to the constant potential V0 in synchronization with the discharge signal DisC that is turned on immediately before the read signal RW and the reset signal RS, so that the storage node and the output are output. An offset caused by the parasitic capacitance between the wiring SData and the wiring SData can be removed, and a highly accurate sensor circuit output can be obtained.
  • the display device has the circuit configuration shown in FIG. 16, sensor circuits 81 are provided every other pixel in the row direction, and the sensor circuit 81 is driven at the timing shown in FIG. .
  • the potential of the output wiring SData is fixed to the constant potential V0 immediately before the read signal RW and the reset signal RS.
  • the difference from the first embodiment is as shown in FIG.
  • the power supply voltage (VDD) that has been supplied to the sensor circuit 81 via the power supply line Vsup only when the read signal RW is applied is also supplied immediately before the reset signal RS.
  • the display device includes an analog switch 44 that controls the supply of the power supply voltage (VDD) to the power supply line Vsup within the column driver 4, as shown in FIG. Opening and closing is performed by a signal VSW.
  • the analog switch 44 of the power supply line Vsup is controlled to be opened and closed by the read signal RW.
  • the potential of the power supply line Vsup to a predetermined potential (power supply voltage VDD) immediately before the reset signal RS by the signal VSW independent of the read signal RW, as shown in FIG.
  • the potential of the power supply line Vsup immediately before the signal RW and the reset signal RS can be kept constant regardless of the previous state.
  • the offset due to the parasitic capacitance between the storage node and the power supply line Vsup can be removed, and a highly accurate sensor circuit output can be obtained.
  • the potential of the output wiring SData is fixed to the constant potential V0 immediately before the read signal RW and the reset signal RS, thereby causing the parasitic capacitance between the storage node and the output wiring SData. Therefore, it is possible to obtain a highly accurate sensor circuit output.
  • the circuit configuration shown in FIG. 16 is provided, and the sensor circuit 81 is provided every other pixel in the row direction, and the sensor circuit 81 is installed at the timing shown in FIG.
  • the case of driving was illustrated.
  • the control of the power supply line Vsup by the signal VSW can be applied to the circuit configuration shown in FIG. 2 and has the same effect.
  • the control of the power supply line Vsup by the signal VSW can be applied even when the sensor circuit 81 is driven at the timing shown in FIG. The same effect is produced.
  • the display device has a circuit configuration shown in FIG. 16, and a sensor circuit 81 is provided in each pixel in the row direction, and drives the sensor circuit 81 at the timing shown in FIG.
  • the potential of the output wiring SData is fixed to a predetermined potential immediately before the read signal RW and the reset signal RS.
  • the predetermined potential is a predetermined level (Vx) input as a video signal, as shown in FIG.
  • Vx a predetermined level
  • the voltage follower output that constitutes the output amplifier circuit 33 (see FIG. 9 and the like) of the source driver 3 is used, and (2) the output amplifier circuit 33 of the source driver 3 is used.
  • the output amplifier circuit 33 to the source line SL functioning as the wiring SData is, as shown in FIG. 21, a voltage follower circuit that applies negative feedback to the differential amplifier circuit. Realize. This circuit amplifies the current of the input voltage IN in the active state by the Enable output. On the other hand, in an inactive state, it becomes a high impedance state. Therefore, it is only necessary to turn on the enable signal also at the timing of the signal PCH shown in FIG.
  • the output amplifier circuit 33 to the source line SL functioning as the wiring SData is provided with a switch in the differential amplifier circuit shown in FIG. 21, as shown in FIG.
  • the configuration may be adopted.
  • the constant voltage Vx can be output to the source line SL as the wiring SData only when the signal PCH is ON.
  • the potential of the output wiring SData is fixed to the constant potential Vx immediately before the read signal RW and the reset signal RS, thereby causing the parasitic capacitance between the storage node and the output wiring SData. Therefore, it is possible to obtain a highly accurate sensor circuit output.
  • the potential of the power supply line Vsup is fixed to a predetermined potential (power supply voltage VDD) immediately before the reset signal RS by the signal VSW independent of the read signal RW.
  • VDD power supply voltage
  • the potential of the power supply line Vsup immediately before the read signal RW and the reset signal RS can be kept constant regardless of the previous state.
  • the offset due to the parasitic capacitance between the storage node and the power supply line Vsup can be removed, and a highly accurate sensor circuit output can be obtained.
  • the circuit configuration shown in FIG. 16 is provided, and the sensor circuit 81 is provided every other pixel in the row direction, and the sensor circuit 81 is installed at the timing shown in FIG.
  • the case of driving was illustrated.
  • the sensor circuit 81 is provided for each pixel in the row direction, when the sensor circuit 81 is driven at the timing shown in FIG. 12, as described above, immediately before the readout signal RW and the reset signal RS.
  • the potential of the output wiring SData By fixing the potential of the output wiring SData to the constant potential Vx, the same effect can be obtained.
  • the display device has a circuit configuration shown in FIG. 16, and a sensor circuit 81 is provided in each pixel in the row direction, and drives the sensor circuit 81 at the timing shown in FIG. 12.
  • a predetermined level (Vx) input as a video signal is input to the source line SL functioning as the wiring SData immediately before the read signal RW. (Refer to the third embodiment). Further, immediately before the reset signal RS, a predetermined voltage V0 is supplied to the source line SL functioning as the wiring SData (see the first embodiment).
  • the potential of the power supply line Vsup is set to a predetermined potential immediately before the reset signal RS by the signal VSW independent of the read signal RW. It is fixed at (power supply voltage VDD) (see the second embodiment). Note that the voltages V0 and Vx are arbitrary on condition that they are constant values. Also, V0 and Vx may be different voltages.
  • the offset caused by the parasitic capacitance between the storage node and the output wiring SData and the parasitic capacitance between the storage node and the power supply line Vsup are reduced. It is possible to remove both the resulting offset and obtain a highly accurate sensor circuit output.
  • the potential of the wiring having parasitic capacitance with the storage node is fixed to a predetermined potential both before the read signal RW and immediately before the reset signal RS.
  • the configuration in which the sensor circuit 81 includes the photodiode D1, the capacitor C2, and one thin film transistor M2 is exemplified.
  • the present invention can also be applied to a configuration in which the sensor circuit 81 includes a photodiode D1, a capacitor C2, and three thin film transistors M2, M4, and M5.
  • the sensor circuit 81 including the capacitor C2 is illustrated as the storage capacitor. However, even if the sensor circuit 81 does not have a circuit element corresponding to the storage capacitor, the sensor circuit 81 stores the capacitor C2. It is also possible to use a parasitic capacitance naturally generated in the node as a storage capacitor. Therefore, the capacitor C2 is not essential.
  • the present invention is industrially applicable as a display device having an optical sensor in a pixel region of an active matrix substrate.

Abstract

　アクティブマトリクス基板（１００）の画素領域（１）に光センサ（８１）を備えた表示装置において、光センサ（８１）が、光検出素子と、当該光センサ（８１）へリセット信号ＲＳを供給するリセット信号配線と、当該光センサ（８１）へ読み出し信号ＲＷを供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでのセンシング期間に光検出素子で受光された光量にしたがって変化した蓄積ノードの電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備える。読み出し信号ＲＷの直前と、リセット信号ＲＳの直前との少なくともいずれか一方において、蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位Ｖ０に固定する。

Description

表示装置
　本発明は、フォトダイオードまたはフォトトランジスタ等の光検出素子を有する光センサ付きの表示装置に関し、特に、画素領域内に光センサを備えた表示装置に関する。
　従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、外光の明るさを検出したり、ディスプレイに近接した物体の画像を取り込んだりすることが可能な、光センサ付き表示装置が提案されている。このような光センサ付き表示装置は、双方向通信用表示装置や、タッチパネル機能付き表示装置としての利用が想定されている。
　従来の光センサ付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、アクティブマトリクス基板上にフォトダイオード等を作り込む（例えば、特許文献１参照。）。
　アクティブマトリクス基板上に形成される従来の光センサ（例えば、特許文献２、３参照。）の一例を、図２５に示す。図２５に示す従来の光センサは、フォトダイオードＤ１、コンデンサＣ２、トランジスタＭ２から構成される。フォトダイオードＤ１のアノードには、リセット信号ＲＳを供給するための配線が接続されている。フォトダイオードＤ１のカソードには、コンデンサＣ２の電極の一方と、トランジスタＭ２のゲートが接続されている。トランジスタＭ２のドレインは定電圧Ｖｓｕｐを供給する配線に接続されている。なお、トランジスタＭ２のソースから光センサのセンサ回路出力データＳＤａｔａが出力される。コンデンサＣ２の電極の他方は、読み出し信号ＲＷを供給するための配線に接続されている。
　この構成において、リセット信号ＲＳおよび読み出し信号ＲＷをそれぞれ所定のタイミングで供給することにより、フォトダイオードＤ１で受光した光の量に応じたセンサ回路出力データＳＤａｔａを得ることができる。ここで、図２６を参照し、図２５に示した従来の光センサの動作について説明する。なお、図２６において、リセット信号ＲＳのローレベル（例えば－４Ｖ）を－Ｖｂ、読み出し信号ＲＷのハイレベル（例えば８Ｖ）をＶｒｗと、それぞれ表す。なお、リセット信号ＲＳのハイレベルを０Ｖ、読み出し信号ＲＷのローレベルを０Ｖとする。
　以下、図２５に示した光センサのセンシングシーケンスを、（Ａ）読み出し期間、（Ｂ）リセット期間、（Ｃ）センシング期間、の３つに分けて説明する。
　（Ａ）読み出し期間
　読み出し信号ＲＷがハイレベルである期間が、読み出し期間に相当する。読み出し信号ＲＷがハイレベルの間、コンデンサＣ２を介して蓄積ノードの電位ＶＩＮＴがプルアップされる。なお、蓄積ノードとは、コンデンサＣ２と、フォトダイオードＤ１のカソードと、トランジスタＭ２のゲートとの接続点である。このとき、蓄積ノードの電位ＶＩＮＴは、読出し直前の蓄積ノード電位をＶ０、コンデンサＣ２の容量をＣｓｔ、回路内総容量をＣｔｏｔａｌ、読み出し信号ＲＷの振幅をＶｒｗとすると、
　　　ＶＩＮＴ　＝　Ｃｓｔ／Ｃｔｏｔａｌ・Ｖｒｗ＋Ｖ０
と表すことができる。
　そして、プルアップされた電位ＶＩＮＴがトランジスタＭ２の閾値を超えることにより、トランジスタＭ２がＯＮされ、センサデータＳＤａｔａが出力される。このとき、ＳＤａｔａの電位Ｖｏｕｔは、トランジスタＭ２の閾値をＶｔｈ、定電流源の電流値をＩ、トランジスタＭ２のコンダクタンスをβとすると、
　　　Ｖｏｕｔ　≒　ＶＩＮＴ－Ｖｔｈ－（２Ｉ／β）１／２
と表すことができる。
　（Ｂ）リセット期間
　リセット信号ＲＳがハイレベル（０Ｖ）となることにより、フォトダイオードＤ１に順方向電流が流れ、蓄積ノードの電位ＶＩＮＴが０Ｖにリセットされる。
　（Ｃ）センシング期間
　リセット信号がハイレベルからローレベルへ戻った時点から、センシング期間が開始される。すなわち、上述のとおりリセット期間に蓄積ノードがリセットされた後に、リセット信号ＲＳがローレベル（－Ｖｂ）となることにより、フォトダイオードＤ１に逆バイアスが発生する。そして、フォトダイオードＤ１への入射光の光量に応じた光電流で、蓄積ノードが－Ｖｂ方向へ変化する。
　上記の（Ａ）読み出し期間、（Ｂ）リセット期間、および、（Ｃ）センシング期間、を１サイクルとして、このサイクルを繰り返し行うことにより、光センサからのセンサデータの読み出しが行われる。
　ここで、画素内の光センサの構成例を図２７に示す。図２７に示した構成例では、赤（ｒ）、緑（ｇ）、青（ｂ）の３色の絵素から構成される１画素につき、１つのセンサ回路８１が設けられている。センサ回路８１は、図２５に示した構成のうち、フォトダイオードＤ１，コンデンサＣ２，トランジスタＭ２に相当する。図２７の例では、ゲート線ＧＬとソース線ＳＬとがマトリクス状に配置され、ゲート線ＧＬとソース線ＳＬとの交差点に、各絵素の画素電極８２ｒ，８２ｇ，８２ｂを駆動するためのＴＦＴ８３が設けられている。ＴＦＴ８３のゲートはゲート線ＧＬに接続され、ソースはソース線ＳＬに接続され、ドレインは画素電極８２ｒ，８２ｇ，８２ｂに接続されている。なお、図２７の例では、画素電極８２ｒ，８２ｇ，８２ｂは、この３つを１単位として行方向に沿って繰り返し配置されている。
　ゲート線ＧＬは、マトリクス基板上にＬ本設けられている。すなわち、このマトリクス基板上の行方向の画素数はＬ個である。ゲート線ＧＬを個々に区別する必要がある場合は、ＧＬ（ｌ）と表記する（ｌは１からＬまでの自然数）。ソース線ＳＬは、ソース線ＳＬｒ，ＳＬｇ，ＳＬｂを１組として、マトリクス基板上にＭ組（すなわち３Ｍ本）設けられている。すなわち、このマトリクス基板上の列方向（水平方向）の画素数はＭ個、絵素数は３Ｍ個である。以下、ソース線ＳＬを個々に区別する必要がある場合は、ＳＬｒ（ｍ），ＳＬｇ（ｍ），ＳＬｂ（ｍ）のように表記する。すなわち、ｍは１からＭまでの自然数である。
　なお、センサ回路８１を駆動するための制御信号線群ＲＣＴＬとして、上述のリセット信号ＲＳおよび読み出し信号ＲＷをセンサ回路８１へそれぞれ供給するための配線がＮ本敷設されている。なお、Ｎは、ゲート線ＧＬの本数Ｌと等しい場合もあるし、Ｌよりも少ない場合もある。例えば、行方向（垂直方向）において全画素にセンサ回路８１を設けた構成では、Ｎ＝Ｌとなるし、例えば、行方向において１画素おきにセンサ回路８１を設ければ、Ｎ＝Ｌ／２となる。
　また、図２７の例では、センサ回路８１へ電源を供給する電源線Ｖｓｕｐが、ソース線ＳＬｇ（ｍ）とＳＬｂ（ｍ）との間に敷設されている。また、センサ回路８１からデータを出力するための出力配線ＳＤａｔａが、ソース線ＳＬｒ（ｍ）とＳＬｇ（ｍ）との間に敷設されている。
　また、図２８に示すように、ソース線ＳＬのいずれか（図２８の例ではＳＬｒ（ｍ）とＳＬｇ（ｍ））が、電源線Ｖｓｕｐと出力配線ＳＤａｔａとをそれぞれ兼ねる構成としても良い。この構成においては、ソース線ＳＬが映像表示動作に用いられていない期間（例えば帰線期間）にセンサ駆動を実行しなければならないというタイミング的な制約はあるが、配線が少なくて済むので、画素開口率が高いという利点がある。すなわち、図２８に示す構成においては、映像表示動作中は、ソース線ＳＬへは映像信号が印加される。一方で、センサ駆動中（例えば帰線期間）は、スイッチの切替によって、ソース線ＳＬｇ（ｍ）へ電源から定電圧が供給されることにより、このソース線が電源線Ｖｓｕｐとして機能する。同様に、スイッチの切替によって、ソース線ＳＬｒ（ｍ）へは、センサ回路８１からセンサ回路出力データが出力される。これにより、センサ駆動中は、このソース線が出力配線ＳＤａｔａとして機能する。
特開２００６－３８５７号公報 国際公開第２００７／１４５３４６号パンフレット 国際公開第２００７／１４５３４７号パンフレット
　上記従来のセンサ回路８１においては、図２５に示したように、蓄積ノード（フォトダイオードのカソードとコンデンサとの接続点）と、センサ回路８１へ電源を供給する電源線Ｖｓｕｐおよび出力配線ＳＤａｔａとの間には、それぞれ、寄生容量Ｃps，Ｃpdが存在する。このため、センサ回路８１のリセット時と読み出し時との間に、これらの配線の電位が変動すると、その電位差が寄生容量を介して蓄積ノードに伝播し、蓄積ノードの電位ＶＩＮＴを変動させることとなる。この結果、センサ回路８１からの出力にオフセットノイズが生じるという問題がある。
　ここで、図２９，図３０を参照し、センサ回路８１からの出力にオフセットノイズが生じる態様について、具体的に説明する。
　図２９は、図２７に示したように、電源線Ｖｓｕｐと出力配線ＳＤａｔａとがソース線ＳＬとは独立して設けられた構成において、センサ回路８１とその駆動に必要な配線群のみを抜き出して示した等価回路図である。図２９に示すように、この構成においては、同じ列に並ぶセンサ回路８１の全てについて、電源線Ｖｓｕｐと出力配線ＳＤａｔａとは共通である。
　ここで、仮にセンサ回路８１内のトランジスタＭ２（図２５参照）がＯＦＦ状態であったとしても、トランジスタＭ２のゲート／ソース間、および、ゲート／ドレイン間には寄生容量（Ｃｐｓ，Ｃｐｄ）が存在する。また、レイアウト次第では、蓄積ノードと出力配線ＳＤａｔａとの間、または、蓄積ノードと電源線Ｖｓｕｐとの間に、カップリング容量やフリンジ容量が存在する可能性もある。ここで、蓄積ノードに接続される寄生容量を含む全ての容量をＣｔｏｔａｌとした場合、出力配線ＳＤａｔａが蓄積ノードに及ぼす電気的ノイズＮｏｉｓｅ＿ＳＤは、以下のように表される。なお、下記のＶ＿ＳＤａｔａは出力配線ＳＤａｔａの電位変動を表す。
　Ｎｏｉｓｅ＿ＳＤ　＝　Ｃｐｓ／Ｃｔｏｔａｌ・Ｖ＿ＳＤａｔａ　　・・・（１）
　図２９に示した構成において、図３０に示すように、リセット、センシング、読み出しを繰り返し行う場合、フォトダイオードＤ１へ入射する光量が一定であったとしても、出力配線ＳＤａｔａへ読み出されるセンサ回路出力データは、読み出し信号ＲＷおよびリセット信号ＲＳの直前の出力配線ＳＤａｔａの電位（図３０に示すＶｓ１，Ｖｗ２，Ｖｓ２，…）に影響され、変動する。なお、上記の出力配線ＳＤａｔａの電位Ｖｓ１，Ｖｗ２，Ｖｓ２，…は、その直前のセンサ回路出力データの電位に依存する。
　なお、図３０に示したタイミングチャートにおいて、同じセンサ回路８１に対して、読み出し信号ＲＷとリセット信号ＲＳとが供給されるタイミングは、各垂直期間において一定であるとする。したがって、リセット信号ＲＳのパルス１が立ち下がった後、次の垂直期間において読み出し信号ＲＷのパルス２が印加されるまでが、当該リセット信号ＲＳと読み出し信号ＲＷが印加されるセンサ回路８１のセンシング期間に相当する。
　ここで、図３０の読み出し信号ＲＷのパルス２によって読み出されるセンサ回路出力データと、読み出し信号ＲＷのパルス３によって読み出されるセンサ回路出力データとの間には、それぞれのセンシング期間にフォトダイオードＤ１へ入射する光量が同じであったとしても、寄生容量に起因して、以下のオフセットＶoff2-3が生じる。これは、上記の式（１）から求められる。
　Ｖoff2-3＝Ｃｐｓ／Ｃｔｏｔａｌ・｛（Ｖｓ１－Ｖｗ２）－（Ｖｓ２－Ｖｗ３）｝
　また、読み出し信号ＲＷのパルス３によって読み出されるセンサ回路出力データと、読み出し信号ＲＷのパルス４によって読み出されるセンサ回路出力データとの間には、それぞれのセンシング期間にフォトダイオードＤ１へ入射する光量が同じであったとしても、寄生容量に起因して、以下のオフセットＶoff3-4が生じる。
　Ｖoff3-4＝Ｃｐｓ／Ｃｔｏｔａｌ・｛（Ｖｓ２－Ｖｗ３）－（Ｖｓ３－Ｖｗ４）｝
　前述のように、出力配線ＳＤａｔａの電位Ｖｓ１，Ｖｗ２，Ｖｓ２，…は、その直前のセンサ回路出力データ（すなわち、同じ列で一つ前の行のセンサ回路からの出力データ）の電位に依存する。したがって、オフセットＶoff2-3とオフセットＶoff3-4とは、必ずしも一定ではない。以上のとおり、センサ回路出力データは、フォトダイオードＤ１へ入射する光量が一定であったとしても、読み出し信号ＲＷおよびリセット信号ＲＳの直前の出力配線ＳＤａｔａの電位変動から生じるオフセットを持つ。また、上述のとおり、このオフセットは一定ではないので、単純に除去することができない。
　図２８に示したように、ソース線ＳＬの一部が、電源線Ｖｓｕｐと出力配線ＳＤａｔａとを兼ねた構成においては、出力配線ＳＤａｔａの電位変動によって生じるオフセットの他に、電源線Ｖｓｕｐの電位変動によって生じるオフセットも重畳される。図２７および図３０に示した構成では、電源線Ｖｓｕｐにおいて電位変動は生じないが、図２８に示した構成においては、電源線Ｖｓｕｐはソース線ＳＬを兼ねているので、画像表示期間に映像信号が印加されることによって、電位の変動が生じるからである。
　本発明は、上記の問題を鑑み、寄生容量に起因する蓄積ノードのオフセットを解消することにより、精度の高いセンサ回路出力データを得ることができる光センサ付き表示装置を提供することを目的とする。
　上記の課題を解決するために、本発明にかかる表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、前記光検出素子に接続され、前記光検出素子からの出力電流によって電位が変化する蓄積ノードと、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって変化した前記蓄積ノードの電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備え、前記読み出し信号の直前と、前記リセット信号の直前との少なくともいずれか一方において、前記蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位に固定することを特徴とする。
　本発明によれば、寄生容量に起因する蓄積ノードのオフセットを解消することにより、精度の高いセンサ回路出力データが得られる光センサ付き表示装置を提供することができる。
図１は、本発明の一実施形態にかかる表示装置の概略構成を示すブロック図である。 図２は、本発明の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。 図３は、ロウドライバの構成例を示す等価回路図である。 図４は、ロウドライバの駆動に関する信号のタイミングチャートである。 図５は、カラムドライバの構成例を示す等価回路図である。 図６は、カラムドライバの駆動に関する信号のタイミングチャートである。 図７は、ゲートドライバの構成例を示す等価回路図である。 図８は、ゲートドライバの駆動に関する信号のタイミングチャートである。 図９は、ソースドライバの構成例を示す等価回路図である。 図１０は、ソースドライバの駆動に関する信号のタイミングチャートである。 図１１は、ソースドライバとカラムドライバの構成例を示す等価回路図である。 図１２は、表示動作のタイミングとセンシングタイミングとの関係を示すタイミングチャートである。 図１３は、第１の実施形態におけるセンサ駆動信号のタイミングチャートである。 図１４は、第１の実施形態におけるカラムドライバの構成を示す等価回路図である。 図１５は、読み出し信号、リセット信号、ディスチャージ信号、および、データ出力配線の電位との関係を示すタイミングチャートである。 図１６は、本発明の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。 図１７は、表示動作のタイミングとセンシングタイミングとの関係を示すタイミングチャートである。 図１８は、第２の実施形態におけるセンサ駆動信号のタイミングチャートである。 図１９は、第２の実施形態におけるカラムドライバの構成を示す等価回路図である。 図２０は、第３の実施形態におけるセンサ駆動信号のタイミングチャートである。 図２１は、第３の実施形態におけるソースドライバの差動増幅回路の構成を示す等価回路図である。 （ａ）は、第３の実施形態におけるソースドライバの差動増幅回路の構成を示す等価回路図であり、（ｂ）は、（ａ）の回路の駆動信号のタイミングチャートである。 図２３は、第４の実施形態におけるセンサ駆動信号のタイミングチャートである。 図２４は、本発明を適用可能なセンサ回路の他の実施形態の等価回路図である。 図２５は、アクティブマトリクス基板上に形成される従来の光センサの一例を示す等価回路図である。 図２６は、従来の光センサにおける駆動信号の波形を示すタイミングチャートである。 図２７は、従来の光センサにおける配線例を示す模式図である。 図２８は、従来の光センサにおける配線の他の例を示す模式図である。 図２９は、光センサ回路と周辺の配線との接続関係を示す等価回路図である。 図３０は、読み出し信号の直前とリセット信号の直前に、データ読み出し配線の電位が変動する様子を説明するためのタイミングチャートである。
　本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、前記光検出素子に接続され、前記光検出素子からの出力電流によって電位が変化する蓄積ノードと、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって変化した前記蓄積ノードの電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備え、前記読み出し信号の直前と、前記リセット信号の直前との少なくともいずれか一方において、前記蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位に固定する。
　この構成によれば、読み出し信号の直前とリセット信号の直前との少なくともいずれか一方において、蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位に固定することにより、光センサからの読み出し直前および／またはリセット直前の配線電位に起因する電位変動によって蓄積ノードの電位が変動することを防止できる。これにより、寄生容量に起因する蓄積ノードのオフセットを解消し、精度の高いセンサ回路出力データが得られる光センサ付き表示装置を提供できる。
　なお、前記蓄積ノードとの間で寄生容量を有する配線が、前記出力配線である構成が好ましい。出力配線は、直前のセンサ回路出力データや、回路構成によっては直前の映像信号等のレベルに依存して、その電位が変動する。しかも、変動の大きさを予測することができない。したがって、この配線の電位を、読み出し信号の直前とリセット信号の直前との少なくともいずれか一方において所定の電位に固定することにより、寄生容量に起因する蓄積ノードのオフセットを解消することができる。さらに、この構成において、前記出力配線を前記所定の電位に固定するために、当該配線へ所定のレベルの映像信号を供給することが好ましい。
　また、前記蓄積ノードとの間で寄生容量を有する配線が、前記読み出し信号が供給されている期間に前記光センサへ電源電圧を供給する電源配線であり、前記電源配線は、前記画素領域の画素へ映像信号を供給するソース線を兼ねた構成であることも好ましい。この構成の場合、前記電源配線は、画素へ供給される映像信号のレベルに依存して、その電位が変動する。しかも、変動の大きさを予測することができない。したがって、この電源配線の電位を、読み出し信号の直前とリセット信号の直前との少なくともいずれか一方において所定の電位に固定することにより、寄生容量に起因する蓄積ノードのオフセットを解消することができる。さらに、この構成において、前記電源配線の前記所定の電位への固定を、前記読み出し信号とは異なる信号によって制御することが好ましい。
　また、前記読み出し信号の直前に、前記出力配線を第１の所定の電位に固定するために、当該配線へ所定のレベルの映像信号を供給し、前記リセット信号の直前に、前記出力配線を第２の所定の電位に固定するために、当該配線へ所定のレベルの電圧を供給することが好ましい。
　また、本発明の表示装置は、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた液晶表示装置として好適に実施できる。
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
　図１は、本発明の一実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ゲート（ｇａｔｅ）ドライバ２、ソース（ｓｏｕｒｃｅ）ドライバ３、カラム（ｃｏｌｕｍｎ）ドライバ４、および、ロウ（ｒｏｗ）ドライバ５を少なくとも備えている。なお、図示はしていないが、画素領域１内の光検出素子（後述）で取り込まれた画像信号を処理するための信号処理回路が、ＦＰＣ６を介して、アクティブマトリクス基板１００に接続されている。
　ゲートドライバ２およびソースドライバ３は、外部より入力される同期信号（Ｖｓｙｎｃ，Ｈｓｙｎｃ）に応じて、画素領域１の表示画素へ、同じく外部から入力される映像信号を書き込むための走査を行う。一方、カラムドライバ４およびロウドライバ５は、画素領域１の光センサに対して、センサ駆動に必要な各種の信号（後述する読み出し信号およびリセット信号等）を供給すると共に、読み出されたセンサ回路出力データを表示装置外へ順次出力するためのドライバである。
　なお、図１に示した各種のドライバの配置は、あくまでも一例であり、各種ドライバをどのように実装するかは任意の設計事項である。また、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。
　画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサ（センサ回路８１）が設けられている。図２は、画素領域１における画素とセンサ回路８１との配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成され、この３絵素で構成される１つの画素内に、フォトダイオードＤ１とコンデンサＣ２と薄膜トランジスタＭ２とによって構成される１つのセンサ回路８１が設けられている。すなわち、本実施形態の構成では、画素領域１は、Ｌ行×Ｍ列のマトリクス状に配置された画素と、Ｎ行×Ｏ列のマトリクス状に配置されたセンサ回路８１とを有する。なお、本実施形態においては、ゲート線ＧＬの行方向の本数（Ｌ）は、センサ回路８１の行方向の個数（Ｎ）に等しく、列方向の画素数（Ｍ）はセンサ回路８１の列方向の個数（Ｏ）に等しい。画素領域１の全体の絵素数は、（Ｌ×３Ｍ）個である。
　図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＳＬを有している。ゲート線ＧＬは、ゲートドライバ２に接続されている。ソース線ＳＬは、ソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＬ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬ（ｌ）のように表記する。ｌは、１～Ｌの自然数である。一方、ソース線ＳＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＳＬを個々に区別して説明する必要がある場合は、ＳＬｒ（ｍ），ＳＬｇ（ｍ），ＳＬｂ（ｍ）のように表記する。ｍは１～Ｍの自然数である。
　ゲート線ＧＬとソース線ＳＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＳＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＣＬＣが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量Ｃ１が形成されている。
　図２において、１本のゲート線ＧＬと１本のソース線ＳＬｒとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＳＬｒを介してソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬとソース線ＳＬｇとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＳＬｇを介してソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬとソース線ＳＬｂとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＳＬｂを介してソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
　図２の構成では、センサ回路８１に電源を供給する電源線Ｖｓｕｐおよびセンサ回路出力データの出力用の出力配線ＳＤａｔａは、ソース線ＳＬとは別個に設けられている。すなわち、センサ回路８１の薄膜トランジスタＭ２のドレインが電源線Ｖｓｕｐに接続され、ソースが出力配線ＳＤａｔａに接続されている。
　なお、図２の例では、センサ回路８１は、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素とセンサ回路８１の配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つのセンサ回路８１が配置されていても良いし、複数画素に対して１つのセンサ回路８１が配置された構成であっても良い。例えば、１行おきにセンサ回路８１が配置された構成としても良い。
　以下、図１に示した各種ドライバの構成と動作について説明する。
　最初に、ロウドライバ５の構成と駆動方法について、図３および図４を参照しながら説明する。図３に示すように、ロウドライバ５は、ＲＳＳＰをスタートパルス信号とし、クロック信号ＲＣＫに同期して、順次信号を生成して転送するＮ個のフリップフロップからなるシフトレジスタ５１と、ＲＷＳＰをスタートパルス信号とし、クロック信号ＲＣＫに同期して、順次信号を生成して転送するＮ個のフリップフロップからなるシフトレジスタ５２とを有している。シフトレジスタ５１は、その出力ＳＲＲＳＯｎ（ｎ＝１～Ｎ）により、リセット信号用アナログスイッチＲＳｎ（ｎ＝１～Ｎ）の開閉を制御する。シフトレジスタ５２は、その出力ＳＲＲＷＯｎ（ｎ＝１～Ｎ）により、読み出し信号用アナログスイッチＲＷｎ（ｎ＝１～Ｎ）の開閉を制御する。
　このように、リセット信号用アナログスイッチＲＳｎと読み出し信号用アナログスイッチＲＷｎとが順次開閉制御されることにより、リセット信号ＲＳと読み出し信号ＲＷとが、画素領域１に配置されているセンサ回路８１のそれぞれの行へ、順次供給される（図４参照）。なお、図３の構成においては、リセット信号制御用のシフトレジスタ５１と読み出し信号制御用のシフトレジスタ５２とを独立に設けたことにより、それぞれのスタートパルスＲＳＳＰ，ＲＷＳＰのタイミング変更により、読み出しとリセットのタイミングを独立にコントロールすることができる。
　次に、図５および図６を参照し、カラムドライバ４の構成と動作について説明する。
　カラムドライバ４は、図５に示すように、Ｏ個のフリップフロップからなるシフトレジスタ４１と、保持容量４２と、出力回路４３と、アナログスイッチ４４とを有する。シフトレジスタ４１は、ＣＳＰをスタートパルスとして、クロック信号ＣＣＫに同期して、順次信号を生成して転送する。保持容量４２は、読み出し信号ＲＷによってセンサ回路出力データＳＤａｔａｏ（ｏ＝１～Ｏ）をサンプリングして保持する。出力回路４３は、シフトレジスタ４１の出力ＳＲＯｏ（ｏ＝１～Ｏ）によってイネーブルされ、保持容量４２のデータを出力ラインＤｓｏ（図１参照）へ出力する。アナログスイッチ４４は、読み出し信号ＲＷによって制御され、片方の端子が電源線Ｖｓｕｐへ接続されている。
　図５の構成により、図６に示すように、読み出し信号ＲＷによって１行分一括してセンサ回路出力データＳＤａｔａｏを保持容量４２にサンプリング保持した後、順次シフトされるシフトレジスタ４１の出力ＳＲＯｏに応じて、保持データが、時分割で出力ラインＤｓｏへ出力される。また、読み出し信号ＲＷにより、電源線Ｖｓｕｐを介して、センサ回路８１へ電源ＶＤＤからの定電圧が供給される。
　次に、図７および図８を参照し、ゲートドライバ２の構成と動作について説明する。ゲートドライバ２は、Ｌ個のフリップフロップからなるシフトレジスタ２１と出力回路２２とを有する。シフトレジスタ２１は、ＧＳＰをスタートパルスとし、クロック信号ＧＣＫに同期して、順次信号を生成転送する。出力回路２２は、シフトレジスタ２１の出力ＳＲＯｌ（ｌ＝１～Ｌ）の出力信号を整形・増幅する。出力回路２２の出力が、行選択信号として、画素領域１のゲート線ＧＬｌ（ｌ＝１～Ｌ）へ順次出力される。
　さらに、図９および図１０を参照し、ソースドライバ３の構成と動作の一例について説明する。ソースドライバ３は、シリアル／パラレル変換回路３１と、Ｄ／Ａ変換回路３２と、増幅器３３とを有している。シリアル／パラレル変換回路３１は、外部から入力される同期信号（Ｖｓｙｎｃ，Ｈｓｙｎｃ，ＣＫ等）に同期して、同じく外部からデジタル入力されるシリアル映像信号をパラレルデータに変換する。Ｄ／Ａ変換回路３２は、デジタル映像信号をアナログ映像信号に変換する。増幅器３３は、ＳＳＷに同期し、Ｄ／Ａ変換回路３２の出力を増幅してソース線ＳＬｍ（ｍ＝１～Ｍ）へ出力する。
　また、図１１に、ソースドライバ３とカラムドライバ４の配置例を示す。図１１に示す構成は、基本的には、図５に示したカラムドライバ４の構成と、図９に示したソースドライバ３の構成とを組み合わせたものである。カラムドライバ４のシフトレジスタ４１を構成する、縦列接続された個々のフリップフロップそれぞれの間に何本のソース線ＳＬが入るかは、列方向（水平方向）におけるセンサ回路８１の配置による。本実施形態の場合、図２に示したように、センサ回路８１が３絵素（１画素）毎に１つ設けられているので、図１１においては、カラムドライバ４のシフトレジスタ４１を構成する縦列接続された個々フリップフロップそれぞれの間に３本のソース線ＳＬｒ，ＳＬｇ，ＳＬｂが敷設される。
　次に、図１２を参照し、画素領域１の画素の表示動作と、光センサの動作とのタイミングについて説明する。図１２に示す例では、水平走査期間の帰線期間に読み出し信号ＲＷをＯＮにして、センサ回路出力データＳＤａｔａを出力ラインＤｓｏへ読み出している。ただし、図２に示したように、本実施形態の表示装置は、電源線Ｖｓｕｐおよびセンサ回路出力データの出力用の出力配線ＳＤａｔａがソース線ＳＬとは別個に設けられているので、読み出し信号ＲＷの印加を有効表示期間内に行っても構わない。なお、図１２の駆動タイミングでは、毎垂直期間において一定のタイミングで読み出し信号ＲＷとリセット信号ＲＳが印加される場合であり、第ｎ行のセンサ回路８１に対して、ある垂直期間においてリセット信号ＲＳ（ｎ）を印加し、次の垂直期間に印加される読み出し信号ＲＷ（ｎ）によって、当該センサ回路８１からセンサ回路出力データを読み出すようになっている。つまり、図１２の例では、センサ回路８１のセンシング期間は、ほぼ１垂直期間に近い長さを持つ。
　なお、本実施形態にかかる表示装置は、読み出し信号ＲＷおよびリセット信号ＲＳの直前に、出力配線ＳＤａｔａを所定の電位Ｖ０に固定することに特徴がある。このため、図１３に示すように、読み出し信号ＲＷおよびリセット信号ＲＳの直前にＯＮとなるディスチャージ信号ＤｉｓＣを、出力配線ＳＤａｔａへ定電位Ｖ０を印加するための制御信号として用いる。なお、電位Ｖ０は定電位であれば任意であり、例えば接地電位であっても良い。
　ここで、上記のディスチャージ信号ＤｉｓＣを出力配線ＳＤａｔａへ印加するための回路構成の一例を、図１４に示す。図１４に示すように、本実施形態にかかるカラムドライバ４は、図５および図１１に示した基本的な構成に、ディスチャージ信号ＤｉｓＣで開閉制御されるアナログスイッチ４５を追加したことを特徴とする。アナログスイッチ４５の一端が定電圧源Ｖ０に接続され、他端が出力配線ＳＤａｔａへ接続されている。
　この構成によれば、図１５に示すように、ディスチャージ信号ＤｉｓＣがＯＮのタイミング、すなわち、読み出し信号ＲＷおよびリセット信号ＲＳの直前において、出力配線ＳＤａｔａの電位は定電位Ｖ０に固定される。したがって、図１５と背景技術の欄で参照した図３０とを比較すれば分かるように、本実施形態の構成によれば、出力配線ＳＤａｔａの電位変動が寄生容量を介して蓄積ノードに与える影響をなくすことができる。したがって、オフセットが除去された精度の高いセンサ回路出力を得ることができる。
　［第１の実施形態の変形例１］
　なお、本実施形態の上記の説明においては、図２に示したように、電源線Ｖｓｕｐおよびセンサ回路出力データの出力配線ＳＤａｔａがソース線ＳＬとは別個に設けられた構成を例示した。しかし、図１６に示すように、ソース線ＳＬが電源線Ｖｓｕｐおよびセンサ回路出力データの出力配線ＳＤａｔａを兼ねている回路構成を採用しても良い。この構成において、かつ、図１２に示したタイミングで駆動を行う場合においても、読み出し信号ＲＷおよびリセット信号ＲＳの直前に、出力配線ＳＤａｔａの電位を定電位Ｖ０に固定することにより、寄生容量に起因するオフセットを除去して精度の高いセンサ回路出力を得ることが可能となる。
　すなわち、図１６に示した回路構成において、図１２に示したタイミングでセンサ回路８１を駆動した場合、読み出し信号ＲＷが印加される直前の出力配線ＳＤａｔａの電位（図３０に示したＶｗ１，Ｖｗ２，…）は、直前の表示データに依存する。また、リセット信号ＲＳが印加される直前の出力配線ＳＤａｔａの電位（図３０に示したＶｓ１，Ｖｓ２，…）は、直前のセンサ回路出力データに依存する。
　したがってこの場合も、センサ回路出力データは、フォトダイオードＤ１へ入射する光量が一定であったとしても、読み出し信号ＲＷおよびリセット信号ＲＳの直前の出力配線ＳＤａｔａの電位変動から生じるオフセットを持つ。また、上述のとおり、このオフセットは一定ではないので、単純に除去することができない。しかし、この場合も、上述のとおり、読み出し信号ＲＷおよびリセット信号ＲＳの直前にＯＮになるディスチャージ信号ＤｉｓＣに同期させて、出力配線ＳＤａｔａの電位を定電位Ｖ０に固定することにより、寄生容量に起因するオフセットを除去して精度の高いセンサ回路出力を得ることが可能となる。
　［第１の実施形態の変形例２］
　また、本実施形態の上記の説明においては、センサ回路８１が行方向（垂直方向）において１画素毎に設けられ、図１２に示すようなタイミングで駆動を行うものとした。しかし、センサ回路８１を行方向において１画素おきに設けた場合、センサ回路８１の駆動タイミングは図１７に示すとおりとなる。つまり、センサ回路８１に対する読み出し信号ＲＷおよびリセット信号ＲＳの印加が１水平期間おきになる。
　ここで、図１６に示したようにソース線ＳＬが電源線Ｖｓｕｐおよびセンサ回路出力データの出力配線ＳＤａｔａを兼ねている回路構成に、図１７の駆動タイミングを適用すると、読み出し信号ＲＷが印加される直前の出力配線ＳＤａｔａの電位（図３０に示したＶｗ１，Ｖｗ２，…）は、直前の表示データに依存する。また、リセット信号ＲＳが印加される直前の出力配線ＳＤａｔａの電位（図３０に示したＶｓ１，Ｖｓ２，…）も、直前の表示データに依存する。
　したがってこの場合も、センサ回路出力データは、フォトダイオードＤ１へ入射する光量が一定であったとしても、読み出し信号ＲＷおよびリセット信号ＲＳの直前の出力配線ＳＤａｔａの電位変動から生じるオフセットを持つ。また、上述のとおり、このオフセットは一定ではないので、単純に除去することができない。しかし、この場合も、上述のとおり、読み出し信号ＲＷおよびリセット信号ＲＳの直前にＯＮになるディスチャージ信号ＤｉｓＣに同期させて、出力配線ＳＤａｔａの電位を定電位Ｖ０に固定することにより、蓄積ノードと出力配線ＳＤａｔａとの間の寄生容量に起因するオフセットを除去し、精度の高いセンサ回路出力を得ることができる。
　［第２の実施形態］
　本発明の第２の実施形態について以下に説明する。なお、第１の実施形態において説明した構成と同様の機能を有する構成については、第１の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
　第２の実施形態にかかる表示装置は、図１６に示す回路構成を有し、センサ回路８１が行方向において１画素おきに設けられており、図１７に示したタイミングでセンサ回路８１を駆動する。また、第１の実施形態と同じく、読み出し信号ＲＷおよびリセット信号ＲＳの直前に出力配線ＳＤａｔａの電位を定電位Ｖ０に固定するが、第１の実施形態と異なるのは、図１８に示すように、従来は読み出し信号ＲＷの印加時にのみ電源線Ｖｓｕｐを介してセンサ回路８１へ供給されていた電源電圧（ＶＤＤ）を、リセット信号ＲＳの直前にも供給する点にある。
　つまり、第２の実施形態では、図１８に示すように、リセット信号ＲＳの直前の所定の期間と、読み出し信号ＲＷのＯＮ期間とにおいてＯＮになる信号ＶＳＷを用いて、この信号ＶＳＷがＯＮの間、電源線Ｖｓｕｐに電源電圧（ＶＤＤ）を供給する。これを実現するために、第２の実施形態にかかる表示装置は、図１９に示すように、カラムドライバ４内で、電源線Ｖｓｕｐへの電源電圧（ＶＤＤ）の供給を制御するアナログスイッチ４４の開閉を、信号ＶＳＷによって行う。なお、第１の実施形態においては、図５，図１１，図１４に示すように、電源線Ｖｓｕｐのアナログスイッチ４４は、読み出し信号ＲＷによって開閉制御されている。
　このように、読み出し信号ＲＷとは独立した信号ＶＳＷによって、リセット信号ＲＳの直前に、電源線Ｖｓｕｐの電位を所定の電位（電源電圧ＶＤＤ）に固定することにより、図１８に示すように、読み出し信号ＲＷおよびリセット信号ＲＳの直前の電源線Ｖｓｕｐの電位を、その前の状態に関わらずに一定に保つことができる。これにより、蓄積ノードと電源線Ｖｓｕｐとの間の寄生容量に起因するオフセットを除去し、精度の高いセンサ回路出力を得ることができる。また、第１の実施形態と同様に、読み出し信号ＲＷおよびリセット信号ＲＳの直前に出力配線ＳＤａｔａの電位を定電位Ｖ０に固定することにより、蓄積ノードと出力配線ＳＤａｔａとの間の寄生容量に起因するオフセットを除去し、精度の高いセンサ回路出力を得ることができる。
　なお、第２の実施形態の前記の説明では、図１６に示す回路構成を有し、センサ回路８１が行方向において１画素おきに設けられており、図１７に示したタイミングでセンサ回路８１を駆動する場合を例示した。しかし、信号ＶＳＷによる電源線Ｖｓｕｐの制御は、図２に示す回路構成にも適用することができ、同様の効果を奏する。また、センサ回路８１が行方向の各画素に設けられた構成において、図１２に示したタイミングでセンサ回路８１を駆動する場合にも、信号ＶＳＷによる電源線Ｖｓｕｐの制御を適用することができ、同様の効果を奏する。
　［第３の実施形態］
　本発明の第３の実施形態について以下に説明する。なお、前述の実施形態において説明した構成と同様の機能を有する構成については、それらの実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
　第３の実施形態にかかる表示装置は、図１６に示す回路構成を有し、センサ回路８１が行方向の各画素に設けられ、図１２に示したタイミングでセンサ回路８１を駆動する。また、第１の実施形態と同じく、読み出し信号ＲＷおよびリセット信号ＲＳの直前に出力配線ＳＤａｔａの電位を所定の電位に固定する。ただし、第１の実施形態と異なるのは、前記所定の電位が、図２０に示すように、映像信号として入力される所定のレベル（Ｖｘ）である点である。なお、この定電位Ｖｘを得るためには、（１）ソースドライバ３の出力増幅回路３３（図９等参照）を構成するボルテージフォロワ出力を用いる、（２）ソースドライバ３の出力増幅回路３３の信号線電位固定機能を用いる、の２種類の方法がある。
　まず、上記（１）の方法の場合、配線ＳＤａｔａとして機能するソース線ＳＬへの出力増幅回路３３を、図２１に示すように、差動増幅回路に対して負帰還をかけたボルテージフォロワ回路により実現する。この回路は、Ｅｎａｂｌｅ出力によりアクティブの状態では、入力電圧ＩＮの電流増幅を行う。一方、非アクティブの状態では、ハイインピーダンス状態となる。したがって、図２０に示す信号ＰＣＨのタイミングにおいてもイネーブル信号をＯＮとし、入力電圧ＩＮとして、増幅後に所定の電圧Ｖｘが得られる電圧を入力すれば良い。
　一方、上記（２）の方法の場合、配線ＳＤａｔａとして機能するソース線ＳＬへの出力増幅回路３３を、図２２（ａ）に示すように、図２１に示す差動増幅回路にさらにスイッチを設けた構成を採用すれば良い。図２２（ａ）の構成によれば、図２２（ｂ）に示すように、信号ＰＣＨがＯＮの期間にのみ、定電圧Ｖｘを、配線ＳＤａｔａとしてのソース線ＳＬへ出力することができる。
　以上の第３の実施形態によれば、読み出し信号ＲＷおよびリセット信号ＲＳの直前に出力配線ＳＤａｔａの電位を定電位Ｖｘに固定することにより、蓄積ノードと出力配線ＳＤａｔａとの間の寄生容量に起因するオフセットを除去し、精度の高いセンサ回路出力を得ることができる。
　また、第２の実施形態と同様に、読み出し信号ＲＷとは独立した信号ＶＳＷによって、リセット信号ＲＳの直前に、電源線Ｖｓｕｐの電位を所定の電位（電源電圧ＶＤＤ）に固定することにより、図１８に示すように、読み出し信号ＲＷおよびリセット信号ＲＳの直前の電源線Ｖｓｕｐの電位を、その前の状態に関わらずに一定に保つことができる。これにより、蓄積ノードと電源線Ｖｓｕｐとの間の寄生容量に起因するオフセットを除去し、精度の高いセンサ回路出力を得ることができる。
　なお、第３の実施形態の前記の説明では、図１６に示す回路構成を有し、センサ回路８１が行方向において１画素おきに設けられており、図１７に示したタイミングでセンサ回路８１を駆動する場合を例示した。しかし、センサ回路８１が行方向の１画素毎に設けられた構成において、図１２に示したタイミングでセンサ回路８１を駆動する場合にも、上述のように読み出し信号ＲＷおよびリセット信号ＲＳの直前に出力配線ＳＤａｔａの電位を定電位Ｖｘに固定することにより、同様の効果を奏する。
　［第４の実施形態］
　本発明の第４の実施形態について以下に説明する。なお、前述の実施形態において説明した構成と同様の機能を有する構成については、それらの実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
　第４の実施形態にかかる表示装置は、図１６に示す回路構成を有し、センサ回路８１が行方向の各画素に設けられ、図１２に示したタイミングでセンサ回路８１を駆動する。また、第４の実施形態にかかる表示装置は、図２３に示すように、読み出し信号ＲＷの直前に、映像信号として入力される所定のレベル（Ｖｘ）を、配線ＳＤａｔａとして機能するソース線ＳＬへ供給する（第３の実施形態参照）。また、リセット信号ＲＳの直前に、所定の電圧Ｖ０を、配線ＳＤａｔａとして機能するソース線ＳＬへ供給する（第１の実施形態参照）。さらに、リセット信号ＲＳの直前と、読み出し信号ＲＷが印加されている期間との両方において、読み出し信号ＲＷとは独立した信号ＶＳＷによって、リセット信号ＲＳの直前に、電源線Ｖｓｕｐの電位を所定の電位（電源電圧ＶＤＤ）に固定する（第２の実施形態参照）。なお、Ｖ０，Ｖｘの電圧は、それぞれが一定の値であることを条件として、任意である。また、Ｖ０とＶｘとが互いに異なる電圧であっても良い。
　以上のように、第１～第３の実施形態を組み合わせたことにより、蓄積ノードと出力配線ＳＤａｔａとの間の寄生容量に起因するオフセットと、蓄積ノードと電源線Ｖｓｕｐとの間の寄生容量に起因するオフセットとの両方を除去し、精度の高いセンサ回路出力を得ることができる。
　以上、本発明についていくつかの実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
　例えば、本発明は、読み出し信号ＲＷの直前とリセット信号ＲＳの直前との両方において、蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位に固定することが好ましい。しかし、読み出し信号ＲＷの直前とリセット信号ＲＳの直前とのいずれか一方だけにおいて、蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位に固定することによっても、十分な効果が得られる場合がある。したがって、例えば、第４の実施形態において、ディスチャージ信号ＤｉｓＣによる電圧Ｖ０の印加を省略しても良い。
　さらに、上記の各実施形態では、図２または図１６に示したように、センサ回路８１がフォトダイオードＤ１とコンデンサＣ２と、１つの薄膜トランジスタＭ２とを有する構成を例示した。しかし、図２４に示すように、センサ回路８１が、フォトダイオードＤ１とコンデンサＣ２と、３つの薄膜トランジスタＭ２，Ｍ４，Ｍ５を備えた構成にも、本発明を適用することができる。すなわち、このような構成において、読み出し信号ＲＷの直前とリセット信号ＲＳの直前とのいずれか一方においてのみ、蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位に固定することにより、蓄積ノードと前記配線との間の寄生容量に起因するオフセットとの両方を除去し、精度の高いセンサ回路出力を得ることができる。
　また、上記の各実施形態では、蓄積用の容量としてコンデンサＣ２を備えたセンサ回路８１を例示したが、センサ回路８１内に蓄積用の容量に相当する回路素子に有していなくても、蓄積ノードに自ずと発生する寄生容量を、蓄積用の容量として用いることも可能である。したがって、コンデンサＣ２は必須ではない。
　本発明は、アクティブマトリクス基板の画素領域内に光センサを有する表示装置として、産業上利用可能である。

Claims (7)

  1. 　アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、
    　前記光センサが、
    　入射光を受光する光検出素子と、
    　前記光検出素子に接続され、前記光検出素子からの出力電流によって電位が変化する蓄積ノードと、
    　当該光センサへリセット信号を供給するリセット信号配線と、
    　当該光センサへ読み出し信号を供給する読み出し信号配線と、
    　前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって変化した前記蓄積ノードの電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備え、
    　前記読み出し信号の直前と、前記リセット信号の直前との少なくともいずれか一方において、前記蓄積ノードとの間で寄生容量を有する配線の電位を所定の電位に固定することを特徴とする表示装置。
  2. 　前記蓄積ノードとの間で寄生容量を有する配線が、前記出力配線である、請求項１に記載の表示装置。
  3. 　前記出力配線を前記所定の電位に固定するために、当該配線へ所定のレベルの映像信号を供給する、請求項２に記載の表示装置。
  4. 　前記蓄積ノードとの間で寄生容量を有する配線が、前記読み出し信号が供給されている期間に前記光センサへ電源電圧を供給する電源配線であり、
    　前記電源配線は、前記画素領域の画素へ映像信号を供給するソース線を兼ねる、請求項１に記載の表示装置。
  5. 　前記電源配線の前記所定の電位への固定を、前記読み出し信号とは異なる信号によって制御する、請求項４に記載の表示装置。
  6. 　前記読み出し信号の直前に、前記出力配線を第１の所定の電位に固定するために、当該配線へ所定のレベルの映像信号を供給し、
    　前記リセット信号の直前に、前記出力配線を第２の所定の電位に固定するために、当該配線へ所定のレベルの電圧を供給する、請求項１に記載の表示装置。
  7. 　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１～６のいずれか一項に記載の表示装置。
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