WO2012014861A1

WO2012014861A1 - 表示装置

Info

Publication number: WO2012014861A1
Application number: PCT/JP2011/066898
Authority: WO
Inventors: 耕平田中; 杉田　靖博
Original assignee: シャープ株式会社
Priority date: 2010-07-27
Filing date: 2011-07-26
Publication date: 2012-02-02
Also published as: US20130120332A1; US9384707B2

Abstract

　画素領域内に光センサを備え、光センサへ駆動信号を供給するためのバスライン数が抑制された表示装置を提供する。アクティブマトリクス基板の画素領域（４）に、表示画素回路（８）およびセンサ画素回路（９）を備えた表示装置である。前記センサ画素回路（９）は、受光素子（Ｄ１）と、前記受光素子（Ｄ１）に入射した光の量に応じた電荷を蓄積する蓄積ノードと、前記蓄積ノードの電荷を読み出す読み出し用スイッチング素子（Ｔ２）とを備えている。前記表示装置は、前記センサ画素回路（９）へ、前記蓄積ノードのリセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路（８）へ表示データ信号を供給するソース線（ＳＬ）を介して供給する駆動回路と、前記ソース線（ＳＬ）以外に設けられたセンサ制御線（ＥＬ）に接続され、前記センサ画素回路のセンサ信号を保護する保護用スイッチング素子（Ｍ１），（Ｍ２）とをさらに有する。

Description

表示装置

　本発明は、表示装置に関し、特に、画素領域に複数の光センサを配置した表示装置に関する。

　従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。また、近年は特に、画素領域内に表示用画素の半導体素子等を形成する工程と同時に、フォトダイオード等の受光素子が画素領域内に形成されてなる表示装置も、広く知られている（例えば、特開２００６－３８５７号公報、国際公開第２００７／１４５３４６号パンフレット、および国際公開第２００７／１４５３４７号パンフレットを参照）。

　しかしながら、画素領域内に光センサを配置する場合、画素領域内の表示画素回路に対して駆動信号を供給するためのバスライン（配線）に加えて、光センサへ駆動信号を供給するためのバスラインが別途必要となり、画素開口率が低くなるという問題がある。

　そこで、本発明は、上記の問題を鑑み、画素領域内に光センサを備えた表示装置において、光センサへ駆動信号を供給するためのバスライン数が抑制された表示装置を提供することを目的とする。

　ここに開示する表示装置は、アクティブマトリクス基板を備えた表示装置であって、前記アクティブマトリクス基板の画素領域に設けられた表示画素回路およびセンサ画素回路を備え、前記センサ画素回路は、受光素子と、前記受光素子に入射した光の量に応じた電荷を蓄積する蓄積ノードと、前記蓄積ノードの電荷を読み出す読み出し用スイッチング素子とを備え、前記表示装置が、前記センサ画素回路へ、前記蓄積ノードのリセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路へ表示データ信号を供給するソース線を介して供給する駆動回路と、前記ソース線以外に設けられたセンサ制御線に接続され、前記センサ画素回路のセンサ信号を保護する保護用スイッチング素子とをさらに有する構成である。

　本発明によれば、画素領域内に光センサを備えた表示装置において、光センサへ駆動信号を供給するためのバスライン数が抑制された表示装置を提供できる。

図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。図２は、画素領域におけるセンサ画素回路の配置を示す図である。図３Ａは、第１の実施形態にかかる第１のセンサ画素回路の構成を示す回路図である。図３Ｂは、第１の実施形態にかかる第２のセンサ画素回路の構成を示す回路図である。図４は、第１の実施形態にかかる第１のセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図５は、第１の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。図６は、第２の実施形態にかかるセンサ画素回路の構成を示す回路図である。図７は、第２の実施形態にかかるセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図８は、第２の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。図９は、第３の実施形態にかかるセンサ画素回路の構成を示す回路図である。図１０は、第３の実施形態にかかるセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図１１は、第３の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。図１２Ａは、第４の実施形態にかかる第１のセンサ画素回路の構成を示す回路図である。図１２Ｂは、第４の実施形態にかかる第２のセンサ画素回路の構成を示す回路図である。図１３は、第４の実施形態にかかるセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図１４は、第４の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。図１５は、第５の実施形態にかかるセンサ画素回路の構成を示す回路図である。図１６は、第５の実施形態にかかるセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図１７は、第５の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。図１８は、第６の実施形態にかかるセンサ画素回路の構成を示す回路図である。図１９は、第６の実施形態にかかるセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図２０は、第６の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。図２１は、第７の実施形態にかかるセンサ画素回路の構成を示す回路図である。図２２は、第７の実施形態にかかるセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図２３は、第７の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。図２４は、第８の実施形態にかかるセンサ画素回路の構成を示す回路図である。図２５は、第８の実施形態にかかるセンサ画素回路を画素内に集積した場合の構成例を示す回路図である。図２６は、第８の実施形態にかかるセンサ画素回路へ供給される信号を示す波形図である。

　本発明の一実施形態にかかる表示装置は、
　アクティブマトリクス基板を備えた表示装置であって、
　前記アクティブマトリクス基板の画素領域に設けられた表示画素回路およびセンサ画素回路を備え、
　前記センサ画素回路は、
　受光素子と、
　前記受光素子に入射した光の量に応じた電荷を蓄積する蓄積ノードと、
　前記蓄積ノードの電荷を読み出す読み出し用スイッチング素子とを備え、
　前記表示装置が、
　前記センサ画素回路へ、前記蓄積ノードのリセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路へ表示データ信号を供給するソース線を介して供給する駆動回路と、
　前記ソース線以外に設けられたセンサ制御線に接続され、前記センサ画素回路のセンサ信号を保護する保護用スイッチング素子とをさらに有する構成である（第１の構成）。

　前記第１の構成において、
　前記センサ制御線が、前記画素領域において、前記ソース線に対して垂直に配置されていることが好ましい（第２の構成）。

　前記第１または第２の構成において、
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子をさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へリセット電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含むことが好ましい（第３の構成）。

　前記第１または第２の構成において、
　前記センサ画素回路が、
　前記蓄積ノードと、前記読み出し用スイッチング素子とをそれぞれ備えた第１のセンサ画素回路および第２のセンサ画素回路とを含み、
　前記第１のセンサ画素回路と前記第２のセンサ画素回路とが、１つの受光素子を共有し、
　前記第１のセンサ画素回路および第２のセンサ画素回路のそれぞれが、前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子をさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へリセット電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記第１のセンサ画素回路および第２のセンサ画素回路とのそれぞれにおいて、前記制御用スイッチング素子と前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む構成としても良い（第４の構成）。

　あるいは、前記第１または第２の構成において、
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に設けられた蓄積用コンデンサと、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続されたスイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へリセット電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む構成としても良い（第５の構成）。

　前記第１または第２の構成において、
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続され、リセット動作を制御するリセット用スイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む構成としても良い（第６の構成）。

　前記第１または第２の構成において、
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続された蓄積用コンデンサと、
　前記制御用スイッチング素子と前記蓄積用コンデンサとの間に接続され、リセット動作を制御するリセット用スイッチング素子と、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続されたスイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む構成としても良い（第７の構成）。

　前記第１または第２の構成において、
　前記センサ画素回路が、
　前記受光素子に接続され、リセット動作を制御するリセット用スイッチング素子をさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記受光素子と前記リセット用スイッチング素子との接続点と、前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む構成としても良い（第８の構成）。

　前記第１または第２の構成において、
　前記センサ画素回路が、
　前記受光素子に接続され、リセット動作を制御するリセット用スイッチング素子と、
　前記読み出し用スイッチング素子に接続され、読み出し動作を制御する読み出し制御用スイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記受光素子と前記リセット用スイッチング素子との接続点と、前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む構成としても良い（第９の構成）。

　あるいは、前記第１または第２の構成において、
　前記センサ画素回路が、
　前記受光素子に接続され、リセット動作を制御するリセット用スイッチング素子と、
　前記読み出し用スイッチング素子に接続され、読み出し動作を制御する読み出し制御用スイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記受光素子と前記リセット用スイッチング素子との接続点と、前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含み、
　前記受光素子が、前記センサ画素回路に含まれるスイッチング素子と同じ型のトランジスタで形成された構成としても良い（第１０の構成）。

　前記第１ないし１０の構成において、
　前記駆動回路が、前記リセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路の駆動期間における帰線期間に行うことが好ましい（第１１の構成）。

　前記第１１の構成において、
　前記駆動回路が、前記リセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路の駆動期間における垂直帰線期間に行うことがさらに好ましい（第１２の構成）。

　前記第１ないし１２の構成において、
　前記アクティブマトリクス基板に対向する対向基板と、
　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた構成としても良い（第１３の構成）。

　［実施の形態］
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。

　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。

　［表示装置の全体構成］
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、センサロウドライバ回路７、およびセンサ制御回路１１を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。

　図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。

　バックライト３は、表示用光源とは別途に設けられたセンシング用の光源であり、表示パネル２に光を照射する。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。バックライト３としては、例えば赤外線光源等を用いることができる。

　表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８、（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１～ＧＬｘとｙ本のソース線ＳＬ１～ＳＬｙが設けられる。ゲート線ＧＬ１～ＧＬｘは互いに平行に配置され、ソース線ＳＬ１～ＳＬｙはゲート線ＧＬ１～ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘとソース線ＳＬ１～ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。

　画素領域４には、ゲート線ＧＬ１～ＧＬｘと並行に、ｎ本のセンサ制御線ＥＬ１～ＥＬｎ、および、ｎ本の読み出し線ＲＷＳ１～ＲＷＳｎが設けられる。

　図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。（ｎ×ｍ／２）個のセンサ画素回路９には、バックライト３の点灯期間に入射した光を検知する第１センサ画素回路９ａと、バックライト３の消灯期間に入射した光を検知する第２センサ画素回路９ｂとが含まれる。第１センサ画素回路９ａと第２センサ画素回路９ｂは同数である。図２では、（ｎ×ｍ／４）個の第１センサ画素回路９ａは、奇数番目のセンサ制御線ＥＬ１～ＥＬｎ－１と奇数番目の出力線ＯＵＴ１～ＯＵＴｍ－１の交点近傍に配置される。
（ｎ×ｍ／４）個の第２センサ画素回路９ｂは、偶数番目のセンサ制御線ＥＬ２～ＥＬｎと偶数番目の出力線ＯＵＴ２～ＯＵＴｍの交点近傍に配置される。このように表示パネル２は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１～ＯＵＴｍを含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは種類ごとに異なる出力線に接続される。

　ゲートドライバ回路５は、ゲート線ＧＬ１～ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１～ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。

　ソースドライバ回路６は、ソース線ＳＬ１～ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１～ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１～ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。

　センサロウドライバ回路７は、センサ制御線ＥＬ１～ＥＬｎ、および、読み出し線ＲＷＳ１～ＲＷＳｎなどを駆動する。詳細は後述するが、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、センサ制御線ＥＬ１～ＥＬｎに対して同時に、所定のタイミングでハイレベル電位を供給する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１～ＲＷＳｎの中から１本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された１本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１～ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１～ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。出力線ＯＵＴは、ソース線ＳＬを兼ねており、出力線ＯＵＴへ出力されたセンサ信号は、ソースドライバ回路６へ入力される。

　ソースドライバ回路６は、出力線ＯＵＴから出力されたセンサ信号を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。センサ出力Ｓｏｕｔは、表示パネル２の外部に設けられた信号処理回路２０によって、必要に応じて適宜の処理を施される。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。

　センサ制御回路１１は、クロック線ＣＬＫ１～ＣＬＫｍ、および、リセット線ＲＳＴ１～ＲＳＴｍなどを駆動する。詳細は後述するが、センサ制御回路１１は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１～ＣＬＫｍ、および、リセット線ＲＳＴ１～ＲＳＴｍに対して、所定のタイミングでハイレベル電位を供給する。なお、ソースドライバ回路６と、センサ制御回路１１とは、一体化しても良い。

　［センサ画素回路の構成］
　ここで、センサ画素回路９の構成について、図面を参照しながら説明する。なお、以下の説明では、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、センサ制御線ＥＬ１上の信号を、センサ制御信号ＥＬ１という）。

　図３Ａおよび図３Ｂは、図２に示した第１センサ画素回路９ａおよび第２センサ画素回路９ｂの構成を示す回路図である。図３Ａに示すように、第１センサ画素回路９ａは、フォトダイオードＤ１と、トランジスタＴ１，Ｔ２，Ｍ１，Ｍ２と、コンデンサＣ１とを備えている。トランジスタＴ１，Ｔ２，Ｍ１，Ｍ２は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。フォトダイオードＤ１のアノードはトランジスタＭ１のドレインに接続され、カソードはトランジスタＴ１のソースに接続される。トランジスタＴ１のゲートはクロック線ＣＬＫ１に接続され、ドレインはトランジスタＭ２のソースに接続される。トランジスタＭ２のゲートはセンサ制御線ＥＬに接続され、ドレインはコンデンサＣ１の一方の電極およびトランジスタＴ２のゲートに接続される。トランジスタＭ１のソースは、リセット線ＲＳＴ１に接続される。コンデンサＣ１の他方の電極は、読み出し線ＲＷＳ１に接続される。トランジスタＴ２のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。トランジスタＴ２は読み出しスイッチング素子として機能する。トランジスタＭ１，Ｍ２は、保護用スイッチング素子として機能する。

　図３Ｂに示す第２センサ画素回路９ｂの構成は、第１センサ画素回路９ａと同じである。

　図４は、第１センサ画素回路９ａを画素内に集積した場合の構成例を示す回路図である。図４に示すように、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。第１センサ画素回路９ａのトランジスタＴ２のソースに接続された出力線ＯＵＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ１のゲートに接続されたクロック線ＣＬＫ１は、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。本実施形態にかかる表示装置においては、１フレーム期間に１回、第１センサ画素回路９ａおよび第２センサ画素回路９ｂのリセットとセンシングとが行われるセンサ駆動期間が設けられている。センサ駆動期間は、表示画素回路８における表示が行われる表示駆動期間とは別個に設けられる。前述したように、表示画素回路８へ表示信号を供給するためのソース線ＳＬの一部が、センサ駆動にも用いられるからである。

　［センサ画素回路の動作］
　図５は、第１センサ画素回路９ａおよび第２センサ画素回路９ｂに供給される各種の駆動信号を表す波形図である。本実施形態にかかる表示装置においては、１フレーム期間に１回、第１センサ画素回路９ａおよび第２センサ画素回路９ｂのリセットとセンシングとが行われるセンサ駆動期間が設けられている。センサ駆動期間は、表示画素回路８における表示が行われる表示駆動期間とは別個に設けられる。前述したように、表示画素回路８へ表示信号を供給するためのソース線ＳＬの一部が、センサ駆動にも用いられるからである。

　センサ駆動期間は、図５に示すように、垂直帰線期間内もしくは垂直帰線期間を含む期間に設けられていることが好ましい。１フレーム期間が１６ｍｓ（ミリ秒）の場合、垂直基線期間の長さは、例えば２ｍｓである。図５の例では、センサ駆動期間の前半において、バックライト制御信号ＢＬがハイレベルとなり、第１センサ画素回路９ａのリセットおよびセンシングが行われる。一方、センサ駆動期間の後半においては、バックライト制御信号ＢＬはローレベルとなり、第２センサ画素回路９ｂのリセットおよびセンシングが行われる。

　表示駆動期間においては、表示画素回路８による画像表示が行われると共に、第１センサ画素回路９ａおよび第２センサ画素回路９ｂにおいて、センサ駆動期間でセンシングされたセンサ信号の保持と、読み出し信号ＲＷＳにしたがったセンサ信号の順次読み出しとが行われる。

　図５の例において、センサ制御信号ＥＬは、センサ駆動期間においてハイレベルを維持する。これにより、センサ駆動期間において、トランジスタＭ１，Ｍ２はオン状態である。センサ駆動期間の前半において、まず、第１センサ画素回路９ａへ供給されるクロック信号ＣＬＫ１がハイレベルとなり、リセット信号ＲＳＴ１がハイレベルとなる。クロック信号ＣＬＫ１およびリセット信号ＲＳＴ１がハイレベルとなることにより、トランジスタＴ１がオンとなり、フォトダイオードＤ１のアノードにリセット信号ＲＳＴ１のハイレベル電位が供給される。これにより、蓄積ノードの電位Ｖｉｎｔが、リセット信号ＲＳＴ１のハイレベルに応じた電位にリセットされる。

　そして、センサ駆動期間の前半において、リセット信号ＲＳＴ１がハイレベルからローレベルへ切り替わってから、クロック信号ＣＬＫ１がハイレベルからローレベルへ切り替わるまでの間が、第１のセンサ画素回路９ａのセンシング期間（蓄積期間）である。このセンシング期間において、第１のセンサ画素回路９ａのフォトダイオードＤ１に光が入射すると、蓄積ノードの電位Ｖｉｎｔは、クロック信号ＣＬＫ１がハイレベルである期間に入射した光の量に応じて下降し、コンデンサＣ１に電荷が蓄積される。なお、このとき、バックライト３は点灯しているので、ここでコンデンサＣ１に蓄積される電荷（オン信号）は、フォトダイオードＤ１に入射するシグナル成分と外光等に起因するノイズ成分との合計に相当する。

　クロック信号ＣＬＫ１がハイレベルからローレベルへ切り替わって蓄積期間が終了すると、トランジスタＴ１がオフとなり、蓄積ノードの電位Ｖｉｎｔは、蓄積期間終了時の電位を保持する。

　前述のとおり、センサ駆動期間の前半の終了時にクロック信号ＣＬＫ１がハイレベルからローレベルへ切り替わると、次に、第２のセンサ画素回路９ｂへ供給されるクロック信号ＣＬＫ２がハイレベルとなり、続いて、リセット信号ＲＳＴ２もハイレベルとなる。以降、第１のセンサ画素回路９ａと同様に、第２のセンサ画素回路９ｂも、リセットとセンシングとを行う。なお、このとき、バックライト３は消灯しているので、第２のセンサ画素回路９ｂのコンデンサＣ１に蓄積される電荷（オフ信号）は、フォトダイオードＤ１のノイズ成分に相当する。センサ駆動期間の後半の終了時に、クロック信号ＣＬＫ２がハイレベルからローレベルへ切り替わってからは、第２のセンサ画素回路９ｂにおける蓄積ノードの電位Ｖｉｎｔは、蓄積期間終了時の電位を保持する。

　そして、表示駆動期間においては、センサ制御信号ＥＬはローレベルを維持する。これにより、トランジスタＭ１，Ｍ２は、表示駆動期間はオフ状態に維持される。クロック線ＣＬＫ１，ＣＬＫ２は、前述のとおり、赤色表示用の表示画素回路８にデータ信号を供給するソース線ＳＬｒを兼ねている。したがって、クロック線ＣＬＫ１，ＣＬＫ２には、図５に示すとおり、赤色の画素表示を行うためのデータ信号が供給される。また、リセット線ＲＳＴ１，ＲＳＴ２は、緑色表示用の表示画素回路８にデータ信号を供給するソース線ＳＬｇを兼ねている。したがって、リセット線ＲＳＴ１，ＲＳＴ２には、図５に示すとおり、緑色の画素表示を行うためのデータ信号が供給される。

　表示駆動期間において、図５に示すとおり、読み出し配線ＲＷＳ１～ＲＷＳｎへ、読み出し用のハイレベル電位が順次供給される。この読み出し用のハイレベル電位が供給されることにより、蓄積ノードの電位Ｖｉｎｔは、このハイレベル電位の振幅の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは１つのセンサ画素回路全体の容量値、ＣｑａはコンデンサＣ１の容量値）だけ上昇する。トランジスタＴ２は、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する。

　ソースドライバ回路６において、第１のセンサ画素回路９ａの出力線ＯＵＴから出力されたセンサ信号（オン信号）から、第２のセンサ画素回路９ｂの出力線ＯＵＴから出力されたセンサ信号（オフ信号）が差し引かれることにより、ノイズ成分が除去されたセンサ出力が得られる。

　以上のとおり、本実施形態によれば、オン信号を検知する第１のセンサ画素回路９ａと、オフ信号を検知する第２のセンサ画素回路９ｂとを備え、オン信号とオフ信号との差分を求めることにより、ノイズ成分が除去された高精度なセンサ出力を得ることができる。

　また、本実施形態にかかるセンサ画素回路９によれば、クロック信号ＣＬＫ、リセット信号ＲＳＴ、定電圧ＶＤＤがソース線ＳＬを介して供給される。したがって、表示画素回路８を駆動するためのバスラインに対して、センサ画素回路９を駆動するためのバスラインとして追加する必要があるのは、センサ制御線ＥＬと読み出し線ＲＷＳだけである。したがって、バスラインの追加を抑制しつつ、高精度なセンサ画素回路を実現することができる。また、バスラインの追加が抑制されているので、開口率を高く維持することができるという利点もある。開口率が高くなると、バックライト３の輝度が低くて済むので、消費電力の低減にもつながる。

　また、本実施形態にかかるセンサ画素回路９において、トランジスタＭ１，Ｍ２を設けたことにより、次のような利点もある。まず、トランジスタＭ１は、フォトダイオードＤ１のカソード側の電位（Ｖｃ）がリセットレベルよりも高くなることを防ぐ機能がある。また、トランジスタＭ２は、表示駆動期間にオフ状態を維持することにより、蓄積ノードの電位Ｖｉｎｔを、表示駆動期間（読み出し前の保持期間）におけるクロック線ＣＬＫ（ソース線ＳＬｒ）の電位変動から保護する機能を有する。

　［第２の実施形態］
　本発明の表示装置の第２の実施形態について、以下に説明する。第１の実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。

　［センサ画素回路の構成］
　図６は、第２の実施形態にかかるセンサ画素回路９の構成を示す回路図である。図６に示すセンサ画素回路９は、図３Ａに示した第１センサ画素回路９ａと、図３Ｂに示した第２センサ画素回路９ｂとを、フォトダイオードＤ１とトランジスタＭ１とを共有するように、左右対称に接続した構成である。図６の構成では、フォトダイオードＤ１とトランジスタＭ１と右半分の回路要素とが、第１のセンサ画素回路９ａに相当し、フォトダイオードＤ１とトランジスタＭ１と左半分の回路要素とが、第２のセンサ画素回路９ｂに相当する。

　図７は、図６に示すセンサ画素回路９を画素内に集積した場合の回路図である。図７に示すように、第２の実施形態にかかるセンサ画素回路９の場合も、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。第１センサ画素回路９ａのトランジスタＴ２のソースに接続された出力線ＯＵＴ１は、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤ１は、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ１のゲートに接続されたクロック線ＣＬＫ１は、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＭ１のソースに接続されたリセット線ＲＳＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。

　第２センサ画素回路９ｂのトランジスタＴ２のソースに接続された出力線ＯＵＴ２は、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤ２は、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ１のゲートに接続されたクロック線ＣＬＫ１は、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。

　［センサ画素回路の動作］
　図８は、第１センサ画素回路９ａおよび第２センサ画素回路９ｂに供給される各種の駆動信号を表す波形図である。図８に示すように、本実施形態にかかる表示装置に供給される駆動信号のタイミングは、第１の実施形態と、基本的に同じである。

　センサ駆動期間の前半においてリセット信号ＲＳＴがハイレベルとなった時には、クロック信号ＣＬＫ１がハイレベルであり、クロック信号ＣＬＫ２がローレベルであるので、第１センサ画素回路９ａの蓄積ノードの電位Ｖｉｎｔ１がリセットされる。その後、クロック信号ＣＬＫ１がハイレベルである間、第１センサ画素回路９ａの蓄積ノードの電位Ｖｉｎｔ１は、この間にフォトダイオードＤ１へ入射した光量に応じて下降する。なお、この間は、バックライト３は点灯されているので、ここでコンデンサＣ１に蓄積される電荷（オン信号）は、フォトダイオードＤ１に入射するシグナル成分と外光等に起因するノイズ成分との合計に相当する。

　センサ駆動期間の後半においてリセット信号ＲＳＴが再びハイレベルとなった時には、クロック信号ＣＬＫ２がハイレベルであり、クロック信号ＣＬＫ１がローレベルであるので、第２センサ画素回路９ｂの蓄積ノードの電位Ｖｉｎｔ２がリセットされる。その後、クロック信号ＣＬＫ２がハイレベルである間、第２センサ画素回路９ｂの蓄積ノードの電位Ｖｉｎｔ２は、この間にフォトダイオードＤ１へ入射した光量に応じて下降する。なお、この間は、バックライト３は消灯されているので、ここでコンデンサＣ１に蓄積される電荷（オフ信号）は、フォトダイオードＤ１のノイズ成分に相当する。

　表示駆動期間において、読み出し配線ＲＷＳ１～ＲＷＳｎへ、読み出し用のハイレベル電位が順次供給されることにより、第１のセンサ画素回路９ａの出力線ＯＵＴ１からオン信号が得られ、第２のセンサ画素回路９ｂの出力線ＯＵＴ２からオフ信号が得られる。そして、ソースドライバ回路６において、オン信号とオフ信号との差分を求めることにより、ノイズ成分が除去された高精度なセンサ出力を得ることができる。

　また、本実施形態にかかるセンサ画素回路９においても、クロック信号ＣＬＫ、リセット信号ＲＳＴ、定電圧ＶＤＤがソース線ＳＬを介して供給される。したがって、表示画素回路８を駆動するためのバスラインに対して、センサ画素回路９を駆動するためのバスラインとして追加する必要があるのは、センサ制御線ＥＬと読み出し線ＲＷＳだけである。したがって、バスラインの追加を抑制しつつ、高精度なセンサ画素回路を実現することができる。また、バスラインの追加が抑制されているので、開口率を高く維持することができるという利点もある。開口率が高くなると、バックライト３の輝度が低くて済むので、消費電力の低減にもつながる。

　また、本実施形態にかかるセンサ画素回路９によれば、第１の画素回路９ａと第２の画素回路９ｂとが１個のフォトダイオードＤ１を共有することにより、フォトダイオードの感度特性のばらつきの影響が無くなるため、バックライト点灯時の光量（オン信号）とバックライト消灯時の光量（オフ信号）の差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。

　［第３の実施形態］
　本発明の表示装置の第３の実施形態について、以下に説明する。前述の各実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。

　［センサ画素回路の構成］
　図９は、第３の実施形態にかかるセンサ画素回路９の構成を示す回路図である。図９に示すセンサ画素回路９は、フォトダイオードＤ１、トランジスタＴ１，Ｔ２，Ｔ３，Ｍ１，Ｍ２、および、コンデンサＣ１，Ｃ２を備えた構成である。なお、本実施形態にかかるセンサ画素回路９は、第１のセンサ画素回路９ａと第２のセンサ画素回路９ｂとの区別はなく、画素領域４に設けられた全てのセンサ画素回路９が同じ構成を有している。また、本実施形態にかかるセンサ画素回路９からは、第１の実施形態で説明したオン信号とオフ信号との差分に相当するセンサ出力を、出力線ＯＵＴから出力する。

　トランジスタＴ１，Ｔ２，Ｔ３，Ｍ１，Ｍ２は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。フォトダイオードＤ１のアノードはトランジスタＭ１のドレインに接続され、カソードはトランジスタＴ１のソースに接続される。トランジスタＴ１のゲートはクロック線ＣＬＫ１に接続され、ドレインはコンデンサＣ２の一方の電極に接続される。コンデンサＣ２の他方の電極は、トランジスタＴ３のドレインに接続される。トランジスタＴ３のゲートは、クロック線ＣＬＫ２に接続され、ソースは定電圧線ＲＥＦに接続される。トランジスタＭ２のゲートはセンサ制御線ＥＬに接続され、ソースはコンデンサＣ２の前記他方の電極に接続される。トランジスタＭ２のドレインは、コンデンサＣ１の一方の電極に接続される。コンデンサＣ１の他方の電極は、読み出し線ＲＷＳに接続される。トランジスタＴ２のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。

　図１０は、図９に示すセンサ画素回路９を画素内に集積した場合の回路図である。図１０に示すように、第３の実施形態にかかるセンサ画素回路９の場合も、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。トランジスタＴ２のソースに接続された出力線ＯＵＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ１のゲートに接続されたクロック線ＣＬＫ１は、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＭ１のソースに接続されたリセット線ＲＳＴは、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＴ３のソースに接続された定電圧線ＲＥＦは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ３のゲートに接続されたクロック線ＣＬＫ２は、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。

　［センサ画素回路の動作］
　図１１は、センサ画素回路９に供給される各種の駆動信号を表す波形図である。

　図１１において、ＢＬはバックライト３の輝度を表す。

　センサ駆動期間において、最初にリセット信号ＲＳＴがハイレベルになったとき、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベル、読み出し信号ＲＷＳはローレベルである。このとき、トランジスタＴ１，Ｔ３はオンである。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１を経由してノードＶｓｉｇに電流（フォトダイオードＤ１の順方向電流）が流れ、ノードＶｓｉｇの電位は所定レベルにリセットされる。

　リセット信号ＲＳＴがローレベルに切り替わった後も、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベル、読み出し信号ＲＷＳはローレベルを維持する。このとき、トランジスタＴ１，Ｔ３はオンである。このときにフォトダイオードＤ１に光が入射すると、ノードＶｓｉｇからトランジスタＴ１とフォトダイオードＤ１を経由してリセット線ＲＳＴに電流が流れ、ノードＶｓｉｇから電荷が引き抜かれる。したがって、電位Ｖｓｉｇは、クロック信号ＣＬＫ２がハイレベルである期間（バックライト３が点灯している期間）に入射した光の量に応じて下降し、コンデンサＣ２に電荷Ｑｏｎが蓄積される。ここでコンデンサＣ２に蓄積される電荷Ｑｏｎ（オン信号）は、フォトダイオードＤ１のフォト電流成分と、フォトダイオードＤ１のノイズ成分との合計に相当する。

　このとき、ノードＶｓｉｇの電位は、
　　　Ｖｓｉｇ＝Ｖｒｓｔ＿ｈ－Ｑｏｎ／Ｃ２
である。Ｖｒｓｔ＿ｈは、リセット信号ＲＳＴのハイレベル電位であり、Ｑｏｎは、フォトダイオードＤ１に流れるオン電流（Ｉｏｎ）の積分値である。なお、このとき、蓄積ノードＶｉｎｔの電位は、定電圧線ＲＥＦから供給される参照電圧Ｖｒｅｆに等しい。

　次に、センサ駆動期間内において、クロック信号ＣＬＫ２がローレベルに切り替わった後に、リセット信号ＲＳＴが再度ハイレベルとなる。このとき、クロック信号ＣＬＫ１はハイレベルである。読み出し信号ＲＷＳもローレベルを維持する。これにより、トランジスタＴ１はオン、トランジスタＴ３，Ｔ２はオフである。トランジスタＴ１がオンになり、かつ、リセット信号ＲＳＴがハイレベルになることにより、ノードＶｓｉｇの電位はリセット信号ＲＳＴのハイレベル電位と等しくなる。さらに、コンデンサＣ２に蓄積されていた電荷Ｑｏｎが、蓄積ノードＶｉｎｔへ移動し、コンデンサＣ１，Ｃ２に蓄積される。

　このとき、蓄積ノードＶｉｎｔの電位は、
　　　Ｖｉｎｔ＝Ｖｒｅｆ＋Ｑｏｎ／（Ｃ１＋Ｃ２）
である。

　次に、リセット信号ＲＳＴがローレベルに切り替わった後、オフ信号の蓄積期間では、クロック信号ＣＬＫ１はハイレベルであり、クロック信号ＣＬＫ２はローレベルである。ここで、フォトダイオードＤ１に光が入射すると、ノードＶｓｉｇからトランジスタＴ１とフォトダイオードＤ１を経由してリセット線ＲＳＴにオフ電流（Ｉｏｆｆ）が流れ、ノードＶｓｉｇから電荷が引き抜かれる。これにより、電位Ｖｓｉｇは、このリセット信号ＲＳＴがローレベルに切り替わってからクロック信号ＣＬＫ１がハイレベルである間に入射した光の量に応じて下降し、コンデンサＣ２に電荷Ｑｏｆｆが蓄積される。なお、このときはバックライト３は消灯しているので、コンデンサＣ２に蓄積される電荷Ｑｏｆｆ（オフ信号）は、フォトダイオードＤ１のノイズ成分に相当する。

　このとき、ノードＶｓｉｇの電位は、
　　　Ｖｓｉｇ＝Ｖｒｓｔ＿ｈ－Ｑｏｆｆ／（Ｃ１／／Ｃ２）
である。Ｑｏｆｆは、フォトダイオードＤ１のオフ電流（Ｉｏｆｆ）の積分値である。Ｃ１／／Ｃ２は、コンデンサＣ１，Ｃ２を直列接続した場合の合成容量である。また、蓄積ノードＶｉｎｔの電位は、
　　　Ｖｉｎｔ＝Ｖｒｅｆ＋Ｑｏｎ／（Ｃ１＋Ｃ２）－Ｑｆｆ／Ｃ１
である。この式から分かるように、オフ信号の蓄積期間においては、蓄積ノードＶｉｎｔの電位は、オン信号とオフ信号との差分に相当した値となる。

　そして、センサ駆動期間が終了し、表示駆動期間になってからの読み出し期間において、クロック信号ＣＬＫ１，ＣＬＫ２およびリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは、１本ずつ順に、読み出し用のハイレベルになる。このとき、トランジスタＴ１，Ｔ３はオフとなる。このとき電位Ｖｉｎｔは、読み出し信号ＲＷＳの電位の上昇量の（Ｃ1／Ｃｐａ）倍（ただし、Ｃｐａはセンサ画素回路の全体の容量値）だけ上昇する。トランジスタＴ２は、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する。

　以上のとおり、本実施形態によれば、１つのセンサ画素回路９の内部でオン信号とオフ信号との差分が求められ、センサ出力として出力線ＯＵＴから出力されるので、ノイズ成分が除去された高精度なセンサ出力を得ることができる。

　［第４の実施形態］
　本発明の表示装置の第４の実施形態について、以下に説明する。前述の各実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。

　［センサ画素回路の構成］
　図１２Ａおよび図１２Ｂは、第４の実施形態にかかる第１のセンサ画素回路９ａおよび第２のセンサ画素回路９ｂの構成を示す回路図である。図１２Ａに示す第１のセンサ画素回路９ａは、フォトダイオードＤ１、トランジスタＴ１，Ｔ２，Ｔ３，Ｍ１，Ｍ２、および、コンデンサＣ１を備えた構成である。第２のセンサ画素回路９ｂは、第１のセンサ画素回路９ａと同様の回路構成を有する。

　トランジスタＴ１，Ｔ２，Ｔ３，Ｍ１，Ｍ２は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。第１のセンサ画素回路９ａにおいて、フォトダイオードＤ１のアノードはトランジスタＭ１のドレインに接続され、カソードはトランジスタＴ１のソースに接続される。トランジスタＴ１のゲートはクロック線ＣＬＫ１に接続され、ドレインは、トランジスタＴ３のドレインに接続される。トランジスタＴ３のゲートは、リセット線ＲＳＴ１に接続され、ソースは定電圧線ＲＥＦに接続される。トランジスタＭ１のゲートはセンサ制御線ＥＬに接続され、ソースは定電圧線ＣＯＭに接続される。トランジスタＭ２のゲートはセンサ制御線ＥＬに接続され、ソースはトランジスタＴ３のドレインに接続される。コンデンサＣ１の一方の電極は、トランジスタＴ２のゲートに接続され、コンデンサＣ１の他方の電極は、読み出し線ＲＷＳに接続される。トランジスタＴ２のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。

　本実施形態にかかるソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号との差を求める差分回路（図示せず）を含んでいる。ソースドライバ回路６は、差分回路で求めた光量の差を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。センサ出力Ｓｏｕｔは、表示パネル２の外部に設けられた信号処理回路２０によって、必要に応じて適宜の処理を施される。

　図１３は、図１２Ａおよび図１２Ｂに示すセンサ画素回路９を画素内に集積した場合の回路図である。図１３に示すように、第４の実施形態にかかるセンサ画素回路９の場合も、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。トランジスタＴ２のソースに接続された出力線ＯＵＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ１のゲートに接続されたクロック線ＣＬＫ１は、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ３のゲートに接続されたリセット線ＲＳＴは、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＴ３のソースに接続された定電圧線ＲＥＦは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＭ１のソースに接続された定電圧線ＣＯＭは、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。

　［センサ画素回路の動作］
　図１４は、センサ画素回路９に供給される各種の駆動信号を表す波形図である。

　図１４の例では、バックライト３は、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。具体的には、バックライト３は、センサ駆動期間の前半において点灯し、後半において消灯する。また、センサ駆動期間の最初においてすべての第１センサ画素回路９ａに対するリセットが行われ、センサ駆動期間の後半の始めにおいて、すべての第２センサ画素回路９ｂに対するリセットが行われる。

　第１センサ画素回路９ａは、センサ駆動期間の前半（バックライト３の点灯期間）に入射した光を検知する。第２センサ画素回路９ｂは、センサ駆動期間の後半（バックライト３の消灯期間）に入射した光を検知する。第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しは、センサ駆動期間の終了後、表示駆動期間内に、線順次で行われる。

　図１４に示すように、奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１の電位は、１フレーム期間に２回、センサ駆動期間の前半においてそれぞれ所定時間だけハイレベルになる。偶数番目のクロック線ＣＬＫ２～ＣＬＫｎの電位は、１フレーム期間に２回、センサ駆動期間の後半においてそれぞれ所定時間だけハイレベルになる。奇数番目のリセット線ＲＳＴ１～ＲＳＴｎ－１の電位は、１フレーム期間に１回、センサ駆動期間の最初に、所定時間だけハイレベルになる。偶数番目のリセット線ＲＳＴ２～ＲＳＴｎの電位は、１フレーム期間に１回、センサ駆動期間の後半の始めに所定時間だけハイレベルになる。読み出し線ＲＷＳ１～ＲＷＳｎは、表示駆動期間内に順に所定時間ずつハイレベルになる。

　なお、クロック線ＣＬＫのハイレベル電位をＶｃｌｋ、ノードＶｃの電位をＶｓｉｇ、トランジスタＴ１の閾値電圧をＶｔｈとすると、
　　　Ｖｉｎｔ－Ｖｓｉｇ＞Ｖｃｌｋ－Ｖｓｉｇ－Ｖｔｈ　　　
が成り立つ。

　クロック信号ＣＬＫおよびリセット信号ＲＳＴがハイレベルになることにより、トランジスタＴ１、Ｔ３は共にオンとなる。トランジスタＴ３がオンになることにより、蓄積ノードＶｉｎｔの電位Ｖｉｎｔは、定電圧線ＲＥＦの参照電圧Ｖｒｅｆ（ここでは０Ｖ）とほぼ等しくなる。クロック信号ＣＬＫのハイレベル電位は、トランジスタＴ１が飽和領域で動作するように設定されている。

　リセット信号ＲＳＴがハイレベルからローレベルへ切り替わることによってリセット期間が終了すると、蓄積期間が始まる。蓄積期間においては、クロック信号ＣＬＫ、リセット信号ＲＳＴ、読み出し信号ＲＷＳはすべてローレベルに維持される。蓄積期間においては、トランジスタＴ１，Ｔ３はオフである。このときにフォトダイオードＤ１に光が入射すると、フォトダイオードＤ１に入射光に応じた電流Ｉｐｄが流れ、ノードＶｃから電荷Ｑｓｉｇが引き抜かれる。したがって、ノードＶｃの電位Ｖｓｉｇは、引き抜かれた電荷Ｑｓｉｇに応じて下降する。なお、蓄積期間のあいだ、トランジスタＴ１，Ｔ３がオフであることにより、蓄積ノードＶｉｎｔの電位Ｖｉｎｔは、リセット期間の電位（Ｖｒｅｆ）に保たれる。

　次に、蓄積期間の終了時刻において、クロック信号ＣＬＫが再びハイレベルになると、トランジスタＴ１はオンになる。これにより、ノードＶｃから引き抜かれた電荷Ｑｓｉｇに相当する電荷が、蓄積ノードＶｉｎｔからノードＶｃへ移動する。これにより、蓄積ノードＶｉｎｔの電位（Ｖｉｎｔ）は、この電荷Ｑｓｉｇの量に応じてΔＶｉｎｔだけ下降する。したがって、
　　　Ｖｉｎｔ＝Ｖｒｅｆ－ΔＶｉｎｔ
　　　　　　　＝Ｖｒｅｆ－Ｑｓｉｇ／Ｃｉｎｔ
　　　　　　　＝Ｖｒｅｆ－Ｉｐｄ・ｔ／Ｃｉｎｔ　　　　
である。ここで、Ｃｉｎｔは、蓄積ノードＶｉｎｔの負荷容量である。ｔは蓄積期間の長さである。

　以上より、本実施形態によれば、第１センサ画素回路９ａの蓄積ノードの電位Ｖｉｎｔ＿ｏｎは、
　　　Ｖｉｎｔ＿ｏｎ＝Ｖｒｅｆ－Ｉｐｄ＿ｏｎ・ｔ／Ｃｉｎｔ　　　
となる。ただし、ここで、Ｉｐｄ＿ｏｎは、バックライト３が点灯した状態における蓄積期間（センサ駆動期間の前半の蓄積期間）にフォトダイオードＤ１に流れた光電流の電流値を表す。

　また、センサ駆動期間の後半において、第２センサ画素回路９ｂの蓄積ノードの電位Ｖｉｎｔ＿ｏｆｆは、
　　　Ｖｉｎｔ＿ｏｆｆ＝Ｖｒｅｆ－Ｉｐｄ＿ｏｆｆ・ｔ／Ｃｉｎｔ　　　
となる。ただし、ここで、Ｉｐｄ＿ｏｆｆは、バックライト３が消灯した状態における蓄積期間（センサ駆動期間の後半の蓄積期間）にフォトダイオードＤ１に流れた電流の電流値を表す。

　読み出し期間においては、第１センサ画素回路９ａおよび第２センサ画素回路９ｂからは、上述のとおり、バックライト３の点灯時の検知期間に入射した光の量に応じたセンサ信号と、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号とが、それぞれ読み出される。ソースドライバ回路６に含まれる差分回路が、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号との差を求めることにより、バックライト点灯時の光量とバックライト消灯時の光量の差を求めることができる。

　第２センサ画素回路９ｂからの出力信号、すなわち、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号は、周囲環境に起因するノイズ成分のみを含んでいる。したがって、ソースドライバ回路６の差分回路において、第１センサ画素回路９ａからの出力信号から、第２センサ画素回路９ｂからの出力信号を差し引くことにより、ノイズ成分が除去された高精度なセンサ出力を得ることができる。

　以上のとおり、本実施形態によれば、第１のセンサ画素回路９ａでオン信号、第２のセンサ画素回路９ｂでオフ信号がそれぞれ求められ、ソースドライバ回路６においてオン信号とオフ信号との差分が求められるので、ノイズ成分が除去された高精度なセンサ出力を得ることができる。

　また、本実施形態にかかるセンサ画素回路９によれば、クロック信号ＣＬＫ、リセット信号ＲＳＴ、定電圧ＶＤＤ，ＲＥＦ，ＣＯＭがソース線ＳＬを介して供給される。したがって、表示画素回路８を駆動するためのバスラインに対して、センサ画素回路９を駆動するためのバスラインとして追加する必要があるのは、センサ制御線ＥＬと読み出し線ＲＷＳだけである。したがって、バスラインの追加を抑制しつつ、高精度なセンサ画素回路を実現することができる。また、バスラインの追加が抑制されているので、開口率を高く維持することができるという利点もある。

　［第５の実施形態］
　本発明の表示装置の第５の実施形態について、以下に説明する。前述の各実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。

　［センサ画素回路の構成］
　図１５は、第５の実施形態にかかるセンサ画素回路９の構成を示す回路図である。図１５に示すセンサ画素回路９は、第３の実施形態にかかるセンサ画素回路９に、トランジスタＴ４を追加した構成である。トランジスタＴ４は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。

　トランジスタＴ４のゲートは、リセット線ＲＳＴに接続されている。なお、本実施形態においては、トランジスタＭ１のソースは、リセット線ＲＳＴではなく、定電圧線ＣＯＭに接続されている。トランジスタＴ４のドレインは、トランジスタＴ１とコンデンサＣ２との間に接続されている。

　図１６は、図１５に示すセンサ画素回路９を画素内に集積した場合の回路図である。図１６に示すように、第５の実施形態にかかるセンサ画素回路９の場合も、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。トランジスタＴ２のソースに接続された出力線ＯＵＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ１のゲートに接続されたクロック線ＣＬＫ１は、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＴ３のゲートに接続されたクロック線ＣＬＫ２は、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＴ３のソースに接続された定電圧線ＲＥＦは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＭ１のソースに接続された定電圧線ＣＯＭは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。

　［センサ画素回路の動作］
　図１７は、センサ画素回路９に供給される各種の駆動信号を表す波形図である。

　図１７に示すように、センサ画素回路９に印加されるクロック信号ＣＬＫ１，ＣＬＫ２は、１フレーム期間に１回ずつハイレベルになる。クロック信号ＣＬＫ１は、センサ駆動期間中、ハイレベルを維持し、クロック信号ＣＬＫ２は、センサ駆動期間の前半のみにおいてハイレベルとなる。リセット信号ＲＳＴは、１フレーム期間に２回ハイレベルになる。

　センサ駆動期間において、リセット信号ＲＳＴが最初にハイレベルとなるとき、クロック信号ＣＬＫ１，ＣＬＫ２と、リセット信号ＲＳＴとは、ハイレベルである。読み出し信号ＲＷＳはローレベルである。これにより、トランジスタＴ１，Ｔ３はオンになり、フォトダイードＤ１のカソード（ノードＶｘと称する）の電位は、定電圧線ＲＥＦから供給される参照電圧Ｖｒｅｆにリセットされる。また、このときの蓄積ノードＶｉｎｔの電位は、定電圧線ＲＥＦから供給される参照電圧Ｖｒｅｆに等しい。

　リセット信号ＲＳＴがハイレベルからローレベルに切り替わると、オフ信号蓄積期間が始まる。オフ信号蓄積期間では、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベルに維持される。したがって、トランジスタＴ１，Ｔ３はオンである。フォトダイオードＤ１に光が入射すると、ノードＶｘからフォトダイオードＤ１を経由して定電圧線ＣＯＭに電流が流れ、ノードＶｘから電荷が引き抜かれる。これにより、ノードＶｘの電位は、オフ信号蓄積期間に入射した光の量に応じて下降する。なお、このときバックライト３は消灯しているので、ノードＶｘの電位の下降分（ΔＶｏｆｆ）は、フォトダイオードＤ１のノイズ成分に相当する。

　このとき、ノードＶｘおよび蓄積ノードＶｉｎｔの電位は、それぞれ、
　　　Ｖｘ＝Ｖｒｅｆ－ΔＶｏｆｆ　　　　
　　　Ｖｉｎｔ＝Ｖｒｅｆ　　　　
である。

　次に、センサ駆動期間において、リセット信号ＲＳＴが再度ハイレベルとなる。このとき、クロック信号ＣＬＫ１はハイレベルを維持するが、ＣＬＫ２はローレベルになっている。このとき、読み出し信号ＲＷＳはローレベルである。クロック信号ＣＬＫ２がローレベルになることにより、トランジスタＴ３がオフになる。これにより、蓄積ノードＶｉｎｔの電位はフローティング状態となる。この状態で、リセット線ＲＳＴからハイレベル電圧Ｖｒｓｔ＿ｈが供給されることにより、ノードＶｘの電位は、参照電圧Ｖｒｅｆにリセットされる。一方、蓄積ノードＶｉｎｔの電位は、オフ信号蓄積期間における電位下降分（ΔＶｏｆｆ）に相当する電圧だけ上昇する。すなわち、蓄積ノードＶｉｎｔの電位は、
　　　Ｖｉｎｔ＝Ｖｒｅｆ＋ΔＶｏｆｆ・Ａ　　　
である。なお、Ａは、コンデンサＣ１とコンデンサＣ２と容量比で決まる定数である。

　その後、センサ駆動期間において、リセット信号ＲＳＴがハイレベルからローレベルへ切り替わると、オン信号の蓄積期間が始まる。オン信号蓄積期間は、センサ駆動期間における二度目のリセット信号がローレベルになってから、クロック信号ＣＬＫ１がハイレベルからローレベルへ切り替わるまでの期間である。オン信号の蓄積期間では、クロック信号ＣＬＫ１はハイレベルであり、クロック信号ＣＬＫ２はローレベルである。リセット信号ＲＳＴはローレベルである。読み出し信号ＲＷＳはローレベルである。なお、このオン信号蓄積期間において、バックライト３は点灯する。オン信号蓄積期間において、フォトダイオードＤ１に光が入射すると、ノードＶｘからフォトダイオードＤ１を経由して定電圧線ＣＯＭにオン電流（フォトダイオードＤ１のフォト電流）が流れ、ノードＶｘから電荷が引き抜かれる。これにより、電位Ｖｘは、オン信号蓄積期間にフォトダイオードＤ１へ入射した光（外光とバックライト光）の量に応じて下降する。なお、このときバックライト３は点灯しているので、ノードＶｘの電位の下降分（ΔＶｏｎ）は、フォトダイオードＤ１へ入射した外光およびバックライト光による成分と、フォトダイオードＤ１のノイズ成分との合計値に相当する。

　このとき、ノードＶｘおよび蓄積ノードＶｉｎｔの電位は、それぞれ、
　　Ｖｘ＝Ｖｒｅｆ－（ΔＶｏｆｆ＋ΔＶｏｎ）　　　
　　Ｖｉｎｔ＝Ｖｒｅｆ＋ΔＶｏｆｆ・Ａ－（ΔＶｏｆｆ＋ΔＶｏｎ）・Ａ
　　　　　　＝Ｖｒｅｆ－ΔＶｏｎ・Ａ　　　　　　
である。これらの式より、本実施形態によれば、オン信号蓄積期間の終了時点においては、蓄積ノードＶｉｎｔの電位が、外光成分とノイズ成分が除去された信号光（バックライト光による成分）を反映していることが分かる。

　センサ駆動期間終了後の読み出し期間では、クロック信号ＣＬＫ１，ＣＬＫ２はローレベルであり、リセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳがハイレベルである。これにより、トランジスタＴ２が、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、蓄積ノードＶｉｎｔの電位に応じて出力線ＯＵＴを駆動する。

　以上のとおり、本実施形態によれば、センサ画素回路９内で外光とノイズ成分が相殺され、精度の高いセンサ出力を得ることができる。

　また、本実施形態にかかるセンサ画素回路９によれば、クロック信号ＣＬＫ、リセット信号ＲＳＴ、定電圧ＶＤＤ，ＲＥＦ，ＣＯＭがソース線ＳＬを介して供給される。したがって、表示画素回路８を駆動するためのバスラインに対して、センサ画素回路９を駆動するためのバスラインとして追加する必要があるのは、センサ制御線ＥＬと読み出し線ＲＷＳだけである。したがって、バスラインの追加を抑制しつつ、高精度なセンサ画素回路を実現することができる。また、バスラインの追加が抑制されているので、開口率を高く維持することができるという利点もある。開口率が高くなると、バックライト３の輝度が低くて済むので、消費電力の低減にもつながる。

　また、本実施形態にかかるセンサ画素回路９において、トランジスタＭ１，Ｍ２を設けたことにより、次のような利点もある。まず、トランジスタＭ１は、フォトダイオードＤ１のカソード側の電位（Ｖｘ）がリセットレベルよりも高くなることを防ぐ機能がある。トランジスタＭ１は、定電圧線ＣＯＭと定電圧線ＲＥＦとが表示駆動期間中にショートしてしまうことを防ぐ機能がある。また、トランジスタＭ２は、表示駆動期間にオフ状態を維持することにより、蓄積ノードの電位Ｖｉｎｔを、表示駆動期間（読み出し前の保持期間）におけるクロック線ＣＬＫ（ソース線ＳＬｒ）の電位変動から保護する機能を有する。

　［第６の実施形態］
　本発明の表示装置の第６の実施形態について、以下に説明する。前述の各実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。

　［センサ画素回路の構成］
　図１８は、第６の実施形態にかかるセンサ画素回路９の構成を示す回路図である。図１８に示すように、本実施形態にかかるセンサ画素回路９は、フォトダイオードＤ１、トランジスタＭ１，Ｍ２，Ｔ２，Ｔ５、および、コンデンサＣ１を備えている。トランジスタＴ２，Ｔ５，Ｍ１，Ｍ２は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。

　フォトダイオードＤ１のアノードは、トランジスタＭ１のドレインに接続され、カソードはトランジスタＴ５のドレインとトランジスタＭ２のソースとに接続される。トランジスタＴ５のゲートはリセット線ＲＳＴに接続され、ドレインはフォトダイオードＤ１のカソードに接続され、ソースは定電圧線ＲＥＦに接続される。トランジスタＭ１，Ｍ２のゲートはセンサ制御線ＥＬに接続される。トランジスタＭ１のソースは、定電圧線ＣＯＭに接続されている。トランジスタＭ２のドレインは、トランジスタＴ２のゲートに接続される。コンデンサＣ１の一方の電極は、トランジスタＴ２のゲートに接続される。コンデンサＣ１の他方の電極は、読み出し線ＲＷＳに接続される。トランジスタＴ２のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。

　図１９は、図１８に示すセンサ画素回路９を画素内に集積した場合の回路図である。図１９に示すように、第６の実施形態にかかるセンサ画素回路９の場合も、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。トランジスタＴ２のソースに接続された出力線ＯＵＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ５のゲートに接続されたリセット線ＲＳＴは、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＴ５のソースに接続された定電圧線ＲＥＦは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＭ１のソースに接続された定電圧線ＣＯＭは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。

　［センサ画素回路の動作］
　図２０は、センサ画素回路９に供給される各種の駆動信号を表す波形図である。本実施形態にかかる表示装置においても、１フレーム期間に１回、センサ画素回路９のリセットとセンシングとが行われるセンサ駆動期間が、表示駆動期間とは別個に設けられている。

　図２０の例において、センサ制御信号ＥＬは、センサ駆動期間においてハイレベルを維持する。これにより、センサ駆動期間において、トランジスタＭ１，Ｍ２はオン状態である。センサ駆動期間の最初に、リセット信号ＲＳＴが、所定の期間ハイレベルとなる。リセット信号ＲＳＴがハイレベルとなることにより、トランジスタＴ５がオンとなり、蓄積ノードの電位Ｖｉｎｔが、参照電圧Ｖｒｅｆにリセットされる。

　リセット信号ＲＳＴがハイレベルからローレベルへ切り替わってから、センサ制御信号ＥＬがハイレベルからローレベルへ切り替わるまでの間が、センサ画素回路９のセンシング期間（蓄積期間）である。このセンシング期間において、フォトダイオードＤ１に光が入射すると、蓄積ノードの電位Ｖｉｎｔは、この蓄積期間に入射した光の量に応じて下降し、コンデンサＣ１に電荷が蓄積される。なお、本実施形態においては、センサ駆動期間において、バックライト３は点灯状態とされる。

　センサ制御信号ＥＬがハイレベルからローレベルへ切り替わって蓄積期間が終了すると、トランジスタＭ１，Ｍ２がオフとなり、蓄積ノードの電位Ｖｉｎｔは、蓄積期間終了時の電位を保持する。

　表示駆動期間においては、センサ制御信号ＥＬはローレベルを維持する。これにより、トランジスタＭ１，Ｍ２は、表示駆動期間はオフ状態に維持される。表示駆動期間において、図２０に示すとおり、読み出し配線ＲＷＳ１～ＲＷＳｎへ、読み出し用のハイレベル電位が順次供給される。この読み出し用のハイレベル電位が供給されることにより、蓄積ノードの電位Ｖｉｎｔは、このハイレベル電位の振幅の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは１つのセンサ画素回路全体の容量値、ＣｑａはコンデンサＣ１の容量値）だけ上昇する。トランジスタＴ２は、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する。

　本実施形態にかかるセンサ画素回路９によれば、リセット信号ＲＳＴ、定電圧ＲＥＦ，ＣＯＭがソース線ＳＬを介して供給される。したがって、表示画素回路８を駆動するためのバスラインに対して、センサ画素回路９を駆動するためのバスラインとして追加する必要があるのは、センサ制御線ＥＬと読み出し線ＲＷＳだけである。この結果、バスラインの追加を抑制しつつ、高精度なセンサ画素回路を実現することができる。また、バスラインの追加が抑制されているので、開口率を高く維持することができるという利点もある。

　また、本実施形態にかかるセンサ画素回路９において、トランジスタＭ１，Ｍ２を設けたことにより、次のような利点もある。まず、トランジスタＭ１は、表示駆動期間中に定電圧線ＣＯＭとＲＥＦがショートすることを防ぐ機能がある。また、トランジスタＭ２は、表示駆動期間にオフ状態を維持することにより、蓄積ノードの電位Ｖｉｎｔを、表示駆動期間（読み出し前の保持期間）におけるソース線の電位変動から保護する機能を有する。

　［第７の実施形態］
　本発明の表示装置の第７の実施形態について、以下に説明する。前述の各実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。

　［センサ画素回路の構成］
　図２１は、第７の実施形態にかかるセンサ画素回路９の構成を示す回路図である。図２１に示すように、本実施形態にかかるセンサ画素回路９は、第６の実施形態にかかるセンサ画素回路９に、トランジスタＴ６を追加した構成である。トランジスタＴ６は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。

　トランジスタＴ６のゲートは、読み出し線ＲＷＳに接続される。コンデンサＣ１の一方の電極はトランジスタＴ２のゲートに接続され、他方の電極は定電圧線ＶＤＤに接続される。トランジスタＴ６のドレインはトランジスタＴ２のソースに接続され、トランジスタＴ６のソースは出力線ＯＵＴに接続される。

　図２２は、図２１に示すセンサ画素回路９を画素内に集積した場合の回路図である。図２２に示すように、第７の実施形態にかかるセンサ画素回路９の場合も、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。トランジスタＴ６のソースに接続された出力線ＯＵＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ５のゲートに接続されたリセット線ＲＳＴは、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＴ５のソースに接続された定電圧線ＲＥＦは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＭ１のソースに接続された定電圧線ＣＯＭは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。

　［センサ画素回路の動作］
　図２３は、センサ画素回路９に供給される各種の駆動信号を表す波形図である。本実施形態にかかる表示装置においても、１フレーム期間に１回、センサ画素回路９のリセットとセンシングとが行われるセンサ駆動期間が、表示駆動期間とは別個に設けられている。

　図２３の例においても、センサ制御信号ＥＬは、センサ駆動期間においてハイレベルを維持する。これにより、センサ駆動期間において、トランジスタＭ１，Ｍ２はオン状態である。センサ駆動期間の最初に、リセット信号ＲＳＴが、所定の期間ハイレベルとなる。リセット信号ＲＳＴがハイレベルとなることにより、トランジスタＴ５がオンとなり、蓄積ノードの電位Ｖｉｎｔが、参照電圧Ｖｒｅｆにリセットされる。

　表示駆動期間においては、センサ制御信号ＥＬはローレベルを維持する。これにより、トランジスタＭ１，Ｍ２は、表示駆動期間はオフ状態に維持される。表示駆動期間において、図２３に示すとおり、読み出し配線ＲＷＳ１～ＲＷＳｎへ、読み出し用のハイレベル電位が順次供給される。この読み出し用のハイレベル電位が供給されることにより、トランジスタＴ６がオンする。トランジスタＴ２，Ｔ６は、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する。

　本実施形態にかかるセンサ画素回路９によれば、リセット信号ＲＳＴ、定電圧ＲＥＦ，ＣＯＭがソース線ＳＬを介して供給される。したがって、表示画素回路８を駆動するためのバスラインに対して、センサ画素回路９を駆動するためのバスラインとして追加する必要があるのは、センサ制御線ＥＬと読み出し線ＲＷＳだけである。この結果、バスラインの追加を抑制しつつ、高精度なセンサ画素回路を実現することができる。また、バスラインの追加が抑制されているので、開口率を高く維持することができるという利点もある。開口率が高くなると、バックライト３の輝度が低くて済むので、消費電力の低減にもつながる。

　［第８の実施形態］
　本発明の表示装置の第８の実施形態について、以下に説明する。前述の各実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。

　［センサ画素回路の構成］
　図２４は、第８の実施形態にかかるセンサ画素回路９の構成を示す回路図である。図２４に示すように、本実施形態にかかるセンサ画素回路９は、第７の実施形態にかかるセンサ画素回路９において、フォトダイオードＤ１をフォトトランジスタＴＤに置換したものである。フォトトランジスタＴＤは、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。これにより、センサ画素回路９に含まれるトランジスタはすべてＮ型となる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、センサ画素回路９を製造することができる。フォトトランジスタＴＤのゲートは、フォトトランジスタＴＤを流れる電流をコントロールするために、コントロール線ＣＴＬに接続される。

　図２５は、図２４に示すセンサ画素回路９を画素内に集積した場合の回路図である。図２５に示すように、第７の実施形態にかかるセンサ画素回路９の場合も、センサ制御線ＥＬおよび読み出し線ＲＷＳは、ゲート線ＧＬに並行に配置されている。トランジスタＴ６のソースに接続された出力線ＯＵＴは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＴ２のドレインに接続された電源線ＶＤＤは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇを兼用している。トランジスタＴ５のゲートに接続されたリセット線ＲＳＴは、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。トランジスタＴ５のソースに接続された定電圧線ＲＥＦは、赤色表示用の表示画素回路８に接続されたソース線ＳＬｒを兼用している。トランジスタＭ１のソースに接続された定電圧線ＣＯＭは、青色表示用の表示画素回路８に接続されたソース線ＳＬｂを兼用している。フォトトランジスタＴＤのゲートに接続された制御線ＣＴＬは、緑色表示用の表示画素回路８に接続されたソース線ＳＬｇに接続されている。

　［センサ画素回路の動作］
　図２６は、センサ画素回路９に供給される各種の駆動信号を表す波形図である。本実施形態にかかるセンサ画素回路９の駆動は、第７の実施形態と同じであるため、説明を省略する。

　本実施形態にかかるセンサ画素回路９によれば、リセット信号ＲＳＴ、定電圧ＲＥＦ，ＣＯＭ，ＣＴＬがソース線ＳＬを介して供給される。したがって、表示画素回路８を駆動するためのバスラインに対して、センサ画素回路９を駆動するためのバスラインとして追加する必要があるのは、センサ制御線ＥＬと読み出し線ＲＷＳだけである。この結果、バスラインの追加を抑制しつつ、高精度なセンサ画素回路を実現することができる。また、バスラインの追加が抑制されているので、開口率を高く維持することができるという利点もある。開口率が高くなると、バックライト３の輝度が低くて済むので、消費電力の低減にもつながる。

　[第１～第８の実施形態についてのさらなる変形例]
　以上、本発明についての第１～第８の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。

　本発明では、表示装置に設けられる光源の種類には特に限定はない。したがって、第１～第８の実施形態において、センサ駆動期間において点灯するバックライトは、表示用に設けた可視光バックライトであっても良いし、表示用の可視光バックライトとは別に設けられたセンサ用の不可視光（例えば赤外光）バックライトであっても良い。

　また、第１～第４の実施形態においては、センサ駆動期間の前半においてバックライト３を点灯させてオン信号を取得し、後半においてバックライト３を消灯させてオフ信号を取得する例を説明した。しかし、この逆に、センサ駆動期間の前半にバックライトを消灯させ、後半にバックライトを点灯させることとしても良い。

　また、第１～第４の実施形態においては、第１のセンサ画素回路で得られたオン信号から、第２のセンサ画素回路で得られたオフ信号を差し引く構成を例示した。しかし、例えばノイズを許容しても良い場合等は、画素領域４におけるセンサ画素回路の全てにおいてオン信号を取得し、オン信号をそのままセンサ出力として使用するように構成しても良い。

　本発明は、光センサ機能を有する表示装置として、産業上利用可能である。

Claims

　アクティブマトリクス基板を備えた表示装置であって、
　前記アクティブマトリクス基板の画素領域に設けられた表示画素回路およびセンサ画素回路を備え、
　前記センサ画素回路は、
　受光素子と、
　前記受光素子に入射した光の量に応じた電荷を蓄積する蓄積ノードと、
　前記蓄積ノードの電荷を読み出す読み出し用スイッチング素子とを備え、
　前記表示装置が、
　前記センサ画素回路へ、前記蓄積ノードのリセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路へ表示データ信号を供給するソース線を介して供給する駆動回路と、
　前記ソース線以外に設けられたセンサ制御線に接続され、前記センサ画素回路のセンサ信号を保護する保護用スイッチング素子とをさらに有する表示装置。
　前記センサ制御線が、前記画素領域において、前記ソース線に対して垂直に配置された、請求項１に記載の表示装置。
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子をさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へリセット電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む、請求項１または２に記載の表示装置。
　前記センサ画素回路が、
　前記蓄積ノードと、前記読み出し用スイッチング素子とをそれぞれ備えた第１のセンサ画素回路および第２のセンサ画素回路とを含み、
　前記第１のセンサ画素回路と前記第２のセンサ画素回路とが、１つの受光素子を共有し、
　前記第１のセンサ画素回路および第２のセンサ画素回路のそれぞれが、前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子をさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へリセット電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記第１のセンサ画素回路および第２のセンサ画素回路とのそれぞれにおいて、前記制御用スイッチング素子と前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む、請求項１または２に記載の表示装置。
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に設けられた蓄積用コンデンサと、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続されたスイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へリセット電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む、請求項１または２に記載の表示装置。
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続され、リセット動作を制御するリセット用スイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む、請求項１または２に記載の表示装置。
　前記センサ画素回路が、
　前記受光素子と前記蓄積ノードとの間に接続された制御用スイッチング素子と、
　前記制御用スイッチング素子と前記蓄積ノードとの間に接続された蓄積用コンデンサと、
　前記制御用スイッチング素子と前記蓄積用コンデンサとの間に接続され、リセット動作を制御するリセット用スイッチング素子と、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続されたスイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記蓄積用コンデンサと前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む、請求項１または２に記載の表示装置。
　前記センサ画素回路が、
　前記受光素子に接続され、リセット動作を制御するリセット用スイッチング素子をさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記受光素子と前記リセット用スイッチング素子との接続点と、前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む、請求項１または２に記載の表示装置。
　前記センサ画素回路が、
　前記受光素子に接続され、リセット動作を制御するリセット用スイッチング素子と、
　前記読み出し用スイッチング素子に接続され、読み出し動作を制御する読み出し制御用スイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記受光素子と前記リセット用スイッチング素子との接続点と、前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含む、請求項１または２に記載の表示装置。
　前記センサ画素回路が、
　前記受光素子に接続され、リセット動作を制御するリセット用スイッチング素子と、
　前記読み出し用スイッチング素子に接続され、読み出し動作を制御する読み出し制御用スイッチング素子とをさらに備え、
　前記保護用スイッチング素子が、
　前記受光素子と当該受光素子へ定電圧を供給するソース線との間に接続された第１の保護用スイッチング素子と、
　前記受光素子と前記リセット用スイッチング素子との接続点と、前記蓄積ノードとの間に接続された第２の保護用スイッチング素子とを含み、
　前記受光素子が、前記センサ画素回路に含まれるスイッチング素子と同じ型のトランジスタで形成された、請求項１または２に記載の表示装置。
　前記駆動回路が、前記リセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路の駆動期間における帰線期間に行う、請求項１～１０のいずれか一項に記載の表示装置。
　前記駆動回路が、前記リセット動作および蓄積動作を制御するセンサ駆動信号を、前記表示画素回路の駆動期間における垂直帰線期間に行う、請求項１１に記載の表示装置。
　前記アクティブマトリクス基板に対向する対向基板と、
　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１～１２のいずれか一項に記載の表示装置。