WO2012014864A1 - 表示装置 - Google Patents

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WO2012014864A1
WO2012014864A1 PCT/JP2011/066902 JP2011066902W WO2012014864A1 WO 2012014864 A1 WO2012014864 A1 WO 2012014864A1 JP 2011066902 W JP2011066902 W JP 2011066902W WO 2012014864 A1 WO2012014864 A1 WO 2012014864A1
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WO
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node
pixel circuit
sensor pixel
light
sensor
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PCT/JP2011/066902
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French (fr)
Inventor
山本　薫
杉田　靖博
耕平 田中
Original Assignee
シャープ株式会社
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Publication date
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    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/04166—Details of scanning methods, e.g. sampling time, grouping of sub areas or time sharing with display driving
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    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3406—Control of illumination source

Definitions

  • the present invention relates to a display device, and more particularly to a display device in which a plurality of photosensors are arranged in a pixel region.
  • a method of providing a plurality of optical sensors on a display panel and providing an input function such as a touch panel, a pen input, and a scanner is known for display devices.
  • an input function such as a touch panel, a pen input, and a scanner.
  • a method is also known in which a component that depends on the light environment is removed from a signal detected by an optical sensor and a signal to be originally input is obtained.
  • Patent Document 1 in an input / output device provided with a light receiving element corresponding to each display element, the backlight blinks once in one frame period, and the amount of light in the backlight lighting period and the backlight in one frame period. It is described that the light receiving elements are reset and read out in a line-sequential manner so that the light quantity during the extinguishing period is obtained from all the light receiving elements.
  • FIG. 53 is a diagram showing the lighting and extinguishing timings of the backlight described in Japanese Patent No. 4072732, and resetting and reading timings for the light receiving elements.
  • the backlight is turned on in the first half of one frame period and turned off in the second half.
  • the light receiving elements are reset line-sequentially (solid line arrows), and then reading from the light-receiving elements is line-sequentially (dashed line arrows). Even during the backlight off period, the light receiving element is reset and read out in the same manner.
  • Japanese Patent No. 3521187 describes a solid-state imaging device having a unit light receiving section shown in FIG.
  • the unit light receiving unit shown in FIG. 54 includes one photoelectric conversion unit PD and two charge storage units C1 and C2.
  • the first sample gate SG1 is turned on, and the charge generated by the photoelectric conversion unit PD is stored in the first charge storage unit C1.
  • the second sample gate SG2 is turned on, and the charges generated by the photoelectric conversion unit PD are accumulated in the second charge accumulation unit C2.
  • a display device in which a plurality of photosensors are provided on a display panel, readout from the photosensors is performed in line sequential order.
  • the backlight for the mobile device is turned on at the same time as the entire screen and turned off at the same time.
  • the input / output device described in Japanese Patent No. 4072732 blinks the backlight once in one frame period, performs reset and readout in a period that does not overlap in the backlight lighting period, and overlaps reset and readout in the backlight off period. Do it in a period not to be. For this reason, it is necessary to perform reading from the light receiving element within a 1 ⁇ 4 frame period (for example, within 1/240 seconds when the frame rate is 60 frames / second). However, it is actually quite difficult to perform such high-speed reading.
  • An object of the present invention is to solve the above problems and to provide a display device having an input function that is not affected by the surrounding light environment.
  • a display device disclosed herein includes a display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits in a display region, and a sensor light source that is lit for a predetermined time in one cycle period.
  • a drive circuit that supplies a drive signal to the sensor pixel circuit, the sensor pixel circuit including a light receiving element, a first node that holds a charge corresponding to the amount of light incident on the light receiving element, A second node that receives and holds charges from the first node, and under the control of the driving circuit, in one of a detection period when the sensor light source is turned on and a detection period when the light is turned off, The electric charge corresponding to the amount of light incident on the light receiving element in the detection period is accumulated in the first node, and the electric charge accumulated in the first node is transferred from the first node to the second node.
  • FIG. 1 is a block diagram showing a configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an arrangement of sensor pixel circuits in a display panel included in the display device shown in FIG.
  • FIG. 3 is a diagram showing backlight turn-on and turn-off timings, and sensor pixel circuit reset and readout timings when the display device shown in FIG. 1 is driven once.
  • FIG. 4 is a diagram showing a schematic configuration of a sensor pixel circuit included in the display device shown in FIG.
  • FIG. 5 is a waveform diagram of drive signals for driving the sensor pixel circuit shown in FIG. 4 at the timing of FIG. 6A is a diagram illustrating the operation of the sensor pixel circuit when driven by the signal illustrated in FIG. FIG.
  • 6B is a diagram illustrating an operation of the sensor pixel circuit when driven by the signal illustrated in FIG. 5.
  • 6C is a diagram illustrating the operation of the sensor pixel circuit when driven by the signal illustrated in FIG.
  • FIG. 7 is a signal waveform diagram of the sensor pixel circuit when driven by the signal shown in FIG.
  • FIG. 8 is a waveform diagram of signals applied to the sensor pixel circuit in the second embodiment.
  • FIG. 9A is a diagram illustrating the operation of the sensor pixel circuit when driven by the signal illustrated in FIG. 8 in the second embodiment.
  • FIG. 9B is a diagram illustrating an operation of the sensor pixel circuit when driven by the signal illustrated in FIG. 8 in the second embodiment.
  • FIG. 9C is a diagram illustrating the operation of the sensor pixel circuit when driven by the signal illustrated in FIG.
  • FIG. 9D is a diagram illustrating the operation of the sensor pixel circuit when driven by the signal illustrated in FIG. 8 in the second embodiment.
  • FIG. 10 is a circuit diagram showing a specific configuration of the sensor pixel circuit according to the third embodiment.
  • FIG. 11 is a circuit diagram showing the operation of the sensor pixel circuit shown in FIG.
  • FIG. 12 is a circuit diagram showing a specific configuration of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 13 is a waveform diagram of signals applied to the sensor pixel circuit shown in FIG.
  • FIG. 14 is a circuit diagram showing a specific configuration of the sensor pixel circuit 9 according to the fifth embodiment.
  • FIG. 15 is a waveform diagram of signals applied to the sensor pixel circuit 9d shown in FIG. FIG.
  • FIG. 16 is a circuit diagram showing a specific configuration of the sensor pixel circuit according to the sixth embodiment.
  • FIG. 17 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 18 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 19 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 20 is a circuit diagram illustrating a configuration of a variation of the sensor pixel circuit according to the first embodiment.
  • FIG. 21 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 22 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 23 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 24 is a circuit diagram illustrating a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 25 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 26 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 27 is a circuit diagram illustrating a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 28 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 29 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 30 is a circuit diagram illustrating a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 31 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the first embodiment.
  • FIG. 32 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the first embodiment.
  • FIG. 33 is a circuit diagram illustrating a configuration of a variation of the sensor pixel circuit according to the third embodiment.
  • FIG. 34 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the third embodiment.
  • FIG. 35 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the third embodiment.
  • FIG. 36 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the third embodiment.
  • FIG. 37 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the third embodiment.
  • FIG. 38 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the third embodiment.
  • FIG. 39 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 39 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 40 is a circuit diagram illustrating a configuration of a modified example of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 41 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 42 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 43 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 44 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 45 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 41 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 42 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fourth embodiment.
  • FIG. 43 is a circuit diagram showing
  • FIG. 46 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 47 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 48 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 49 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 50 is a circuit diagram showing a configuration of a modification of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 51 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 52 is a circuit diagram showing a configuration of a modified example of the sensor pixel circuit according to the fifth embodiment.
  • FIG. 53 is a diagram showing the timing of turning on and off the backlight and the reset and readout timing for the light receiving element in the conventional input / output device.
  • FIG. 54 is a circuit diagram of a unit light receiving unit included in a conventional solid-state imaging device.
  • a display device includes: A display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits in a display region; A sensor light source that is lit for a predetermined time in one cycle period; A drive circuit for supplying a drive signal to the sensor pixel circuit,
  • the sensor pixel circuit includes: A light receiving element; A first node that holds charges according to the amount of light incident on the light receiving element; A second node for receiving and holding charge from the first node; Under the control of the drive circuit, In one of the detection period when the sensor light source is turned on and the detection period when the light source is turned off, a charge corresponding to the amount of light incident on the light receiving element in the detection period is accumulated in the first node, Transferring the charge accumulated in the first node from the first node to the second node; On the other of the detection period when the sensor light source is turned on and the detection period when the light source is turned off, a charge corresponding to the amount of light incident on the light receiving element in
  • the display device The sensor pixel circuit comprises: A first switching element that controls conduction / non-conduction between the light receiving element and the first node; A first capacitor connected to the second node; A second capacitor provided between the first switching element and the second node; A second switching element that controls conduction / non-conduction between the second node and a reference voltage supply line; A read switching element connected to the storage node may be included.
  • the display device The sensor pixel circuit comprises: A first switching element that controls conduction / non-conduction between the light receiving element and the first node; A first capacitor connected to the second node; A second capacitor provided between the first switching element and the second node; A second switching element that controls conduction / non-conduction between the second node and a reference voltage supply line; A read switching element connected to the storage node; It is good also as a structure provided with the amplifier provided between the said light receiving element and the said 1st switching element.
  • the display device The sensor pixel circuit comprises: A first switching element that controls conduction / non-conduction between the light receiving element and the first node; A first capacitor connected to the second node; A second capacitor provided between the first switching element and the second node; A second switching element that controls conduction / non-conduction between the second node and a reference voltage supply line; A read switching element connected to the storage node; It is good also as a structure provided with the 3rd switching element which resets the said 1st node.
  • the display device The sensor pixel circuit comprises: A first switching element that controls conduction / non-conduction between the light receiving element and the first node; A second switching element that controls conduction / non-conduction between the light receiving element and the second node; A first capacitor connected to the second node; A third node for receiving and holding charge from the first node; A second capacitor connected between the third node and the second node; A third switching element for resetting the third node; A read switching element connected to the storage node may be included.
  • the display device may be configured such that the first capacitor is a P-type transistor.
  • the display device The sensor pixel circuit comprises: A reference light-receiving element connected in series to the light-receiving element and shielded from light; One of two terminals other than the control terminal of the first switching element may be connected between the light receiving element and the reference light receiving element.
  • the display device may be configured such that the light receiving element is an N-type transistor.
  • the display device may further include a selection switching element that is connected in series to the readout switching element and controls conduction / non-conduction between the storage node and the output line of the sensor pixel circuit.
  • a display device driving method includes: A display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits in a display region, a sensor light source that is lit for a predetermined time in one cycle period, and a drive circuit that supplies a drive signal to the sensor pixel circuit
  • the sensor pixel circuit includes: a light receiving element; a first node that holds charges according to the amount of light incident on the light receiving element; and a second node that receives and holds charges from the first node;
  • a driving method of a display device comprising: Under the control of the drive circuit, In one of the detection period when the sensor light source is turned on and the detection period when the light source is turned off, a charge corresponding to the amount of light incident on the light receiving element in the detection period is accumulated in the first node, Transferring the charge accumulated in the first node from the first node to the second node; On the other of the detection period when the sensor light source is turned on and the detection period when the light source is turned
  • the display device according to the present invention is not limited to the liquid crystal display device, and is an active matrix.
  • the present invention can be applied to any display device using a substrate.
  • the display device according to the present invention includes a touch panel display device that performs an input operation by detecting an object close to the screen by using an optical sensor, and a display for bidirectional communication including a display function and an imaging function. Use as a device is assumed.
  • each drawing referred to below shows only the main members necessary for explaining the present invention in a simplified manner among the constituent members of the embodiment of the present invention for convenience of explanation. Therefore, the display device according to the present invention can include arbitrary constituent members that are not shown in the drawings referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 is a block diagram showing a configuration of a display device according to the first embodiment of the present invention.
  • the display device shown in FIG. 1 includes a display control circuit 1, a display panel 2, and a backlight 3.
  • the display panel 2 includes a pixel region 4, a gate driver circuit 5, a source driver circuit 6, and a sensor row driver circuit 7.
  • the pixel region 4 includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • This display device has a function of displaying an image on the display panel 2 and a function of detecting light incident on the display panel 2.
  • x is an integer of 2 or more
  • y is a multiple of 3
  • m and n are even numbers
  • the frame rate of the display device is 60 frames / second.
  • the video signal Vin and the timing control signal Cin are supplied from the outside to the display device shown in FIG. Based on these signals, the display control circuit 1 outputs a video signal VS and control signals CSg, CSs, and CSr to the display panel 2 and outputs a control signal CSb to the backlight 3.
  • the video signal VS may be the same as the video signal Vin, or may be a signal obtained by performing signal processing on the video signal Vin.
  • the backlight 3 is a sensing light source provided separately from the display light source, and irradiates the display panel 2 with light. More specifically, the backlight 3 is provided on the back side of the display panel 2 and irradiates the back surface of the display panel 2 with light. The backlight 3 is turned on when the control signal CSb is at a high level, and is turned off when the control signal CSb is at a low level. As the backlight 3, for example, an infrared light source or the like can be used.
  • (x ⁇ y) display pixel circuits 8 and (n ⁇ m) sensor pixel circuits 9 are two-dimensionally arranged. More specifically, the pixel region 4 is provided with x gate lines GL1 to GLx and y source lines SL1 to SLy.
  • the gate lines GL1 to GLx are arranged in parallel to each other, and the source lines SL1 to SLy are arranged in parallel to each other so as to be orthogonal to the gate lines GL1 to GLx.
  • the (x ⁇ y) display pixel circuits 8 are arranged in the vicinity of intersections of the gate lines GL1 to GLx and the source lines SL1 to SLy.
  • Each display pixel circuit 8 is connected to one gate line GL and one source line SL.
  • the display pixel circuit 8 is classified into red display, green display, and blue display. These three types of display pixel circuits 8 are arranged side by side in the extending direction of the gate lines GL1 to GLx, and constitute one color pixel.
  • 2n clock lines CLK1 to CLK2n, n reset lines RST1 to RSTn, and n read lines RWS1 to RWSn are provided in parallel with the gate lines GL1 to GLx. Further, other signal lines and power supply lines (not shown) may be provided in the pixel region 4 in parallel with the gate lines GL1 to GLx.
  • m selected from the source lines SL1 to SLy are used as the power supply lines VDD1 to VDDm, and another m are used as the output lines OUT1 to OUTm.
  • FIG. 2 is a diagram showing the arrangement of the sensor pixel circuit 9 in the pixel region 4.
  • two clock lines CLK and one output line OUT are connected to each of (n ⁇ m) sensor pixel circuits 9.
  • the gate driver circuit 5 drives the gate lines GL1 to GLx. More specifically, the gate driver circuit 5 sequentially selects one gate line from the gate lines GL1 to GLx based on the control signal CSg, sets a high level potential to the selected gate line, and applies to the remaining gate lines. Apply a low level potential. As a result, the y display pixel circuits 8 connected to the selected gate line are collectively selected.
  • the source driver circuit 6 drives the source lines SL1 to SLy. More specifically, the source driver circuit 6 applies potentials corresponding to the video signal VS to the source lines SL1 to SLy based on the control signal CSs. At this time, the source driver circuit 6 may perform line sequential driving or dot sequential driving.
  • the potentials applied to the source lines SL1 to SLy are written into y display pixel circuits 8 selected by the gate driver circuit 5. Thus, by writing the potential according to the video signal VS to all the display pixel circuits 8 using the gate driver circuit 5 and the source driver circuit 6, a desired image can be displayed on the display panel 2.
  • the sensor row driver circuit 7 drives the clock lines CLK1 to CLK2n, the reset lines RST1 to RSTn, the read lines RWS1 to RWSn, and the like. More specifically, the sensor row driver circuit 7 applies a high level potential and a low level potential to the clock lines CLK1 to CLK2n at predetermined timing (details will be described later) based on the control signal CSr. In addition, the sensor row driver circuit 7 selects one reset line from the reset lines RST1 to RSTn based on the control signal CSr, sets a high level potential for resetting to the selected reset line, and sets the remaining reset lines to the other reset lines. Apply a low level potential. As a result, the m sensor pixel circuits 9 connected to the reset line to which the high level potential is applied are collectively reset.
  • the sensor row driver circuit 7 sequentially selects one readout line from the readout lines RWS1 to RWSn based on the control signal CSr, and applies a high level potential for readout to the selected readout line and the remaining readout lines. A low level potential is applied to.
  • the m sensor pixel circuits 9 connected to the selected one readout line can be collectively read out.
  • the source driver circuit 6 applies a high level potential to the power supply lines VDD1 to VDDm.
  • signals corresponding to the amount of light detected by each sensor pixel circuit 9 (hereinafter referred to as sensor signals) are output from the m sensor pixel circuits 9 in a readable state to the output lines OUT1 to OUTm.
  • the output line OUT also serves as the source line SL, and the sensor signal output to the output line OUT is input to the source driver circuit 6.
  • the source driver circuit 6 amplifies the sensor signal output from the output line OUT, and outputs the amplified signal to the outside of the display panel 2 as the sensor output Sout.
  • the sensor output Sout is appropriately processed as necessary by the signal processing circuit 20 provided outside the display panel 2.
  • FIG. 3 is a diagram showing lighting and extinguishing timings of the backlight 3, and resetting and reading timings for the sensor pixel circuit 9.
  • the backlight 3 is turned on for a predetermined time once in one frame period, and is turned off in other periods. Specifically, the backlight 3 is turned on at time tb within one frame period and turned off at time tc.
  • the sensor pixel circuit 9 detects and accumulates light incident in a period A1 (time when the backlight 3 is turned off) from time ta to time tb.
  • the sensor pixel circuit 9 samples the charge accumulated in the period A1 at time tb, and then detects and accumulates the light incident in the period A2 (lighting period of the backlight 3) from time tb to time tc. Thereby, in the sensor pixel circuit 9, the difference between the charge accumulated in the period A1 and the charge accumulated in the period A2 is obtained.
  • Reading from the sensor pixel circuit 9 is performed line-sequentially in parallel after time tc. In FIG. 3, the reading from the sensor pixel circuit 9 is completed within one frame period, but may be completed until the sensor pixel circuit 9 is reset (until time ta) in the next frame period. .
  • FIG. 3 shows an example in which reading from the sensor pixel circuit 9 is performed once in one frame period, reading from the sensor pixel circuit 9 may be performed twice or more in one frame period. good.
  • the number of sensor pixel circuits 9 provided in the pixel region 4 may be arbitrary. For example, (n ⁇ m ⁇ 2) sensor pixel circuits 9 may be provided in the pixel region 4, or the same number of sensor pixels as the color pixels (that is, (x ⁇ y / 3)) in the pixel region 4. A circuit 9 may be provided. Alternatively, a smaller number of sensor pixel circuits 9 than the color pixels (for example, 1 to 1/10 of the color pixels) may be provided in the pixel region 4.
  • the display device is a display device in which a plurality of photodiodes (light receiving elements) are arranged in the pixel region 4, and includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • the display panel 2 and a sensor row driver circuit 7 (drive circuit) that outputs a clock signal CLK (control signal) to the sensor pixel circuit 9 are provided.
  • the same name as the signal line is used to identify the signal on the signal line (for example, the signal on the clock line CLK1 is referred to as a clock signal CLK1).
  • FIG. 4 is a circuit diagram showing a configuration of a sensor pixel circuit 9 a as a specific example of the sensor pixel circuit 9.
  • clock lines connected to the sensor pixel circuit 9a are clock lines CLK1 and CLK2.
  • the sensor pixel circuit 9a is connected to the reset line RST, the readout line RWS, the power supply line VDD, and the output line OUT in addition to the clock lines CLK1 and CLK2.
  • the sensor pixel circuit 9a includes transistors T1, T2, M1, a photodiode PD, and capacitors C1, C2.
  • the transistors T1, T2, M1 are, for example, N-type TFTs (Thin Film Transistors).
  • the anode of the photodiode PD is connected to the reset line RST, and the cathode is connected to the source of the transistor T1.
  • the gate of the transistor T1 is connected to the clock line CLK1, and the drain is connected to one electrode of the capacitor C2.
  • the other electrode of the capacitor C2 is connected to the gate of the transistor M1.
  • the drain of the transistor M1 is connected to the power supply line VDD, and the source is connected to the output line OUT.
  • the capacitor C1 is provided between the gate of the transistor M1 and the read line RWS.
  • the transistor M1 functions as a reading transistor.
  • the gate of the transistor T2 is connected to the clock line CLK2, the drain is connected to the capacitor C1, and the source is connected to the power supply line REF that supplies the reference voltage Vref.
  • FIG. 5 is a waveform diagram of drive signals for driving the sensor pixel circuit 9a at the timing shown in FIG.
  • the potentials of the gate lines GL1 to GLx are set to the high level once every frame period and sequentially for a predetermined time.
  • the potentials of the odd-numbered clock lines CLK1 to CLK2n-1 become a high level once in one frame period and over the periods A1 to A2 (more specifically, from time ta to slightly before time tc).
  • the potentials of the even-numbered clock lines CLK2 to CLK2n become a high level once in one frame period in the period A1 (more specifically, from time ta to slightly before time tb).
  • the potentials of the reset lines RST1 to RSTn are set to the high level only for a predetermined time at each of the beginning of the period A1 and the beginning of the period A2 twice in one frame period.
  • the potentials of the read lines RWS1 to RWSn sequentially become high level for a predetermined time after the time tc.
  • FIGS. 6A to 6C are diagrams showing the operation of the sensor pixel circuit 9a when driven by the signal shown in FIG.
  • the sensor pixel circuit 9a includes (a) off signal accumulation (FIG. 6A), (b) off signal sampling (FIG. 6B), and (c) on signal in one frame period. Accumulation (FIG. 6C) is performed.
  • the off signal is a signal detected by the photodiode PD when the backlight 3 is turned off, and corresponds to a noise component of the photodiode PD.
  • the ON signal is a signal detected by the photodiode PD when the backlight 3 is lit, and corresponds to the sum of the signal current and the noise component of the photodiode PD.
  • FIG. 7 is a signal waveform diagram of the sensor pixel circuit 9a when driven by the signal shown in FIG.
  • BL represents the luminance of the backlight 3
  • Vsig represents the potential of the node Vsig shown in FIG. 4 (the drain potential of the transistor T1).
  • From time t1 to time t2 is a reset period, and from time t2 to time t3 is an accumulation period (off signal accumulation period) of the backlight 3 being extinguished.
  • From time t3 to time t4 is a reset period, and from time t4 to time t5 is an accumulation period (ON signal accumulation period) of the lighting period of the backlight 3.
  • Times t5 to t6 are the holding period of the differential signal between the on signal and the off signal.
  • Time t6 to t7 is a differential signal readout period.
  • the clock signals CLK1 and CLK2 are at a high level, the read signal RWS is at a low level, and the reset signal RST is at a reset high level.
  • the transistors T1 and T2 are on. Therefore, a current (forward current of the photodiode PD) flows from the reset line RST to the node Vsig via the photodiode PD and the transistor T1, and the potential of the node Vsig is reset to a predetermined level.
  • the clock signals CLK1 and CLK2 are at a high level, and the reset signal RST and the read signal RWS are at a low level.
  • the transistors T1 and T2 are on.
  • a current flows from the node Vsig to the reset line RST via the transistor T1 and the photodiode PD, and charge is extracted from the node Vsig (FIG. 6A). Therefore, the potential Vsig falls according to the amount of light incident during the period when the clock signal CLK1 is at a high level, and the charge Qoff is accumulated in the capacitor C2.
  • the charge Qoff (off signal) accumulated in the capacitor C2 from time t2 to t3 corresponds to the noise component of the photodiode PD.
  • the times t1 to t3 in FIG. 7 correspond to the times ta to tb in FIG.
  • Vrst_h Vrst_h ⁇ Qoff / C2 (1) It is.
  • Vrst_h is a high level potential of the reset signal RST, and Qoff is an integral value of an off-current (Ioff) flowing through the photodiode PD.
  • the potential of the storage node Vint is equal to the reference voltage Vref supplied from the power supply line REF.
  • the clock signal CLK1 and the reset signal RST are at a high level, and the clock signal CLK2 is at a low level.
  • the read signal RWS also maintains a low level.
  • the transistor T1 is on and the transistors T2 and M1 are off.
  • the potential of the node Vsig becomes equal to the high level potential of the reset signal RST (FIG. 6B).
  • the charge Qoff stored in the capacitor C2 moves to the storage node Vint and is stored in the capacitors C1 and C2.
  • Vint Vref + Qoff / (C1 + C2) (2) It is.
  • the clock signal CLK1 is at a high level.
  • the reset signal RST, read signal RWS, and clock signal CLK2 are at a low level.
  • the backlight 3 is lit between times t3 and t5. That is, times t3 to t5 in FIG. 7 correspond to times tb to tc in FIG.
  • an on-current photocurrent of the photodiode PD
  • the potential Vsig drops according to the amount of light incident during the period when the clock signal CLK1 is at a high level, and the charge Qon is accumulated in the capacitor C2.
  • the charge Qon (ON signal) accumulated in the capacitor C2 from time t4 to t5 is the photocurrent component of the photodiode PD and the noise component of the photodiode PD. And the total.
  • Qon is an integral value of the on-current (Ion) of the photodiode PD.
  • C1 // C2 is a combined capacity when capacitors C1 and C2 are connected in series.
  • the potential of the accumulation node Vint becomes a value corresponding to the difference between the OFF signal and the ON signal.
  • the clock signals CLK1 and CLK2 and the reset signal RST are at a low level, and the read signal RWS is at a high level for reading.
  • the transistors T1 and T2 are turned off.
  • the potential Vint rises by (C1 / Cpa) times (where Cpa is the entire capacitance value of the sensor pixel circuit 9a) the amount of increase in the potential of the readout signal RWS.
  • the transistor M1 forms a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and drives the output line OUT according to the potential Vint.
  • the difference between the off signal obtained during the extinguishing period of the backlight 3 and the on signal obtained during the lighting period of the backlight 3 is obtained by one sensor pixel circuit 9a. That is, since the difference value between the off signal and the on signal is accumulated in the sensor pixel circuit 9a, the output saturation of the photodiode hardly occurs. This makes it possible to perform sensing separately during the backlight on and off periods, as in the past, and provide a highly accurate input function that is not affected by the light environment compared to the conventional configuration that takes the difference between the sensor outputs. Can be realized.
  • the photodiode of the photodiode is compared with a configuration in which the off signal and the on signal are acquired by separate photodiodes. The possibility of including noise due to characteristic variation can be eliminated, and a sensor output with high accuracy and a wide dynamic range can be obtained.
  • the specific configuration of the sensor pixel circuit 9 is the same as that of the sensor pixel circuit 9a described in the first embodiment, but the driving method is different.
  • FIG. 8 is a waveform diagram of signals applied to the sensor pixel circuit 9a in the second embodiment.
  • 9A to 9D are diagrams showing the operation of the sensor pixel circuit 9a when driven by the signals shown in FIG.
  • the clock signal CLK1 becomes high level three times in one frame period, and the clock signal CLK2 becomes high level once in one frame period.
  • the reset signal RST goes high twice in one frame period.
  • the sensor pixel circuit 9a includes (a) accumulation of off signals (FIG. 9A), (b) sampling of off signals (FIG. 9B), and (c) on signal in one frame period. Accumulation (FIG. 9C), (d) sampling of ON signal and accumulation of difference value to accumulation node (FIG. 9D).
  • the off signal is a signal detected by the photodiode PD when the backlight 3 is turned off, and corresponds to a noise component of the photodiode PD.
  • the ON signal is a signal detected by the photodiode PD when the backlight 3 is lit, and corresponds to the sum of the signal current and the noise component of the photodiode PD.
  • the clock signals CLK1 and CLK2 are at a high level, the read signal RWS is at a low level, and the reset signal RST is at a reset high level.
  • the transistors T1 and T2 are on. Therefore, a current (forward current of the photodiode PD) flows from the reset line RST to the node Vsig via the photodiode PD and the transistor T1, and the potentials of the nodes Vx and Vsig are reset to predetermined levels, respectively.
  • the clock signal CLK1 is at a low level
  • the clock signal CLK2 is at a high level
  • the reset signal RST and the read signal RWS are at a low level.
  • the transistor T1 is off and T2 is on.
  • the potential of the node Vx decreases according to the amount of light incident from time t2 to time t3.
  • the decrease in potential of the node Vx corresponds to the noise component of the photodiode PD.
  • Vx Vrst_h ⁇ Qoff (5)
  • ⁇ Qoff Ioff ⁇ t / Cx (6)
  • t is the length of the accumulation period from time t2 to time t3.
  • Cx is a parasitic capacitance of the node Vx
  • Cx C PD + C ITO + C RWS (7)
  • C PD is a parasitic capacitance between the photodiode PD and the node Vx
  • C ITO is a parasitic capacitance between the pixel electrode film and the node Vx
  • C RWS is a parasitic capacitance between the readout wiring RWS and the node Vx. Capacity.
  • the sensitivity characteristic of the node Vx is better as the value of Cx is smaller. In order to improve charge sharing, it is preferable that Cx> C2. In order to improve the sensitivity characteristic of Vint, it is preferable that C2> C1.
  • the clock signals CLK1 and CLK2 are at a high level, and the reset signal RST and the read signal RWS are at a low level.
  • the clock signal CLK1 becomes high level, the transistor T1 is turned on.
  • the charge at the node Vx is transferred to the node Vsig and stored in the capacitor C2 (FIG. 9B).
  • the clock signal CLK1 is at a low level.
  • the reset signal RST once becomes high level at time t5 and then switches to low level.
  • the read signal RWS is at a low level.
  • the clock signal CLK2 is at a high level. Note that the backlight 3 is lit between times t5 and t6.
  • an on-current signal current of the photodiode PD flows from the node Vx to the reset line RST via the photodiode PD, and charge is extracted from the node Vx ( FIG. 9C).
  • the potential Vx drops according to the amount of light incident on the photodiode PD from time t5 to t6, and the charge Qon is accumulated in the capacitor C2.
  • the charge Qon (ON signal) accumulated in the capacitor C2 from time t5 to t6 is the signal current component of the photodiode PD and the noise component of the photodiode PD. Equivalent to the total.
  • Vx Vrst_h ⁇ Von (9)
  • ⁇ Von Ion ⁇ t / Cx (10) It is.
  • the clock signal CLK1 In the sampling period of the on signal from time t6 to t7, the clock signal CLK1 is at a high level, and the reset signal RST, the read signal RWS, and the clock signal CLK2 are at a low level.
  • the backlight 3 is turned off.
  • the clock signal CLK1 becomes high level, the transistor T1 is turned on.
  • the charge (ON signal) of the node Vx accumulated from time t5 to t6 is transferred to the node Vsig (FIG. 9D).
  • Vsig Vrst_h ⁇ Von ⁇ Cx / (Cx + C2) - ⁇ Voff ⁇ ⁇ Cx / (Cx + C2) ⁇ ⁇ ⁇ C2 / (Cx + C2) ⁇ (11) It is.
  • Vint Vref ⁇ Vsig ⁇ C2 (C1 + C2 + Cy) (13) It is expressed.
  • Cy is a parasitic capacitance other than C1 and C2 in the storage node Vint.
  • the transistor M1 forms a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and outputs according to the potential of the storage node Vint. Drive the line OUT.
  • FIG. 10 is a circuit diagram showing a configuration of a sensor pixel circuit 9b as a specific example of the sensor pixel circuit 9 according to the third embodiment.
  • the sensor pixel circuit 9b according to this embodiment includes transistors T3 and T4 between the cathode of the photodiode PD and the transistor T1.
  • the gate of the transistor T3 is connected to the cathode of the photodiode PD.
  • the source of the transistor T3 is connected to the constant voltage source COM.
  • the drain of the transistor T3 is connected to the source of the transistor T4.
  • the gate of the transistor T4 is connected to the power supply line REF.
  • the drain of the transistor T4 is connected to the reset line RST.
  • Transistors T3 and T4 constitute a unity gain amplifier.
  • FIG. 11 is a waveform diagram showing the operation of the sensor pixel circuit 9b shown in FIG.
  • the waveforms of the clock signals CLK1 and CLK2, the reset signal RST, and the readout signal RWS supplied to the sensor pixel circuit 9b are the same as those in the second embodiment (FIG. 8). See).
  • the sensor pixel circuit 9b of the present embodiment by providing the transistors T3 and T4, the charge transfer from the node Vx to the node Vsig in the period from time t3 to t4 and in the period from time t6 to t7 is performed. It is possible to prevent charge loss from occurring. Thereby, the sensor pixel circuit 9 with improved sensitivity characteristics can be realized.
  • FIG. 12 is a circuit diagram showing a configuration of a sensor pixel circuit 9c as a specific example of the sensor pixel circuit 9 according to the fourth embodiment.
  • the sensor pixel circuit 9c according to the present embodiment is different from the sensor pixel circuit according to the first embodiment in that the anode of the photodiode PD is connected to the constant voltage source COM instead of the reset line RST. Different from 9a.
  • the sensor pixel circuit 9c also differs from the sensor pixel circuit 9a in that it further includes a transistor T5 connected between the drain of the transistor T1 and the capacitor C2.
  • the gate electrode of the transistor T5 is connected to the reset line RST.
  • the source of the transistor T5 is connected to the power supply line REF.
  • the drain of the transistor T5 is connected between the drain of the transistor T1 and the capacitor C2.
  • FIG. 13 is a waveform diagram of signals applied to the sensor pixel circuit 9c. As shown in FIG. 13, the clock signals CLK1 and CLK2 applied to the sensor pixel circuit 9c are set to the high level once every frame period. The reset signal RST goes high twice during one frame period.
  • the clock signals CLK1 and CLK2 and the reset signal RST are at a high level.
  • the read signal RWS is at a low level.
  • the transistors T1 and T2 are turned on, and the potential of the node Vx is reset to the high-level potential Vrst_h of the reset signal.
  • the potential of the storage node Vint is equal to the reference voltage Vref supplied from the power supply line REF.
  • the clock signals CLK1 and CLK2 are maintained at a high level, and the reset signal RST is at a low level.
  • the read signal RWS is at a low level. Therefore, the transistors T1 and T2 are on.
  • the decrease in potential of the node Vx corresponds to the total value of the component due to the external light incident on the photodiode PD and the noise component of the photodiode PD.
  • the solid line represents the potential change under the low illuminance environment
  • the broken line represents the potential change under the high illuminance environment.
  • the clock signal CLK1 is at a high level and CLK2 is at a low level.
  • the reset signal RST becomes high level.
  • the read signal RWS becomes low level.
  • the clock signal CLK2 becomes low level, the transistor T2 is turned off.
  • the potential of the storage node Vint becomes a floating state.
  • A is a constant determined by the capacitance ratio between the capacitors C1 and C2.
  • the clock signal CLK1 is at a high level and the clock signal CLK2 is at a low level.
  • the reset signal RST is at a low level.
  • the read signal RWS is at a low level.
  • the clock signal CLK2 is at a high level. Note that the backlight 3 is lit between times t4 and t5.
  • an on-current photocurrent of the photodiode PD flows from the node Vx to the reset line RST via the photodiode PD, and charges are extracted from the node Vx.
  • the potential Vx drops according to the amount of light (external light and backlight light) incident on the photodiode PD from time t4 to time t5.
  • the decrease in the potential of the node Vx ( ⁇ Von) is caused by the component due to the external light and backlight incident on the photodiode PD and the noise component of the photodiode PD. It corresponds to the total value.
  • the transistor M1 forms a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and outputs according to the potential of the storage node Vint. Drive the line OUT.
  • FIG. 14 is a circuit diagram showing a configuration of a sensor pixel circuit 9d as a specific example of the sensor pixel circuit 9 according to the fifth embodiment.
  • the sources of the transistors T1 and T2 are both connected to the cathode of the photodiode PD.
  • the drain of the transistor T1 is connected to one electrode of the capacitor C1.
  • the other electrode of the capacitor C1 is connected to one electrode of the capacitor C2.
  • the other electrode of the capacitor C2 is connected to the drain of the transistor T2.
  • the sensor pixel circuit 9d further includes a capacitor C3 and a transistor T6.
  • the capacitor C3 has one electrode connected to the drain of the transistor T2, and the other electrode connected to the readout line RWS.
  • the gate of the transistor T6 is connected to the clock signal line CLK3, the source is connected to the constant power supply line REF, and the drain is connected to the capacitors C1 and C2.
  • the connection point between the transistor T1 and the capacitor C2 is represented as a storage node Vint1
  • the connection point between the transistor T2 and the gate of the transistor M1 is represented as a storage node Vint2.
  • FIG. 15 is a waveform diagram of a signal applied to the sensor pixel circuit 9d.
  • the clock signal CLK1 applied to the sensor pixel circuit 9d becomes a high level twice every frame period.
  • CLK2 goes high once every frame period.
  • the reset signal RST goes high three times during one frame period.
  • the clock signal CLK3 goes high once every frame period.
  • the reset signal RST becomes high level during the reset period from time t1 to time t2. Since the clock signal CLK1 is at the high level, the transistor T1 is turned on, and the potentials of the node Vx and the storage node Vint1 are reset to the high level potential Vrst_h of the reset signal. On the other hand, since the clock signal CLK2 is at a low level, the transistor T2 is turned off and the potential of the storage node Vint2 is not reset. Since the clock signal CLK3 is at a high level, the transistor T6 is turned on, and the potential of the node Vsig becomes the reference voltage Vref.
  • the clock signal CLK1 is maintained at a high level, and the reset signal RST is at a low level.
  • the clock signal CLK2 is at a low level.
  • the read signal RWS is at a low level.
  • transistor T1 is on and transistor T2 is off.
  • the decrease in potential of the node Vx corresponds to the total value of the component due to the external light incident on the photodiode PD and the noise component of the photodiode PD.
  • the transistor T1 is on and the transistor T2 is off from time t2 to t3
  • the potential of the storage node Vint1 changes in the same manner as the potential of the node Vx, but the potential of the storage node Vint2 is unchanged.
  • the clock signals CLK1 and CLK2 are at low level, and the transistors T1 and T2 are turned off, whereby the potential of the node Vx is held.
  • the clock signal CLK1 becomes low level and the clock signal CLK2 becomes high level.
  • the transistor T1 is turned off and the transistor T2 is turned on.
  • the reset signal RST becomes high level
  • the potentials of the node Vx and the storage node Vint2 are reset to the high level potential Vrst_h of the reset signal.
  • the transistor T1 is off as described above, the potential of the storage node Vint1 is not reset. Note that, since the backlight 3 is lit from time t4 to t5, the potential Vx drops according to the amount of light (external light and backlight light) incident on the photodiode PD from time t4 to t5.
  • the backlight 3 since the backlight 3 is turned on, the decrease in the potential of the node Vx ( ⁇ Von) is caused by the component due to the external light and backlight incident on the photodiode PD and the noise component of the photodiode PD. It corresponds to the total value. Note that since the transistor T2 is on and the transistor T1 is off from time t4 to t5, the potential of the storage node Vint2 changes in the same manner as the potential of the node Vx, but the potential of the storage node Vint1 is unchanged.
  • the clock signals CLK1 and CLK2 are at low level and the reset signal is at low level. Further, the backlight 3 is turned off. The clock signal CLK3 is maintained at a high level.
  • the clock signal CLK1 goes high and the reset signal RST goes high, so that the potential of the storage node Vint1 rises by a voltage corresponding to ⁇ Voff.
  • the potential of the node Vsig also rises by a voltage corresponding to ⁇ Voff.
  • the potential of the storage node Vint2 also increases by a voltage corresponding to ⁇ Voff.
  • Vint2 Vrst_h ⁇ ( ⁇ Von ⁇ Voff) (19) It becomes. Therefore, it can be seen that the potential of the storage node Vint2 at time t6 reflects the signal light from which the external light component and the noise component are removed (component due to the backlight light).
  • the transistor M1 forms a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and outputs according to the potential of the storage node Vint2. Drive the line OUT.
  • FIG. 16 is a circuit diagram showing a configuration of a sensor pixel circuit 9e as a specific example of the sensor pixel circuit 9 according to the sixth embodiment.
  • the sensor pixel circuit 9e according to the sixth embodiment is according to the fifth embodiment in that the capacitor C3 is omitted and the read signal line RWS is connected to the source of the transistor T6. It is different from the sensor pixel circuit 9e.
  • a transistor M2 connected in series to the transistor M1 is further provided. The gate of the transistor M2 is connected to the source of the transistor T6.
  • the sensor pixel circuit 9e according to this configuration is also driven by the signal shown in FIG. 15 in the fifth embodiment, and operates in the same manner as the sensor pixel circuit 9d according to the fifth embodiment.
  • FIG. 17 is a circuit diagram illustrating a configuration of a sensor pixel circuit 9a1 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a1 is obtained by forming a capacitor C1 with a transistor TC which is a P-type TFT.
  • the drain of the transistor TC is connected to the capacitor C2, the source is connected to the gate of the transistor M1, and the gate is connected to the read line RWS.
  • the transistor TC connected in this manner greatly changes the potential of the storage node Vint as compared with the sensor pixel circuit 9a when a high level for reading is applied to the reading line RWS. Therefore, the sensitivity of the sensor pixel circuit can be improved by amplifying the difference between the potential of the storage node Vint when strong light is incident and the potential of the storage node Vint when weak light is incident.
  • FIG. 18 is a circuit diagram showing a configuration of a sensor pixel circuit 9a2 as a modified example of the sensor pixel circuit 9a according to the first embodiment.
  • a sensor pixel circuit 9a2 shown in FIG. 18 is obtained by adding another photodiode PD2 to the sensor pixel circuit 9a.
  • the photodiode PD2 is shielded so that light does not enter, and functions as a reference light sensor.
  • the anode of the photodiode PD2 is connected to the cathode of the photodiode PD and the source of the transistor T1, and a constant voltage COM is applied to the cathode.
  • the constant voltage COM is higher than the reset high level potential. Since dark current flows through the photodiode PD2, temperature compensation of the photodiode can be performed.
  • FIG. 19 is a circuit diagram showing a configuration of a sensor pixel circuit 9a3 as a modified example of the sensor pixel circuit 9a according to the first embodiment.
  • a sensor pixel circuit 9a3 shown in FIG. 19 is obtained by replacing the photodiode PD included in the sensor pixel circuit 9a with a phototransistor TD.
  • all the transistors included in the sensor pixel circuit 9a3 can be N-type. Therefore, the sensor pixel circuit can be manufactured using a one-channel process that can manufacture only N-type transistors.
  • FIG. 20 is a circuit diagram showing a configuration of a sensor pixel circuit 9a4 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • a sensor pixel circuit 9a4 according to FIG. 20 is obtained by connecting photodiodes PD included in the sensor pixel circuit 9a in reverse.
  • the sensor pixel circuit 9a4 is supplied with a reset signal RST which is normally at a high level and becomes a reset low level at the time of reset.
  • the cathode of the photodiode PD is connected to the reset line RST, and the anode is connected to the drain of the transistor T1. Thereby, variations of the pixel circuit can be obtained.
  • FIG. 21 is a circuit diagram showing a configuration of a sensor pixel circuit 9a5 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • a sensor pixel circuit 9a5 shown in FIG. 21 is obtained by connecting the photodiode PD included in the sensor pixel circuit 9a in reverse, and omitting the capacitor C1. Further, the readout line RWS is also omitted in the sensor pixel circuit 9a5.
  • the sensor pixel circuit 9a5 is supplied with a reset signal RST which is normally at a high level and at a resetting low level at the same time as the sensor pixel circuit 9a4 according to the above-described modification 4.
  • the reset signal RST becomes a high level for reading at the time of reading.
  • the potential of the storage node Vint (the gate potential of the transistor M1) rises, and a current corresponding to the potential of the storage node Vint flows through the transistor M1.
  • the capacitor C1 is omitted in the sensor pixel circuit 9a5
  • the aperture ratio can be increased by the amount of the capacitor C1, and the sensitivity of the pixel circuit can be improved.
  • FIG. 22 is a circuit diagram showing a configuration of a sensor pixel circuit 9a6 as a modified example of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a6 shown in FIG. 22 is obtained by omitting the capacitor C1 from the sensor pixel circuit 9a and adding a transistor TS.
  • the transistor TS is an N-type TFT and functions as a selection switching element.
  • the source of the transistor M1 is connected to the drain of the transistor TS.
  • the source of the transistor TS is connected to the output line OUT, and the gate is connected to the readout line RWS.
  • variations of the pixel circuit can be obtained.
  • the capacitor C1 since the capacitor C1 is omitted, the aperture ratio is increased by the amount of the capacitor C1, and the sensitivity of the pixel circuit can be improved.
  • FIG. 23 is a circuit diagram showing a configuration of a sensor pixel circuit 9a7 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a7 is obtained by adding the transistors TS and TR to the sensor pixel circuit 9a.
  • the connection form of the transistors TS and TR is the same as that of the sensor pixel circuits 9a6 and 9a7. Thereby, variations of the pixel circuit can be obtained.
  • FIG. 24 is a circuit diagram showing a configuration of a sensor pixel circuit 9a8 as a modification of the sensor pixel circuit 9a according to the first embodiment.
  • the sensor pixel circuit 9a8 is different from the sensor pixel circuit 9a in that the source of the transistor T2 is connected not to the power supply line REF that supplies the reference voltage Vref but to the readout wiring RWS.
  • the power line REF for the reference voltage is not necessary, and there is an advantage that the number of bus lines can be reduced.
  • the source of the transistor T2 is not connected to the power supply line REF that supplies the reference voltage Vref but to the readout wiring RWS.
  • the connected sensor pixel circuits 9a9 to 9a17 are also included in variations of the sensor pixel circuit 9a.
  • the specific configuration of the sensor pixel circuit 9 is the same as that of the sensor pixel circuit 9a according to the first embodiment, but the driving method is different.
  • the configuration of the sensor pixel circuit 9 can be the sensor pixel circuits 9a1 to 9a16 described above.
  • FIG. 33 is a circuit diagram showing a configuration of a sensor pixel circuit 9b1 as a modified example of the sensor pixel circuit 9b according to the third embodiment.
  • the sensor pixel circuit 9b1 is formed by forming a capacitor C1 with a transistor TC which is a P-type TFT.
  • the drain of the transistor TC is connected to the capacitor C2, the source is connected to the gate of the transistor M1, and the gate is connected to the read line RWS.
  • the transistor TC connected in this manner greatly changes the potential of the storage node Vint as compared to the sensor pixel circuit 9b when a high level for reading is applied to the reading line RWS. Therefore, the sensitivity of the sensor pixel circuit can be improved by amplifying the difference between the potential of the storage node Vint when strong light is incident and the potential of the storage node Vint when weak light is incident.
  • FIG. 34 is a circuit diagram showing a configuration of a sensor pixel circuit 9b2 as a modified example of the sensor pixel circuit 9b according to the third embodiment.
  • a sensor pixel circuit 9b2 shown in FIG. 34 is obtained by adding another photodiode PD2 to the sensor pixel circuit 9b.
  • the photodiode PD2 is shielded so that light does not enter, and functions as a reference light sensor.
  • the anode of the photodiode PD2 is connected to the cathode of the photodiode PD and the source of the transistor T3, and a constant voltage COM is applied to the cathode.
  • the constant voltage COM is higher than the reset high level potential. Since dark current flows through the photodiode PD2, temperature compensation of the photodiode can be performed.
  • the capacitor C1 is formed of the transistor TC, but the capacitor C1 may be formed of a normal capacitor.
  • FIG. 35 is a circuit diagram showing a configuration of a sensor pixel circuit 9b3 as a modification of the sensor pixel circuit 9b according to the third embodiment.
  • a sensor pixel circuit 9b3 shown in FIG. 35 is obtained by replacing the photodiode PD included in the sensor pixel circuit 9b with a phototransistor TD.
  • all the transistors included in the sensor pixel circuit 9b3 can be N-type. Therefore, the sensor pixel circuit can be manufactured using a one-channel process that can manufacture only N-type transistors.
  • FIG. 36 is a circuit diagram showing a configuration of a sensor pixel circuit 9b4 as a modification of the sensor pixel circuit 9b according to the third embodiment.
  • a sensor pixel circuit 9b4 according to FIG. 36 is obtained by connecting photodiodes PD included in the sensor pixel circuit 9b in reverse.
  • the sensor pixel circuit 9b4 is supplied with a reset signal RST which is normally at a high level and becomes a reset low level at the time of reset.
  • the cathode of the photodiode PD is connected to the reset line RST, and the anode is connected to the drain of the transistor T1. Thereby, variations of the pixel circuit can be obtained.
  • FIG. 37 is a circuit diagram showing a configuration of a sensor pixel circuit 9b5 as a modification of the sensor pixel circuit 9b according to the third embodiment.
  • the photodiode PD included in the sensor pixel circuit 9b is reversely connected, and the capacitor C1 is omitted.
  • the readout line RWS is also omitted in the sensor pixel circuit 9b5.
  • the sensor pixel circuit 9b5 is supplied with a reset signal RST which is normally at a high level and at a resetting low level at the same time as the sensor pixel circuit 9b4 according to Modification 4 described above.
  • the reset signal RST becomes a high level for reading at the time of reading.
  • the potential of the storage node Vint (the gate potential of the transistor M1) rises, and a current corresponding to the potential of the storage node Vint flows through the transistor M1.
  • the capacitor C1 is omitted in the sensor pixel circuit 9b5
  • the aperture ratio can be increased by the amount of the capacitor C1, and the sensitivity of the pixel circuit can be improved.
  • FIG. 38 is a circuit diagram showing a configuration of a sensor pixel circuit 9b6 as a modified example of the sensor pixel circuit 9b according to the third embodiment.
  • a sensor pixel circuit 9b6 shown in FIG. 38 is obtained by omitting the capacitor C1 from the sensor pixel circuit 9b and adding a transistor TS.
  • the transistor TS is an N-type TFT and functions as a selection switching element.
  • the source of the transistor M1 is connected to the drain of the transistor TS.
  • the source of the transistor TS is connected to the output line OUT, and the gate is connected to the readout line RWS.
  • variations of the pixel circuit can be obtained.
  • the capacitor C1 since the capacitor C1 is omitted, the aperture ratio is increased by the amount of the capacitor C1, and the sensitivity of the pixel circuit can be improved.
  • FIG. 39 is a circuit diagram showing a configuration of a sensor pixel circuit 9c1 as a modified example of the sensor pixel circuit 9c according to the fourth embodiment.
  • the sensor pixel circuit 9c1 is obtained by forming a capacitor C1 with a transistor TC which is a P-type TFT.
  • the drain of the transistor TC is connected to the capacitor C2, the source is connected to the gate of the transistor M1, and the gate is connected to the read line RWS.
  • the transistor TC connected in this manner greatly changes the potential of the storage node Vint compared to the sensor pixel circuit 9c when a high level for reading is applied to the reading line RWS. Therefore, the sensitivity of the sensor pixel circuit can be improved by amplifying the difference between the potential of the storage node Vint when strong light is incident and the potential of the storage node Vint when weak light is incident.
  • FIG. 40 is a circuit diagram showing a configuration of a sensor pixel circuit 9c2 as a modified example of the sensor pixel circuit 9c according to the fourth embodiment.
  • a sensor pixel circuit 9c2 shown in FIG. 40 is obtained by adding another photodiode PD2 to the sensor pixel circuit 9c.
  • the photodiode PD2 is shielded so that light does not enter, and functions as a reference light sensor.
  • the anode of the photodiode PD2 is connected to the cathode of the photodiode PD and the source of the transistor T1, and a constant voltage COM is applied to the cathode.
  • the constant voltage COM is higher than the reset high level potential. Since dark current flows through the photodiode PD2, temperature compensation of the photodiode can be performed.
  • FIG. 41 is a circuit diagram showing a configuration of a sensor pixel circuit 9c3 as a modified example of the sensor pixel circuit 9c according to the fourth embodiment.
  • a sensor pixel circuit 9c3 shown in FIG. 41 is obtained by replacing the photodiode PD included in the sensor pixel circuit 9c with a phototransistor TD.
  • all the transistors included in the sensor pixel circuit 9c3 can be N-type. Therefore, the sensor pixel circuit can be manufactured using a one-channel process that can manufacture only N-type transistors.
  • FIG. 42 is a circuit diagram illustrating a configuration of a sensor pixel circuit 9c4 as a modification of the sensor pixel circuit 9c according to the fourth embodiment.
  • the sensor pixel circuit 9c4 according to FIG. 42 is obtained by connecting photodiodes PD included in the sensor pixel circuit 9c in reverse.
  • the sensor pixel circuit 9c4 is supplied with a reset signal RST which is normally at a high level and becomes a reset low level at the time of reset.
  • the cathode of the photodiode PD is connected to the reset line RST, and the anode is connected to the drain of the transistor T1. Thereby, variations of the pixel circuit can be obtained.
  • FIG. 43 is a circuit diagram showing a configuration of a sensor pixel circuit 9c5 as a modification of the sensor pixel circuit 9c according to the fourth embodiment.
  • the sensor pixel circuit 9c5 shown in FIG. 43 is obtained by connecting the photodiode PD included in the sensor pixel circuit 9c in reverse, and omitting the capacitor C1.
  • the readout line RWS is also omitted.
  • the sensor pixel circuit 9c5 is supplied with a reset signal RST which is normally at a high level and at a resetting low level at the same time as the sensor pixel circuit 9c4 according to the above-described modification 4.
  • the reset signal RST becomes a high level for reading at the time of reading.
  • the potential of the storage node Vint (the gate potential of the transistor M1) rises, and a current corresponding to the potential of the storage node Vint flows through the transistor M1.
  • the capacitor C1 is omitted from the sensor pixel circuit 9c5
  • the aperture ratio is increased by the amount of the capacitor C1, and the sensitivity of the pixel circuit can be improved.
  • FIG. 44 is a circuit diagram showing a configuration of a sensor pixel circuit 9c6 as a modified example of the sensor pixel circuit 9c according to the fourth embodiment.
  • the sensor pixel circuit 9c6 shown in FIG. 44 is obtained by omitting the capacitor C1 from the sensor pixel circuit 9c and adding a transistor TS.
  • the transistor TS is an N-type TFT and functions as a selection switching element.
  • the source of the transistor M1 is connected to the drain of the transistor TS.
  • the source of the transistor TS is connected to the output line OUT, and the gate is connected to the readout line RWS.
  • variations of the pixel circuit can be obtained.
  • the capacitor C1 since the capacitor C1 is omitted, the aperture ratio is increased by the amount of the capacitor C1, and the sensitivity of the pixel circuit can be improved.
  • FIG. 45 is a circuit diagram showing a configuration of a sensor pixel circuit 9d1 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • the sensor pixel circuit 9d1 is obtained by forming a capacitor C1 with a transistor TC which is a P-type TFT.
  • the drain of the transistor TC is connected to the capacitor C2, the source is connected to the gate of the transistor M1, and the gate is connected to the read line RWS.
  • the transistor TC connected in this way greatly changes the potential of the storage node Vint as compared to the sensor pixel circuit 9d when a high level for reading is applied to the reading line RWS. Therefore, the sensitivity of the sensor pixel circuit can be improved by amplifying the difference between the potential of the storage node Vint when strong light is incident and the potential of the storage node Vint when weak light is incident.
  • FIG. 46 is a circuit diagram showing a configuration of a sensor pixel circuit 9d2 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • a sensor pixel circuit 9d2 shown in FIG. 46 is obtained by adding another photodiode PD2 to the sensor pixel circuit 9d.
  • the photodiode PD2 is shielded so that light does not enter, and functions as a reference light sensor.
  • the anode of the photodiode PD2 is connected to the cathode of the photodiode PD and the source of the transistor T1, and a constant voltage COM is applied to the cathode.
  • the constant voltage COM is higher than the reset high level potential. Since dark current flows through the photodiode PD2, temperature compensation of the photodiode can be performed.
  • FIG. 47 is a circuit diagram showing a configuration of a sensor pixel circuit 9d3 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • a sensor pixel circuit 9d3 shown in FIG. 47 is obtained by replacing the photodiode PD included in the sensor pixel circuit 9d with a phototransistor TD.
  • all the transistors included in the sensor pixel circuit 9d3 can be N-type. Therefore, the sensor pixel circuit can be manufactured using a one-channel process that can manufacture only N-type transistors.
  • FIG. 48 is a circuit diagram showing a configuration of a sensor pixel circuit 9d4 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • the sensor pixel circuit 9d4 according to FIG. 48 is obtained by connecting photodiodes PD included in the sensor pixel circuit 9d in reverse.
  • the sensor pixel circuit 9d4 is supplied with a reset signal RST which is normally at a high level and becomes a reset low level at the time of reset.
  • the cathode of the photodiode PD is connected to the reset line RST, and the anode is connected to the drain of the transistor T1. Thereby, variations of the pixel circuit can be obtained.
  • FIG. 49 is a circuit diagram showing a configuration of a sensor pixel circuit 9d5 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • the photodiode PD included in the sensor pixel circuit 9d is connected in reverse, and the capacitor C1 is omitted.
  • the readout line RWS is also omitted in the sensor pixel circuit 9d5.
  • the sensor pixel circuit 9d5 is supplied with a reset signal RST that is normally at a high level and at a resetting low level at the time of reset, in the same manner as the sensor pixel circuit 9d4 according to Modification 4 described above.
  • the reset signal RST becomes a high level for reading at the time of reading.
  • the potential of the storage node Vint (the gate potential of the transistor M1) rises, and a current corresponding to the potential of the storage node Vint flows through the transistor M1.
  • the capacitor C1 is omitted in the sensor pixel circuit 9d5
  • the aperture ratio can be increased by the amount of the capacitor C1, and the sensitivity of the pixel circuit can be improved.
  • FIG. 50 is a circuit diagram showing a configuration of a sensor pixel circuit 9d6 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • the sensor pixel circuit 9d6 shown in FIG. 50 is obtained by omitting the capacitor C1 from the sensor pixel circuit 9a and adding a transistor TS.
  • the transistor TS is an N-type TFT and functions as a selection switching element.
  • the source of the transistor M1 is connected to the drain of the transistor TS.
  • the source of the transistor TS is connected to the output line OUT, and the gate is connected to the readout line RWS.
  • variations of the pixel circuit can be obtained.
  • FIG. 51 is a circuit diagram showing a configuration of a sensor pixel circuit 9d7 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • the sensor pixel circuit 9d7 is obtained by adding two transistors TR1 and TR2 to the sensor pixel circuit 9d.
  • the transistors TR1 and TR2 are N-type TFTs and function as reset switching elements.
  • a reference voltage Vref is applied to the sources of the transistors TR1 and TR2.
  • the drain of the transistor TR1 is connected between the transistor T1 and the capacitor C1, and the gate is connected to the reset line RST1.
  • the drain of the transistor TR2 is connected between the transistor T2 and the capacitor C2, and the gate is connected to the reset line RST2.
  • a low level potential COM is applied to the anode of the photodiode PD.
  • FIG. 52 is a circuit diagram showing a configuration of a sensor pixel circuit 9d8 as a modification of the sensor pixel circuit 9d according to the fifth embodiment.
  • the sensor pixel circuit 9d8 is obtained by adding the transistors TS and TR to the sensor pixel circuit 9d.
  • the connection form of the transistors TS and TR is the same as that of the sensor pixel circuits 9d6 and 9d7. Thereby, variations of the pixel circuit can be obtained.
  • the present invention is industrially applicable as a display device having an optical sensor function.

Abstract

　センサ画素回路（９）は、受光素子（ＰＤ）と、これへ入射した光量に応じた電荷を保持する第１のノードＶｓｉｇと、第１のノードＶｓｉｇから電荷を受け取って保持する第２のノードＶｉｎｔとを備える。駆動回路（７）の制御の下で、センサ用光源（３）の点灯時および消灯時の一方の検知期間において、受光素子（ＰＤ）へ入射した光量に応じた電荷を前記第１のノードＶｓｉｇに蓄積する。蓄積された電荷は、第１のノードＶｓｉｇから第２のノードＶｉｎｔへ転送される。また、センサ用光源の点灯時および消灯時の他方の検知期間において、受光素子（ＰＤ）へ入射した光量に応じた電荷を第１のノードＶｓｉｇに蓄積し、蓄積された電荷を、当該第１のノードＶｓｉｇから前記第２のノードＶｉｎｔへ転送する。これにより、第２のノードＶｉｎｔにおいて、センサ用光源の点灯時に蓄積された光量と、消灯時に蓄積された光量との差分値を得る。

Description

表示装置
　本発明は、表示装置に関し、特に、画素領域に複数の光センサを配置した表示装置に関する。
　従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。この方法を様々な光環境下で使用されるモバイル機器に適用するためには、光環境の影響を排除する必要がある。そこで、光センサで検知した信号から光環境に依存する成分を除去し、本来入力すべき信号を求める方法も知られている。
　特許文献１には、個々の表示素子に対応して受光素子を設けた入出力装置において、１フレーム期間にバックライトを１回点滅させて、１フレーム期間にバックライト点灯期間の光量とバックライト消灯期間の光量をすべての受光素子から取得するように、受光素子に対して線順次でリセットと読み出しを行うことが記載されている。
　図５３は、特許第４０７２７３２号公報に記載されたバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。図５３に示すように、バックライトは、１フレーム期間の前半で点灯し、後半で消灯する。バックライト点灯期間では、受光素子に対するリセットが線順次で行われ（実線矢印）、その後に受光素子からの読み出しが線順次で行われる（破線矢印）。バックライト消灯期間でも、受光素子に対するリセットと読み出しが同様に行われる。
　特許第３５２１１８７号公報には、図５４に示す単位受光部を備えた固体撮像装置が記載されている。図５４に示す単位受光部は、１個の光電変換部ＰＤと２個の電荷蓄積部Ｃ１、Ｃ２を含んでいる。発光手段からの光の物体による反射光と外光の両方を受光するときには、第１のサンプルゲートＳＧ１がオンし、光電変換部ＰＤで生成された電荷は第１の電荷蓄積部Ｃ１に蓄積される。外光のみを受光するときには、第２のサンプルゲートＳＧ２がオンし、光電変換部ＰＤで生成された電荷は第２の電荷蓄積部Ｃ２に蓄積される。２個の電荷蓄積部Ｃ１、Ｃ２に蓄積された電荷の量の差を求めることにより、発光手段からの光の物体による反射光の量を求めることができる。
　一般に、表示パネルに複数の光センサを設けた表示装置では、光センサからの読み出しは線順次で行われる。また、モバイル機器用のバックライトは、画面全体として同時に点灯し、同時に消灯する。
　特許第４０７２７３２号公報記載の入出力装置は、１フレーム期間にバックライトを１回点滅させて、バックライト点灯期間でリセットと読み出しを重複しない期間で行い、バックライト消灯期間でもリセットと読み出しを重複しない期間で行う。このため、受光素子からの読み出しを１／４フレーム期間以内で（例えば、フレームレートが６０フレーム／秒のときには、１／２４０秒以内で）行う必要がある。しかしながら、このような高速読み出しを行うことは、実際にはかなり困難である。
　また、バックライト点灯期間で受光素子が光を検知する期間（図５３に示すＢ１）と、バックライト消灯期間で受光素子が光を検知する期間（図５３に示すＢ２）との間には、１／２フレーム期間のずれがある。このため、モーション入力に対する追従性が、入力方向に応じて変動する。また、この入出力装置は、リセット完了直後に読み出しを開始し、読み出し完了直後にリセットを開始する。このため、バックライト点灯期間やバックライト消灯期間の長さや間隔を自由に決定できない。
　また、上記従来のように、バックライト点灯期間とバックライト消灯期間とのセンサ出力の差分値を検出するシステムにおいては、出力が飽和すると差分値が検出できない。出力を飽和させないためには、光センサを低感度にするか、シャッタスピード（蓄積期間）を短くせざるを得ない。しかし、これらの対策は、高精度な光センサを実現するという目的に相反するものであり、最適設計値を見いだすことが困難であるという問題があった。
　本発明は、上記の問題を解決し、周囲の光環境に影響されない入力機能を有する表示装置を提供することを目的とする。
　上記の目的を達成するために、ここに開示する表示装置は、複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、１周期期間に所定時間だけ点灯するセンサ用光源と、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路は、受光素子と、前記受光素子へ入射した光量に応じた電荷を保持する第１のノードと、前記第１のノードから電荷を受け取って保持する第２のノードとを備え、前記駆動回路の制御の下で、前記センサ用光源の点灯時の検知期間と消灯時の検知期間との一方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送し、前記センサ用光源の点灯時の検知期間と消灯時の検知期間との他方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送することにより、当該第２のノードにおいて、前記センサ用光源の点灯時の検知期間に蓄積された前記光量と、消灯時の検知期間に蓄積された前記光量との差分値を得るように構成されている。
　本発明によれば、周囲の光環境に影響されない入力機能を有する表示装置を提供できる。
図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。 図２は、図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。 図３は、図１に示す表示装置において１回駆動を行う場合のバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図４は、図１に示す表示装置に含まれるセンサ画素回路の概略構成を示す図である。 図５は、図４に示すセンサ画素回路を図３のタイミングで駆動するための駆動信号の波形図である。 図６Ａは、図５に示した信号によって駆動された場合のセンサ画素回路の動作を示す図である。 図６Ｂは、図５に示した信号によって駆動された場合のセンサ画素回路の動作を示す図である。 図６Ｃは、図５に示した信号によって駆動された場合のセンサ画素回路の動作を示す図である。 図７は、図５に示した信号によって駆動された場合のセンサ画素回路の信号波形図である。 図８は、図８は、第２の実施形態においてセンサ画素回路へ印加される信号の波形図である。 図９Ａは、第２の実施形態において、図８に示す信号で駆動された場合の、センサ画素回路の動作を示す図である。 図９Ｂは、第２の実施形態において、図８に示す信号で駆動された場合の、センサ画素回路の動作を示す図である。 図９Ｃは、第２の実施形態において、図８に示す信号で駆動された場合の、センサ画素回路の動作を示す図である。 図９Ｄは、第２の実施形態において、図８に示す信号で駆動された場合の、センサ画素回路の動作を示す図である。 図１０は、第３の実施形態にかかるセンサ画素回路の具体的構成を示す回路図である。 図１１は、図１０に示したセンサ画素回路の動作を示す回路図である。 図１２は、第４の実施形態にかかるセンサ画素回路の具体的構成を示す回路図である。 図１３は、図１２に示したセンサ画素回路へ印加される信号の波形図である。 図１４は、第５の実施形態にかかるセンサ画素回路９の具体的構成を示す回路図である。 図１５は、図１４に示したセンサ画素回路９ｄへ印加される信号の波形図である。 図１６は、第６の実施形態にかかるセンサ画素回路の具体的構成を示す回路図である。 図１７は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１８は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図１９は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２０は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２１は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２２は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２３は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２４は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２５は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２６は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２７は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２８は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図２９は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３０は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３１は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３２は、第１の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３３は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３４は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３５は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３６は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３７は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３８は、第３の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図３９は、第４の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４０は、第４の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４１は、第４の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４２は、第４の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４３は、第４の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４４は、第４の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４５は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４６は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４７は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４８は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図４９は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図５０は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図５１は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図５２は、第５の実施形態にかかるセンサ画素回路の一変形例の構成を示す回路図である。 図５３は、従来の入出力装置におけるバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。 図５４は、従来の固体撮像装置に含まれる単位受光部の回路図である。
　本発明の一実施形態にかかる表示装置は、
　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、
　１周期期間に所定時間だけ点灯するセンサ用光源と、
　前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、
　前記センサ画素回路は、
　受光素子と、
　前記受光素子へ入射した光量に応じた電荷を保持する第１のノードと、
　前記第１のノードから電荷を受け取って保持する第２のノードとを備え、
　前記駆動回路の制御の下で、
　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との一方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送し、
　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との他方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送することにより、当該第２のノードにおいて、前記センサ用光源の点灯時の検知期間に蓄積された前記光量と、消灯時の検知期間に蓄積された前記光量との差分値を得る構成である。
　前記表示装置は、
　前記センサ画素回路が、
　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
　前記第２のノードに接続された第１のコンデンサと、
　前記第１のスイッチング素子と前記第２のノードとの間に設けられた第２のコンデンサと、
　前記第２のノードと参照電圧供給線との間の導通／非導通を制御する第２のスイッチング素子と、
　前記蓄積ノードに接続された読み出しスイッチング素子とを備えた構成とすることができる。
　または、前記表示装置は、
　前記センサ画素回路が、
　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
　前記第２のノードに接続された第１のコンデンサと、
　前記第１のスイッチング素子と前記第２のノードとの間に設けられた第２のコンデンサと、
　前記第２のノードと参照電圧供給線との間の導通／非導通を制御する第２のスイッチング素子と、
　前記蓄積ノードに接続された読み出しスイッチング素子と、
　前記受光素子と前記第１のスイッチング素子との間に設けられた増幅器とを備えた構成としても良い。
　あるいは、前記表示装置は、
　前記センサ画素回路が、
　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
　前記第２のノードに接続された第１のコンデンサと、
　前記第１のスイッチング素子と前記第２のノードとの間に設けられた第２のコンデンサと、
　前記第２のノードと参照電圧供給線との間の導通／非導通を制御する第２のスイッチング素子と、
　前記蓄積ノードに接続された読み出しスイッチング素子と、
　前記第１のノードをリセットする第３のスイッチング素子とを備えた構成としても良い。
　あるいは、前記表示装置は、
　前記センサ画素回路が、
　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
　前記受光素子と前記第２のノードとの間の導通／非導通を制御する第２のスイッチング素子と、
　前記第２のノードに接続された第１のコンデンサと、
　前記第１のノードから電荷を受け取って保持する第３のノードと、
　前記第３のノードと前記第２のノードとの間に接続された第２のコンデンサと、
　前記第３のノードをリセットする第３のスイッチング素子と、
　前記蓄積ノードに接続された読み出しスイッチング素子とを備えた構成としても良い。
　あるいは、前記表示装置は、前記第１のコンデンサがＰ型トランジスタである構成としても良い。
　あるいは、前記表示装置は、
　前記センサ画素回路が、
　前記受光素子に直列に接続され、遮光された参照用受光素子をさらに含み、
　前記受光素子と前記参照用受光素子との間に、前記第１のスイッチング素子の制御端子以外の二端子の一つが接続されている構成としても良い。
　あるいは、前記表示装置は、前記受光素子がＮ型トランジスタである構成としても良い。
　あるいは、前記表示装置は、前記読み出しスイッチング素子に直列に接続され、前記蓄積ノードと当該センサ画素回路の出力線との導通／非導通を制御する選択スイッチング素子をさらに備えた構成としても良い。
　本発明の一実施形態にかかる表示装置の駆動方法は、
　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、１周期期間に所定時間だけ点灯するセンサ用光源と、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路が、受光素子と、前記受光素子へ入射した光量に応じた電荷を保持する第１のノードと、前記第１のノードから電荷を受け取って保持する第２のノードとを備えた表示装置の駆動方法であって、
　前記駆動回路の制御の下で、
　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との一方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送し、
　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との他方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送することにより、当該第２のノードにおいて、前記センサ用光源の点灯時の検知期間に蓄積された前記光量と、消灯時の検知期間に蓄積された前記光量との差分値を得る。
　［実施の形態］
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［表示装置の全体構成］
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。
　図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。
　バックライト３は、表示用光源とは別途に設けられたセンシング用の光源であり、表示パネル２に光を照射する。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。バックライト３としては、例えば赤外線光源等を用いることができる。
　表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８、（ｎ×ｍ）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１～ＧＬｘとｙ本のソース線ＳＬ１～ＳＬｙが設けられる。ゲート線ＧＬ１～ＧＬｘは互いに平行に配置され、ソース線ＳＬ１～ＳＬｙはゲート線ＧＬ１～ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘとソース線ＳＬ１～ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。
　画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、２ｎ本のクロック線ＣＬＫ１～ＣＬＫ２ｎ、ｎ本のリセット線ＲＳＴ１～ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１～ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられることがある。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１～ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１～ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１～ＯＵＴｍとして使用される。
　図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。図２では、（ｎ×ｍ）個のセンサ画素回路９のそれぞれに、２本のクロック線ＣＬＫと１本の出力線ＯＵＴが接続される。
　ゲートドライバ回路５は、ゲート線ＧＬ１～ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１～ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。
　ソースドライバ回路６は、ソース線ＳＬ１～ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１～ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１～ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。
　センサロウドライバ回路７は、クロック線ＣＬＫ１～ＣＬＫ２ｎ、リセット線ＲＳＴ１～ＲＳＴｎ、および、読み出し線ＲＷＳ１～ＲＷＳｎなどを駆動する。より詳細には、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１～ＣＬＫ２ｎに対して、所定のタイミングで（詳細は後述）ハイレベル電位とローレベル電位を印加する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、リセット線ＲＳＴ１～ＲＳＴｎの中から１本のリセット線を選択し、選択したリセット線にリセット用のハイレベル電位を、残りのリセット線にローレベル電位を印加する。これにより、ハイレベル電位が印加されたリセット線に接続されたｍ個のセンサ画素回路９が、一括してリセットされる。
　また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１～ＲＷＳｎの中から１本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された１本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１～ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１～ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。出力線ＯＵＴは、ソース線ＳＬを兼ねており、出力線ＯＵＴへ出力されたセンサ信号は、ソースドライバ回路６へ入力される。
　ソースドライバ回路６は、出力線ＯＵＴから出力されたセンサ信号を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。センサ出力Ｓｏｕｔは、表示パネル２の外部に設けられた信号処理回路２０によって、必要に応じて適宜の処理を施される。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。
　図３は、バックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。図３の例では、バックライト３は、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。具体的には、バックライト３は、１フレーム期間内の時刻ｔｂにおいて点灯し、時刻ｔｃにおいて消灯する。
　センサ画素回路９は、後に詳述するが、時刻ｔａから時刻ｔｂまでの期間Ａ１（バックライト３の消灯期間）に入射した光を検知して蓄積する。センサ画素回路９は、時刻ｔｂにおいて、期間Ａ１に蓄積した電荷をサンプリングした後、時刻ｔｂから時刻ｔｃまでの期間Ａ２（バックライト３の点灯期間）に入射した光を検知して蓄積する。これにより、センサ画素回路９内で、期間Ａ１に蓄積された電荷と、期間Ａ２に蓄積された電荷との差分が求められる。センサ画素回路９からの読み出しは、時刻ｔｃ以降に並列に線順次で行われる。なお、図３では、センサ画素回路９からの読み出しは、１フレーム期間内に完了しているが、次のフレーム期間でセンサ画素回路９に対するリセットを行うまで（時刻ｔａまで）に完了すればよい。
　なお、図３においては、センサ画素回路９からの読み出しを１フレーム期間に１回ずつ行う例を示したが、１フレーム期間に２回以上、センサ画素回路９からの読み出しを行うようにしても良い。
　なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。例えば、画素領域４に（ｎ×ｍ×２）個のセンサ画素回路９を設けても良いし、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１～数１０分の１の）センサ画素回路９を設けてもよい。
　このように本発明の実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（受光素子）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、センサ画素回路９に対してクロック信号ＣＬＫ（制御信号）を出力するセンサロウドライバ回路７（駆動回路）とを備えている。
　以降、表示装置のさらに具体的な実施形態として、特に、センサ画素回路９の構成およびその駆動方法のいくつかの具体例について、図面を参照しながら説明する。なお、以下の説明では、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、クロック線ＣＬＫ１上の信号をクロック信号ＣＬＫ１という）。
　［第１の実施形態］
　図４は、センサ画素回路９の具体的例としてのセンサ画素回路９ａの構成を示す回路図である。図４においては、センサ画素回路９ａに接続されているクロック線が、クロック線ＣＬＫ１，ＣＬＫ２であるものとする。図４に示すように、センサ画素回路９ａは、クロック線ＣＬＫ１およびＣＬＫ２の他に、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤおよび出力線ＯＵＴに接続される。センサ画素回路９ａは、トランジスタＴ１，Ｔ２，Ｍ１、フォトダイオードＰＤ、および、コンデンサＣ１，Ｃ２を備えている。トランジスタＴ１，Ｔ２，Ｍ１は、例えば、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。
　センサ画素回路９ａでは、フォトダイオードＰＤのアノードはリセット線ＲＳＴに接続され、カソードはトランジスタＴ１のソースに接続される。トランジスタＴ１のゲートはクロック線ＣＬＫ１に接続され、ドレインはコンデンサＣ２の一方の電極に接続される。コンデンサＣ２の他方の電極は、トランジスタＭ１のゲートに接続される。トランジスタＭ１のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。コンデンサＣ１は、トランジスタＭ１のゲートと読み出し線ＲＷＳとの間に設けられる。トランジスタＭ１は読み出しトランジスタとして機能する。トランジスタＴ２のゲートはクロック線ＣＬＫ２に接続され、ドレインはコンデンサＣ１に接続され、ソースは参照電圧Ｖｒｅｆを供給する電源線ＲＥＦに接続される。
　図５は、センサ画素回路９ａを図３のタイミングで駆動するための駆動信号の波形図である。図５に示すように、ゲート線ＧＬ１～ＧＬｘの電位は、１フレーム期間に１回ずつ、順に所定時間ずつハイレベルになる。奇数番目のクロック線ＣＬＫ１～ＣＬＫ２ｎ－１の電位は、１フレーム期間に１回、期間Ａ１～Ａ２にわたって（より詳細には、時刻ｔａから時刻ｔｃの少し前まで）ハイレベルになる。偶数番目のクロック線ＣＬＫ２～ＣＬＫ２ｎの電位は、１フレーム期間に１回、期間Ａ１において（より詳細には、時刻ｔａから時刻ｔｂの少し前まで）ハイレベルになる。リセット線ＲＳＴ１～ＲＳＴｎの電位は、１フレーム期間に２回、期間Ａ１の始めと期間Ａ２の始めのそれぞれにおいて所定時間だけハイレベルになる。読み出し線ＲＷＳ１～ＲＷＳｎの電位は、時刻ｔｃ以降に順に所定時間ずつハイレベルになる。
　図６Ａ～図６Ｃは、図５に示した信号によって駆動された場合のセンサ画素回路９ａの動作を示す図である。図６Ａ～図６Ｃに示すように、センサ画素回路９ａは、１フレーム期間に（ａ）オフ信号の蓄積（図６Ａ)、（ｂ）オフ信号のサンプリング（図６Ｂ）、（ｃ）オン信号の蓄積（図６Ｃ）、を行う。なお、オフ信号とは、バックライト３が消灯している状態にてフォトダイオードＰＤで検出される信号であり、フォトダイオードＰＤのノイズ成分に相当する。また、オン信号とは、バックライト３が点灯している状態にてフォトダイオードＰＤで検出される信号であり、フォトダイオードＰＤのシグナル電流とノイズ成分との合計に相当する。
　図７は、図５に示した信号によって駆動された場合のセンサ画素回路９ａの信号波形図である。図７において、ＢＬはバックライト３の輝度を表し、Ｖｓｉｇは、図４に示したノードＶｓｉｇの電位（トランジスタＴ１のドレイン電位）を表す。時刻ｔ１～時刻ｔ２がリセット期間、時刻ｔ２～時刻ｔ３が、バックライト３の消灯期間の蓄積期間（オフ信号の蓄積期間）である。時刻ｔ３～時刻ｔ４がリセット期間、時刻ｔ４～時刻ｔ５が、バックライト３の点灯期間の蓄積期間（オン信号の蓄積期間）である。時刻ｔ５～ｔ６が、オン信号とオフ信号との差分信号の保持期間である。時刻ｔ６～ｔ７が、差分信号の読み出し期間である。
　時刻ｔ１～ｔ２のリセット期間では、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベル、読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このとき、トランジスタＴ１，Ｔ２はオンである。したがって、リセット線ＲＳＴからフォトダイオードＰＤとトランジスタＴ１を経由してノードＶｓｉｇに電流（フォトダイオードＰＤの順方向電流）が流れ、ノードＶｓｉｇの電位は所定レベルにリセットされる。
　時刻ｔ２～ｔ３の蓄積期間では、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベル、リセット信号ＲＳＴと読み出し信号ＲＷＳはローレベルになる。このとき、トランジスタＴ１，Ｔ２はオンである。このときにフォトダイオードＰＤに光が入射すると、ノードＶｓｉｇからトランジスタＴ１とフォトダイオードＰＤを経由してリセット線ＲＳＴに電流が流れ、ノードＶｓｉｇから電荷が引き抜かれる（図６Ａ）。したがって、電位Ｖｓｉｇは、クロック信号ＣＬＫ１がハイレベルである期間に入射した光の量に応じて下降し、コンデンサＣ２に電荷Ｑｏｆｆが蓄積される。なお、このとき、バックライト３は消灯しているので、時刻ｔ２～ｔ３にコンデンサＣ２に蓄積される電荷Ｑｏｆｆ（オフ信号）は、フォトダイオードＰＤのノイズ成分に相当する。なお、図７の時刻ｔ１～ｔ３が、図５の時刻ｔａ～ｔｂに相当する。
　このとき、ノードＶｓｉｇの電位は、
　　　Ｖｓｉｇ＝Ｖｒｓｔ＿ｈ－Ｑｏｆｆ／Ｃ２　　・・・（１）
である。Ｖｒｓｔ＿ｈは、リセット信号ＲＳＴのハイレベル電位であり、Ｑｏｆｆは、フォトダイオードＰＤに流れるオフ電流（Ｉｏｆｆ）の積分値である。なお、このとき、蓄積ノードＶｉｎｔの電位は、電源線ＲＥＦから供給される参照電圧Ｖｒｅｆに等しい。
　時刻ｔ３～ｔ４のリセット期間では、クロック信号ＣＬＫ１、リセット信号ＲＳＴがハイレベルになり、クロック信号ＣＬＫ２はローレベルである。読み出し信号ＲＷＳもローレベルを維持する。これにより、トランジスタＴ１はオン、トランジスタＴ２，Ｍ１はオフである。トランジスタＴ１がオンになり、かつ、リセット信号ＲＳＴがハイレベルになることにより、ノードＶｓｉｇの電位はリセット信号ＲＳＴのハイレベル電位と等しくなる（図６Ｂ）。さらに、コンデンサＣ２に蓄積されていた電荷Ｑｏｆｆが、蓄積ノードＶｉｎｔへ移動し、コンデンサＣ１，Ｃ２に蓄積される。
　このとき、蓄積ノードＶｉｎｔの電位は、
　　　Ｖｉｎｔ＝Ｖｒｅｆ＋Ｑｏｆｆ／（Ｃ１＋Ｃ２）　・・・（２）
である。
　時刻ｔ４～ｔ５のオン信号の蓄積期間では、クロック信号ＣＬＫ１はハイレベルである。リセット信号ＲＳＴ、読み出し信号ＲＷＳ、クロック信号ＣＬＫ２はローレベルである。なお、バックライト３は、時刻ｔ３～ｔ５の間、点灯する。つまり、図７の時刻ｔ３～ｔ５が、図５の時刻ｔｂ～ｔｃに相当する。時刻ｔ４～ｔ５において、フォトダイオードＰＤに光が入射すると、ノードＶｓｉｇからトランジスタＴ１とフォトダイオードＰＤを経由してリセット線ＲＳＴにオン電流（フォトダイオードＰＤのフォト電流）が流れ、ノードＶｓｉｇから電荷が引き抜かれる（図６Ｃ）。これにより、電位Ｖｓｉｇは、クロック信号ＣＬＫ１がハイレベルである期間に入射した光の量に応じて下降し、コンデンサＣ２に電荷Ｑｏｎが蓄積される。なお、このときはバックライト３は点灯しているので、時刻ｔ４～ｔ５にコンデンサＣ２に蓄積される電荷Ｑｏｎ（オン信号）は、フォトダイオードＰＤのフォト電流成分と、フォトフォトダイオードＰＤのノイズ成分との合計に相当する。
　このとき、ノードＶｓｉｇの電位は、
　　　Ｖｓｉｇ＝Ｖｒｓｔ＿ｈ－Ｑｏｎ／（Ｃ１／／Ｃ２）　・・・（３）
である。Ｑｏｎは、フォトダイオードＰＤのオン電流（Ｉｏｎ）の積分値である。Ｃ１／／Ｃ２は、コンデンサＣ１，Ｃ２を直列接続した場合の合成容量である。また、蓄積ノードＶｉｎｔの電位は、
　　Ｖｉｎｔ＝Ｖｒｅｆ＋Ｑｏｆｆ／（Ｃ１＋Ｃ２）－Ｑｏｎ／Ｃ１　
　　　　　　　・・・（４）
である。この式から分かるように、時刻ｔ４～ｔ５のオン信号の蓄積期間においては、蓄積ノードＶｉｎｔの電位は、オフ信号とオン信号との差分に相当した値となる。
　時刻ｔ６～ｔ７の読み出し期間においては、クロック信号ＣＬＫ１，ＣＬＫ２およびリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このとき、トランジスタＴ１，Ｔ２はオフする。このとき電位Ｖｉｎｔは、読み出し信号ＲＷＳの電位の上昇量の（Ｃ1／Ｃｐａ）倍（ただし、Ｃｐａはセンサ画素回路９ａの全体の容量値）だけ上昇する。トランジスタＭ１は、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する。
　以上のように、本実施形態によれば、１つのセンサ画素回路９ａによって、バックライト３の消灯期間に得られるオフ信号と、バックライト３の点灯期間に得られるオン信号との差分を求める。すなわち、センサ画素回路９ａ内で、オフ信号とオン信号との差分値が蓄積されるので、フォトダイオードの出力飽和が起こりにくい。これにより、従来のように、バックライトの点灯期間と消灯期間とにおいて別個にセンシングを行い、それらのセンサ出力の差分をとる従来の構成と比較して、光環境に影響されない高精度な入力機能を有する表示装置を実現することができる。また、センサ画素回路９ａが備える１つのフォトダイオードによって、オフ信号とオン信号との両方が求められるので、オフ信号とオン信号とを別個のフォトダイオードで取得する構成と比較して、フォトダイオードの特性ばらつきに起因したノイズが含まれる可能性を排除することができ、高精度かつダイナミックレンジの広いセンサ出力を得ることができる。
　［第２の実施形態］
　本発明の表示装置の第２の実施形態について、以下に説明する。第１の実施形態において説明した構成要素と同様の要素については、同じ参照符号を付記し、その詳細な説明を省略する。
　第２の実施形態においては、センサ画素回路９の具体的構成は、第１の実施形態において説明したセンサ画素回路９ａと同じであるが、駆動方法が異なっている。
　図８は、第２の実施形態においてセンサ画素回路９ａへ印加される信号の波形図である。図９Ａ～図９Ｄは、図８に示す信号で駆動された場合の、センサ画素回路９ａの動作を示す図である。
　図８に示すように、第２の実施形態においては、クロック信号ＣＬＫ１は、１フレーム期間に３回ハイレベルになり、クロック信号ＣＬＫ２は、１フレーム期間に１回ハイレベルになる。また、第２の実施形態においては、リセット信号ＲＳＴは、１フレーム期間に２回ハイレベルになる。
　図９Ａ～図９Ｄに示すように、センサ画素回路９ａは、１フレーム期間に（ａ）オフ信号の蓄積（図９Ａ)、（ｂ）オフ信号のサンプリング（図９Ｂ）、（ｃ）オン信号の蓄積（図９Ｃ）、（ｄ）オン信号のサンプリングおよび蓄積ノードへの差分値の蓄積（図９Ｄ）を行う。なお、オフ信号とは、バックライト３が消灯している状態でフォトダイオードＰＤで検出される信号であり、フォトダイオードＰＤのノイズ成分に相当する。また、オン信号とは、バックライト３が点灯している状態でフォトダイオードＰＤで検出される信号であり、フォトダイオードＰＤのシグナル電流とノイズ成分との合計に相当する。
　時刻ｔ１～ｔ２のリセット期間では、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベル、読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このとき、トランジスタＴ１，Ｔ２はオンである。したがって、リセット線ＲＳＴからフォトダイオードＰＤとトランジスタＴ１を経由してノードＶｓｉｇに電流（フォトダイオードＰＤの順方向電流）が流れ、ノードＶｘおよびＶｓｉｇの電位は、それぞれ所定レベルにリセットされる。
　時刻ｔ２～ｔ３のオフ信号の蓄積期間では、クロック信号ＣＬＫ１はローレベル、クロック信号ＣＬＫ２はハイレベル、リセット信号ＲＳＴと読み出し信号ＲＷＳはローレベルになる。このとき、トランジスタＴ１はオフ、Ｔ２はオンである。フォトダイオードＰＤに光が入射すると、ノードＶｘからフォトダイオードＰＤを経由してリセット線ＲＳＴに電流が流れ、ノードＶｘから電荷が引き抜かれる（図９Ａ）。したがって、ノードＶｘの電位は、時刻ｔ２～ｔ３に入射した光の量に応じて下降する。なお、このときバックライト３は消灯しているので、ノードＶｘの電位の下降分（ΔＶｏｆｆ）は、フォトダイオードＰＤのノイズ成分に相当する。
　このとき、ノードＶｘの電位は、
　　　Ｖｘ＝Ｖｒｓｔ＿ｈ－ΔＱｏｆｆ　　　　・・・（５）
　　　ただし、ΔＱｏｆｆ＝Ｉｏｆｆ・ｔ／Ｃｘ　　　・・・（６）
である。ｔは、時刻ｔ２～ｔ３の蓄積期間の長さである。Ｃｘは、ノードＶｘの寄生容量であり、
　　　Ｃｘ＝ＣＰＤ＋ＣＩＴＯ＋ＣＲＷＳ　　　・・・（７）
である。なお、ＣＰＤは、フォトダイオードＰＤとノードＶｘとの間の寄生容量、ＣＩＴＯは画素電極膜とノードＶｘとの間の寄生容量、ＣＲＷＳは、読み出し配線ＲＷＳとノードＶｘとの間の寄生容量である。ノードＶｘの感度特性は、Ｃｘの値が小さいほど良い。また、チャージシェアリングを改善するためには、Ｃｘ＞Ｃ２であることが好ましい。Ｖｉｎｔの感度特性を改善するためには、Ｃ２＞Ｃ１であることが好ましい。
　時刻ｔ３～ｔ４のオフ信号のサンプリング期間では、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベルになり、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。クロック信号ＣＬＫ１がハイレベルになることにより、トランジスタＴ１がオンになる。これにより、ノードＶｘの電荷がノードＶｓｉｇに転送され、コンデンサＣ２に蓄積される（図９Ｂ）。このとき、ノードＶｓｉｇの電位は、
　　Ｖｓｉｇ＝Ｖｒｓｔ＿ｈ－ΔＶｏｆｆ・Ｃｘ／（Ｃｘ＋Ｃ２）　
　　　　　　　・・・（８）
である。
　時刻ｔ５～ｔ６のオン信号の蓄積期間では、クロック信号ＣＬＫ１はローレベルである。リセット信号ＲＳＴは時刻ｔ５において一旦ハイレベルになった後、ローレベルに切り替わる。読み出し信号ＲＷＳはローレベルである。クロック信号ＣＬＫ２はハイレベルである。なお、バックライト３は、時刻ｔ５～ｔ６の間、点灯する。時刻ｔ５～ｔ６において、フォトダイオードＰＤに光が入射すると、ノードＶｘからフォトダイオードＰＤを経由してリセット線ＲＳＴにオン電流（フォトダイオードＰＤのシグナル電流）が流れ、ノードＶｘから電荷が引き抜かれる（図９Ｃ）。これにより、電位Ｖｘは、時刻ｔ５～ｔ６にフォトダイオードＰＤへ入射した光の量に応じて下降し、コンデンサＣ２に電荷Ｑｏｎが蓄積される。なお、このときバックライト３は点灯しているので、時刻ｔ５～ｔ６にコンデンサＣ２に蓄積される電荷Ｑｏｎ（オン信号）は、フォトダイオードＰＤのシグナル電流成分と、フォトダイオードＰＤのノイズ成分との合計に相当する。
　このとき、ノードＶｘの電位は、
　　　Ｖｘ＝Ｖｒｓｔ＿ｈ－ΔＶｏｎ　　　・・・（９）
　　　ΔＶｏｎ＝Ｉｏｎ・ｔ／Ｃｘ　　　・・・（１０）
である。
　時刻ｔ６～ｔ７のオン信号のサンプリング期間では、クロック信号ＣＬＫ１はハイレベルであり、リセット信号ＲＳＴ、読み出し信号ＲＷＳ、クロック信号ＣＬＫ２はローレベルである。なお、バックライト３は消灯している。クロック信号ＣＬＫ１がハイレベルになることにより、トランジスタＴ１がオンになる。これにより、時刻ｔ５～ｔ６において蓄積されたノードＶｘの電荷（オン信号）がノードＶｓｉｇに転送される（図９Ｄ）。ここでのノードＶｓｉｇの電位は、
　　　Ｖｓｉｇ＝Ｖｒｓｔ＿ｈ－ΔＶｏｎ・Ｃｘ／（Ｃｘ＋Ｃ２）
　　　　　　　　－ΔＶｏｆｆ・｛Ｃｘ／（Ｃｘ＋Ｃ２）｝・｛Ｃ２／（Ｃｘ＋Ｃ２）｝　　・・・（１１）
である。
　なお、クロック信号ＣＬＫ２がローレベルであることにより、トランジスタＴ２はオフになっている。したがって、ノードＶｓｉｇでのオン信号とオフ信号との差分値ΔＶｓｉｇは、上記の式（１１）および（８）より、
　ΔＶｓｉｇ＝｛Ｃｘ／（Ｃｘ＋Ｃ２）｝｛ΔＶｏｎ－ΔＶｏｆｆ＋ΔＶｏｆｆ・Ｃ２／（Ｃｘ＋Ｃ２））｝
　　　　　　　　　・・・（１２）
である。
　さらに、蓄積ノードＶｉｎｔの電位は、
　　　Ｖｉｎｔ＝Ｖｒｅｆ－ΔＶｓｉｇ・Ｃ２（Ｃ１＋Ｃ２＋Ｃｙ）　　　・・・（１３）
と表される。ここで、Ｃｙは、蓄積ノードＶｉｎｔにおけるＣ１，Ｃ２以外の寄生容量である。
　時刻ｔ８～ｔ９の読み出し期間においては、クロック信号ＣＬＫ１，ＣＬＫ２およびリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。これにより、第１の実施形態と同様に、トランジスタＭ１が、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、蓄積ノードＶｉｎｔの電位に応じて出力線ＯＵＴを駆動する。
　［第３の実施形態］
　本発明の第３の実施形態について以下に説明する。
　図１０は、第３の実施形態にかかるセンサ画素回路９の具体例としての、センサ画素回路９ｂの構成を示す回路図である。図１０に示すように、本実施形態にかかるセンサ画素回路９ｂは、フォトダイオードＰＤのカソードとトランジスタＴ１との間に、トランジスタＴ３，Ｔ４を備えている。トランジスタＴ３のゲートはフォトダイオードＰＤのカソードに接続されている。トランジスタＴ３のソースは定電圧源ＣＯＭに接続されている。トランジスタＴ３のドレインは、トランジスタＴ４のソースに接続されている。トランジスタＴ４のゲートは、電源線ＲＥＦに接続されている。トランジスタＴ４のドレインは、リセット線ＲＳＴに接続されている。トランジスタＴ３，Ｔ４は、ユニティゲインアンプを構成する。
　図１１は、図１０に示したセンサ画素回路９ｂの動作を示す波形図である。図１１に示すように、本実施形態にかかる表示装置においてセンサ画素回路９ｂへ供給されるクロック信号ＣＬＫ１，ＣＬＫ２、リセット信号ＲＳＴ、および、読み出し信号ＲＷＳの波形は、第２の実施形態（図８参照）と同じである。
　本実施形態のセンサ画素回路９ｂによれば、トランジスタＴ３，Ｔ４を設けたことにより、時刻ｔ３～ｔ４の期間、および、時刻ｔ６～ｔ７の期間におけるノードＶｘからノードＶｓｉｇへの電荷転送の際に電荷ロスが生じることを防止することができる。これにより、感度特性が改善されたセンサ画素回路９を実現できる。
　［第４の実施形態］
　本発明の第４の実施形態について以下に説明する。
　図１２は、第４の実施形態にかかるセンサ画素回路９の具体例としての、センサ画素回路９ｃの構成を示す回路図である。図１２に示すように、本実施形態にかかるセンサ画素回路９ｃは、フォトダイオードＰＤのアノードがリセット線ＲＳＴではなく定電圧源ＣＯＭに接続されている点において、第１の実施形態のセンサ画素回路９ａと異なっている。また、センサ画素回路９ｃは、トランジスタＴ１のドレインとコンデンサＣ２との間に接続されたトランジスタＴ５をさらに備えている点においても、センサ画素回路９ａと異なっている。トランジスタＴ５のゲート電極は、リセット線ＲＳＴに接続されている。トランジスタＴ５のソースは、電源線ＲＥＦに接続されている。トランジスタＴ５のドレインが、トランジスタＴ１のドレインとコンデンサＣ２との間に接続されている。
　図１３は、センサ画素回路９ｃへ印加される信号の波形図である。図１３に示すように、センサ画素回路９ｃに印加されるクロック信号ＣＬＫ１，ＣＬＫ２は、１フレーム期間に１回ずつハイレベルになる。リセット信号ＲＳＴは、１フレーム期間に２回ハイレベルになる。
　図１３において、時刻ｔ１～ｔ２のリセット期間では、クロック信号ＣＬＫ１，ＣＬＫ２と、リセット信号ＲＳＴとは、ハイレベルである。読み出し信号ＲＷＳはローレベルである。これにより、トランジスタＴ１，Ｔ２はオンになり、ノードＶｘの電位は、リセット信号のハイレベル電位Ｖｒｓｔ＿ｈにリセットされる。また、このときの蓄積ノードＶｉｎｔの電位は、電源線ＲＥＦから供給される参照電圧Ｖｒｅｆに等しい。
　時刻ｔ２～ｔ３のオフ信号蓄積期間では、クロック信号ＣＬＫ１，ＣＬＫ２はハイレベルに維持され、リセット信号ＲＳＴはローレベルになる。読み出し信号ＲＷＳはローレベルである。したがって、トランジスタＴ１，Ｔ２はオンである。フォトダイオードＰＤに光が入射すると、ノードＶｘからフォトダイオードＰＤを経由してリセット線ＲＳＴに電流が流れ、ノードＶｘから電荷が引き抜かれる。これにより、ノードＶｘの電位は、時刻ｔ２～ｔ３に入射した光の量に応じて下降する。なお、このときバックライト３は消灯しているので、ノードＶｘの電位の下降分（ΔＶｏｆｆ）は、フォトダイオードＰＤへ入射した外光による成分とフォトダイオードＰＤのノイズ成分との合計値に相当する。なお、図１３に示したＶｘの電位に関して、実線が低照度環境下の電位変化を表し、破線が高照度環境下の電位変化を表す。
　このとき、ノードＶｘおよび蓄積ノードＶｉｎｔの電位は、それぞれ
　　　Ｖｘ＝Ｖｒｓｔ＿ｈ－ΔＶｏｆｆ　　　　・・・（１４）
　　　Ｖｉｎｔ＝Ｖｒｅｆ　　　　・・・（１５）
である。
　時刻ｔ３～ｔ４の期間では、クロック信号ＣＬＫ１はハイレベル、ＣＬＫ２はローレベルになる。リセット信号ＲＳＴはハイレベルになる。読み出し信号ＲＷＳはローレベルになる。クロック信号ＣＬＫ２がローレベルになることにより、トランジスタＴ２がオフになる。これにより、蓄積ノードＶｉｎｔの電位はフローティング状態となる。この状態で、リセット線ＲＳＴからハイレベル電圧Ｖｒｓｔ＿ｈが供給されることにより、ノードＶｘの電位は、参照電圧Ｖｒｅｆにリセットされる。一方、蓄積ノードＶｉｎｔの電位は、オフ信号蓄積期間における電位下降分（ΔＶｏｆｆ）に相当する電圧だけ上昇する。すなわち、蓄積ノードＶｉｎｔの電位は、
　　　Ｖｉｎｔ＝Ｖｒｅｆ＋ΔＶｏｆｆ・Ａ　　　　・・・（１６）
である。なお、Ａは、コンデンサＣ１とコンデンサＣ２と容量比で決まる定数である。
　時刻ｔ４～ｔ５のオン信号の蓄積期間では、クロック信号ＣＬＫ１はハイレベルであり、クロック信号ＣＬＫ２はローレベルである。リセット信号ＲＳＴはローレベルである。読み出し信号ＲＷＳはローレベルである。クロック信号ＣＬＫ２はハイレベルである。なお、バックライト３は、時刻ｔ４～ｔ５の間、点灯する。時刻ｔ４～ｔ５において、フォトダイオードＰＤに光が入射すると、ノードＶｘからフォトダイオードＰＤを経由してリセット線ＲＳＴにオン電流（フォトダイオードＰＤのフォト電流）が流れ、ノードＶｘから電荷が引き抜かれる。これにより、電位Ｖｘは、時刻ｔ４～ｔ５にフォトダイオードＰＤへ入射した光（外光とバックライト光）の量に応じて下降する。なお、このときバックライト３は点灯しているので、ノードＶｘの電位の下降分（ΔＶｏｎ）は、フォトダイオードＰＤへ入射した外光およびバックライト光による成分と、フォトダイオードＰＤのノイズ成分との合計値に相当する。
　このとき、ノードＶｘおよび蓄積ノードＶｉｎｔの電位は、それぞれ、
　　Ｖｘ＝Ｖｒｅｆ－（ΔＶｏｆｆ＋ΔＶｏｎ）　　　・・・（１７）
　　Ｖｉｎｔ＝Ｖｒｅｆ＋ΔＶｏｆｆ・Ａ－（ΔＶｏｆｆ＋ΔＶｏｎ）・Ａ
　　　　　　＝Ｖｒｅｆ－ΔＶｏｎ・Ａ　　　　　　　・・・（１８）
である。式（１７）および（１８）より、本実施形態によれば、時刻ｔ４～ｔ５のオン信号の蓄積期間の終了時点（時刻ｔ５）においては、蓄積ノードＶｉｎｔの電位が、外光成分とノイズ成分が除去された信号光（バックライト光による成分）を反映していることが分かる。
　時刻ｔ６～ｔ７の読み出し期間では、クロック信号ＣＬＫ１，ＣＬＫ２はローレベルであり、リセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳがハイレベルである。これにより、第１の実施形態と同様に、トランジスタＭ１が、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、蓄積ノードＶｉｎｔの電位に応じて出力線ＯＵＴを駆動する。
　以上のとおり、本実施形態によれば、センサ画素回路９ｃ内で外光とノイズ成分が相殺され、精度の高いセンサ出力を得ることができる。
　［第５の実施形態］
　本発明の第５の実施形態について以下に説明する。
　図１４は、第５の実施形態にかかるセンサ画素回路９の具体例としての、センサ画素回路９ｄの構成を示す回路図である。図１４に示すように、第５の実施形態にかかるセンサ画素回路９ｄは、トランジスタＴ１，Ｔ２のソースが、共に、フォトダイオードＰＤのカソードに接続されている。トランジスタＴ１のドレインは、コンデンサＣ１の一方の電極に接続されている。コンデンサＣ１の他方の電極は、コンデンサＣ２の一方の電極に接続されている。コンデンサＣ２の他方の電極は、トランジスタＴ２のドレインに接続されている。
　センサ画素回路９ｄは、コンデンサＣ３とトランジスタＴ６とを、さらに備えている。コンデンサＣ３は、一方の電極がトランジスタＴ２のドレインに接続されており、他方の電極が読み出し線ＲＷＳに接続されている。トランジスタＴ６のゲートが、クロック信号線ＣＬＫ３に接続されており、ソースが定電源線ＲＥＦに接続され、ドレインがコンデンサＣ１，Ｃ２に接続されている。なお、図１４に示す構成において、トランジスタＴ１とコンデンサＣ２との接続点を蓄積ノードＶｉｎｔ１、トランジスタＴ２とトランジスタＭ１のゲートとの接続点を蓄積ノードＶｉｎｔ２と表す。
　図１５は、センサ画素回路９ｄへ印加される信号の波形図である。図１５に示すように、センサ画素回路９ｄに印加されるクロック信号ＣＬＫ１は、１フレーム期間に２回ずつハイレベルになる。ＣＬＫ２は、１フレーム期間に１回ずつハイレベルになる。リセット信号ＲＳＴは、１フレーム期間に３回ハイレベルになる。クロック信号ＣＬＫ３は、１フレーム期間に１回ずつハイレベルになる。
　図１５において、時刻ｔ１～ｔ２のリセット期間では、リセット信号ＲＳＴがハイレベルになる。クロック信号ＣＬＫ１がハイレベルであるので、トランジスタＴ１はオンとなり、ノードＶｘと蓄積ノードＶｉｎｔ１の電位は、リセット信号のハイレベル電位Ｖｒｓｔ＿ｈにリセットされる。一方、クロック信号ＣＬＫ２はローレベルであるので、トランジスタＴ２はオフとなり、蓄積ノードＶｉｎｔ２の電位はリセットされない。クロック信号ＣＬＫ３がハイレベルであるので、トランジスタＴ６はオンとなり、ノードＶｓｉｇの電位は参照電圧Ｖｒｅｆとなる。
　時刻ｔ２～ｔ３のオフ信号蓄積期間では、クロック信号ＣＬＫ１はハイレベルに維持され、リセット信号ＲＳＴはローレベルになる。クロック信号ＣＬＫ２はローレベルである。読み出し信号ＲＷＳはローレベルである。したがって、トランジスタＴ１はオンであり、トランジスタＴ２はオフである。フォトダイオードＰＤに光が入射すると、ノードＶｘからフォトダイオードＰＤを経由してリセット線ＲＳＴに電流が流れ、ノードＶｘから電荷が引き抜かれる。これにより、ノードＶｘの電位は、時刻ｔ２～ｔ３に入射した光の量に応じて下降する。なお、このときバックライト３は消灯しているので、ノードＶｘの電位の下降分（ΔＶｏｆｆ）は、フォトダイオードＰＤへ入射した外光による成分とフォトダイオードＰＤのノイズ成分との合計値に相当する。なお、時刻ｔ２～ｔ３において、トランジスタＴ１がオン、トランジスタＴ２がオフであるので、蓄積ノードＶｉｎｔ１の電位はノードＶｘの電位と同様に推移するが、蓄積ノードＶｉｎｔ２の電位は不変である。
　時刻ｔ３～ｔ４のオフ信号保持期間では、クロック信号ＣＬＫ１，ＣＬＫ２がローレベルであり、トランジスタＴ１，Ｔ２がオフになることにより、ノードＶｘの電位が保持される。
　時刻ｔ４において、クロック信号ＣＬＫ１がローレベル、クロック信号ＣＬＫ２がハイレベルとなる。これにより、トランジスタＴ１がオフ、トランジスタＴ２がオンとなる。また、リセット信号ＲＳＴがハイレベルとなることにより、ノードＶｘと蓄積ノードＶｉｎｔ２の電位が、リセット信号のハイレベル電位Ｖｒｓｔ＿ｈにリセットされる。一方、上述のとおりトランジスタＴ１はオフであるので、蓄積ノードＶｉｎｔ１の電位はリセットされない。なお、時刻ｔ４～ｔ５においてバックライト３は点灯しているので、電位Ｖｘは、時刻ｔ４～ｔ５にフォトダイオードＰＤへ入射した光（外光とバックライト光）の量に応じて下降する。なお、このときバックライト３は点灯しているので、ノードＶｘの電位の下降分（ΔＶｏｎ）は、フォトダイオードＰＤへ入射した外光およびバックライト光による成分と、フォトダイオードＰＤのノイズ成分との合計値に相当する。なお、時刻ｔ４～ｔ５において、トランジスタＴ２がオン、トランジスタＴ１がオフであるので、蓄積ノードＶｉｎｔ２の電位はノードＶｘの電位と同様に推移するが、蓄積ノードＶｉｎｔ１の電位は不変である。
　時刻ｔ５～ｔ６のオン信号保持期間においては、クロック信号ＣＬＫ１，ＣＬＫ２はローレベル、リセット信号はローレベルとなる。また、バックライト３は消灯する。クロック信号ＣＬＫ３はハイレベルを維持している。
　次に、時刻ｔ６にクロック信号ＣＬＫ１がハイレベルとなり、リセット信号ＲＳＴがハイレベルとなることにより、蓄積ノードＶｉｎｔ１の電位は、ΔＶｏｆｆに相当する電圧だけ上昇する。これに伴い、ノードＶｓｉｇの電位も、ΔＶｏｆｆに相当する電圧だけ上昇する。さらに、蓄積ノードＶｉｎｔ２の電位も、ΔＶｏｆｆに相当する電圧だけ上昇する。これにより、図１５に示すように、時刻ｔ６における蓄積ノードの電位は、
　　　Ｖｉｎｔ２＝Ｖｒｓｔ＿ｈ－（ΔＶｏｎ－ΔＶｏｆｆ）　　　　　　・・・（１９）
となる。したがって、時刻ｔ６における蓄積ノードＶｉｎｔ２の電位が、外光成分とノイズ成分が除去された信号光（バックライト光による成分）を反映していることが分かる。
　時刻ｔ７～ｔ８の読み出し期間では、クロック信号ＣＬＫ１，ＣＬＫ２はローレベルであり、リセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳがハイレベルである。これにより、第１の実施形態と同様に、トランジスタＭ１が、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、蓄積ノードＶｉｎｔ２の電位に応じて出力線ＯＵＴを駆動する。
　以上のとおり、本実施形態によれば、センサ画素回路９内で外光とノイズ成分が相殺され、精度の高いセンサ出力を得ることができる。
　［第６の実施形態］
　本発明の第６の実施形態について以下に説明する。
　図１６は、第６の実施形態にかかるセンサ画素回路９の具体例としての、センサ画素回路９ｅの構成を示す回路図である。図１６に示すように、第６の実施形態にかかるセンサ画素回路９ｅは、コンデンサＣ３が省略され、読み出し信号線ＲＷＳがトランジスタＴ６のソースに接続されている点において、第５の実施形態にかかるセンサ画素回路９ｅと異なっている。また、トランジスタＭ１に直列に接続されたトランジスタＭ２をさらに備えている。トランジスタＭ２のゲートは、トランジスタＴ６のソースに接続されている。
　この構成にかかるセンサ画素回路９ｅも、第５の実施形態において図１５に示した信号によって駆動され、第５の実施形態にかかるセンサ画素回路９ｄと同様に動作する。
　以上のとおり、本実施形態によれば、センサ画素回路９内で外光とノイズ成分が相殺され、精度の高いセンサ出力を得ることができる。
　［変形例］
　以上、第１～第６の実施形態について説明したが、これらの実施形態にかかるセンサ画素回路９に対して、さらなる変更を加えることも可能である。以下に、主な変形例について説明する。
　［第１の実施形態の変形例１］
　図１７は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ１の構成を示す回路図である。図１７に示すように、センサ画素回路９ａ１は、コンデンサＣ１を、Ｐ型ＴＦＴであるトランジスタＴＣで形成したものである。トランジスタＴＣのドレインはコンデンサＣ２に接続され、ソースはトランジスタＭ１のゲートに接続され、ゲートは読み出し線ＲＷＳに接続される。このように接続されたトランジスタＴＣは、読み出し線ＲＷＳに読み出し用のハイレベルが印加されたときに、センサ画素回路９ａに比較して、蓄積ノードＶｉｎｔの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードＶｉｎｔの電位と弱い光が入射したときの蓄積ノードＶｉｎｔの電位との差を増幅して、センサ画素回路の感度を向上させることができる。
　［第１の実施形態の変形例２］
　図１８は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ２の構成を示す回路図である。図１８に示すセンサ画素回路９ａ２は、センサ画素回路９ａに、もう一つのフォトダイオードＰＤ２を追加したものである。なお、フォトダイオードＰＤ２は、光が入射しないように遮光されており、参照用光センサとして機能する。フォトダイオードＰＤ２のアノードは、フォトダイオードＰＤのカソード、および、トランジスタＴ１のソースに接続され、カソードには定電圧ＣＯＭが印加される。定電圧ＣＯＭは、リセット用のハイレベル電位よりも高い電位である。フォトダイオードＰＤ２には暗電流が流れるので、フォトダイオードの温度補償を行うことができる。
　［第１の実施形態の変形例３］
　図１９は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ３の構成を示す回路図である。図１９に示すセンサ画素回路９ａ３は、センサ画素回路９ａに含まれるフォトダイオードＰＤをフォトトランジスタＴＤに置換したものである。これにより、センサ画素回路９ａ３に含まれるトランジスタをすべてＮ型とすることができる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、センサ画素回路を製造することができる。
　［第１の実施形態の変形例４］
　図２０は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ４の構成を示す回路図である。図２０にかかるセンサ画素回路９ａ４は、センサ画素回路９ａに含まれるフォトダイオードＰＤを逆に接続したものである。センサ画素回路９ａ４には、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。フォトダイオードＰＤのカソードはリセット線ＲＳＴに接続され、アノードはトランジスタＴ１のドレインに接続される。これにより、画素回路のバリエーションが得られる。
　［第１の実施形態の変形例５］
　図２１は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ５の構成を示す回路図である。図２１に示すセンサ画素回路９ａ５は、センサ画素回路９ａに含まれるフォトダイオードＰＤを逆に接続し、コンデンサＣ１を省略したものである。また、センサ画素回路９ａ５においては、読み出し線ＲＷＳも省略される。センサ画素回路９ａ５には、前述の変形例４にかかるセンサ画素回路９ａ４と同様に、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。ただし、リセット信号ＲＳＴは、読み出し時には、読み出し用のハイレベルになる。リセット信号ＲＳＴが読み出し用のハイレベルになると、蓄積ノードＶｉｎｔの電位（トランジスタＭ１のゲート電位）が上昇し、トランジスタＭ１には蓄積ノードＶｉｎｔの電位に応じた電流が流れる。このようにセンサ画素回路９ａ５は、コンデンサＣ１が省略されているので、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　［第１の実施形態の変形例６］
　図２２は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ６の構成を示す回路図である。図２２に示すセンサ画素回路９ａ６は、センサ画素回路９ａからコンデンサＣ１を省略し、トランジスタＴＳを追加したものである。トランジスタＴＳは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。センサ画素回路９ａ６では、トランジスタＭ１のソースは、トランジスタＴＳのドレインに接続される。トランジスタＴＳのソースは出力線ＯＵＴに接続され、ゲートは読み出し線ＲＷＳに接続される。これにより、画素回路のバリエーションが得られる。また、コンデンサＣ１が省略されているので、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　［第１の実施形態の変形例７］
　図２３は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ７の構成を示す回路図である。図２３に示すように、センサ画素回路９ａ７は、センサ画素回路９ａに、上記トランジスタＴＳ，ＴＲを追加したものである。トランジスタＴＳ，ＴＲの接続形態は、センサ画素回路９ａ６，９ａ７と同じである。これにより、画素回路のバリエーションが得られる。
　［第１の実施形態の変形例８］
　図２４は、第１の実施形態にかかるセンサ画素回路９ａの一変形例としての、センサ画素回路９ａ８の構成を示す回路図である。図２４に示すように、センサ画素回路９ａ８は、トランジスタＴ２のソースが、参照電圧Ｖｒｅｆを供給する電源線ＲＥＦではなく、読み出し配線ＲＷＳに接続されている点において、センサ画素回路９ａと異なっている。このセンサ画素回路９ａ８によれば、参照電圧用の電源線ＲＥＦが不要となるので、バスライン数を削減することができるという利点がある。
　また、図２５～図３２に示すように、前述の変形例１～８にかかるセンサ画素回路のそれぞれにおいて、トランジスタＴ２のソースを、参照電圧Ｖｒｅｆを供給する電源線ＲＥＦではなく、読み出し配線ＲＷＳに接続したセンサ画素回路９ａ９～９ａ１７も、センサ画素回路９ａのバリエーションに含まれる。
　［第２の実施形態の変形例］
　前述したように、第２の実施形態にかかる表示装置は、センサ画素回路９の具体的構成は、第１の実施形態にかかるセンサ画素回路９ａと同じであるが、駆動方法が異なっている。第２の実施形態において、センサ画素回路９の構成を、前述のセンサ画素回路９ａ１～９ａ１６とすることが可能である。
　［第３の実施形態の変形例１］
　図３３は、第３の実施形態にかかるセンサ画素回路９ｂの一変形例としての、センサ画素回路９ｂ１の構成を示す回路図である。図３３に示すように、センサ画素回路９ｂ１は、コンデンサＣ１を、Ｐ型ＴＦＴであるトランジスタＴＣで形成したものである。トランジスタＴＣのドレインはコンデンサＣ２に接続され、ソースはトランジスタＭ１のゲートに接続され、ゲートは読み出し線ＲＷＳに接続される。このように接続されたトランジスタＴＣは、読み出し線ＲＷＳに読み出し用のハイレベルが印加されたときに、センサ画素回路９ｂに比較して、蓄積ノードＶｉｎｔの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードＶｉｎｔの電位と弱い光が入射したときの蓄積ノードＶｉｎｔの電位との差を増幅して、センサ画素回路の感度を向上させることができる。
　［第３の実施形態の変形例２］
　図３４は、第３の実施形態にかかるセンサ画素回路９ｂの一変形例としての、センサ画素回路９ｂ２の構成を示す回路図である。図３４に示すセンサ画素回路９ｂ２は、センサ画素回路９ｂに、もう一つのフォトダイオードＰＤ２を追加したものである。なお、フォトダイオードＰＤ２は、光が入射しないように遮光されており、参照用光センサとして機能する。フォトダイオードＰＤ２のアノードは、フォトダイオードＰＤのカソードおよびトランジスタＴ３のソースに接続され、カソードには定電圧ＣＯＭが印加される。定電圧ＣＯＭは、リセット用のハイレベル電位よりも高い電位である。フォトダイオードＰＤ２には暗電流が流れるので、フォトダイオードの温度補償を行うことができる。なお、図３４では、コンデンサＣ１がトランジスタＴＣで形成されているが、コンデンサＣ１を通常のコンデンサで形成しても良い。
　［第３の実施形態の変形例３］
　図３５は、第３の実施形態にかかるセンサ画素回路９ｂの一変形例としての、センサ画素回路９ｂ３の構成を示す回路図である。図３５に示すセンサ画素回路９ｂ３は、センサ画素回路９ｂに含まれるフォトダイオードＰＤをフォトトランジスタＴＤに置換したものである。これにより、センサ画素回路９ｂ３に含まれるトランジスタをすべてＮ型とすることができる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、センサ画素回路を製造することができる。
　［第３の実施形態の変形例４］
　図３６は、第３の実施形態にかかるセンサ画素回路９ｂの一変形例としての、センサ画素回路９ｂ４の構成を示す回路図である。図３６にかかるセンサ画素回路９ｂ４は、センサ画素回路９ｂに含まれるフォトダイオードＰＤを逆に接続したものである。センサ画素回路９ｂ４には、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。フォトダイオードＰＤのカソードはリセット線ＲＳＴに接続され、アノードはトランジスタＴ１のドレインに接続される。これにより、画素回路のバリエーションが得られる。
　［第３の実施形態の変形例５］
　図３７は、第３の実施形態にかかるセンサ画素回路９ｂの一変形例としての、センサ画素回路９ｂ５の構成を示す回路図である。図３７に示すセンサ画素回路９ｂ５は、センサ画素回路９ｂに含まれるフォトダイオードＰＤを逆に接続し、コンデンサＣ１を省略したものである。また、センサ画素回路９ｂ５においては、読み出し線ＲＷＳも省略される。センサ画素回路９ｂ５には、前述の変形例４にかかるセンサ画素回路９ｂ４と同様に、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。ただし、リセット信号ＲＳＴは、読み出し時には、読み出し用のハイレベルになる。リセット信号ＲＳＴが読み出し用のハイレベルになると、蓄積ノードＶｉｎｔの電位（トランジスタＭ１のゲート電位）が上昇し、トランジスタＭ１には蓄積ノードＶｉｎｔの電位に応じた電流が流れる。このようにセンサ画素回路９ｂ５は、コンデンサＣ１が省略されているので、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　［第３の実施形態の変形例６］
　図３８は、第３の実施形態にかかるセンサ画素回路９ｂの一変形例としての、センサ画素回路９ｂ６の構成を示す回路図である。図３８に示すセンサ画素回路９ｂ６は、センサ画素回路９ｂからコンデンサＣ１を省略し、トランジスタＴＳを追加したものである。トランジスタＴＳは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。センサ画素回路９ｂ６では、トランジスタＭ１のソースは、トランジスタＴＳのドレインに接続される。トランジスタＴＳのソースは出力線ＯＵＴに接続され、ゲートは読み出し線ＲＷＳに接続される。これにより、画素回路のバリエーションが得られる。また、コンデンサＣ１が省略されているので、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　［第４の実施形態の変形例１］
　図３９は、第４の実施形態にかかるセンサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ１の構成を示す回路図である。図３９に示すように、センサ画素回路９ｃ１は、コンデンサＣ１を、Ｐ型ＴＦＴであるトランジスタＴＣで形成したものである。トランジスタＴＣのドレインはコンデンサＣ２に接続され、ソースはトランジスタＭ１のゲートに接続され、ゲートは読み出し線ＲＷＳに接続される。このように接続されたトランジスタＴＣは、読み出し線ＲＷＳに読み出し用のハイレベルが印加されたときに、センサ画素回路９ｃに比較して、蓄積ノードＶｉｎｔの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードＶｉｎｔの電位と弱い光が入射したときの蓄積ノードＶｉｎｔの電位との差を増幅して、センサ画素回路の感度を向上させることができる。
　［第４の実施形態の変形例２］
　図４０は、第４の実施形態にかかるセンサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ２の構成を示す回路図である。図４０に示すセンサ画素回路９ｃ２は、センサ画素回路９ｃに、もう一つのフォトダイオードＰＤ２を追加したものである。なお、フォトダイオードＰＤ２は、光が入射しないように遮光されており、参照用光センサとして機能する。フォトダイオードＰＤ２のアノードは、フォトダイオードＰＤのカソード、および、トランジスタＴ１のソースに接続され、カソードには定電圧ＣＯＭが印加される。定電圧ＣＯＭは、リセット用のハイレベル電位よりも高い電位である。フォトダイオードＰＤ２には暗電流が流れるので、フォトダイオードの温度補償を行うことができる。
　［第４の実施形態の変形例３］
　図４１は、第４の実施形態にかかるセンサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ３の構成を示す回路図である。図４１に示すセンサ画素回路９ｃ３は、センサ画素回路９ｃに含まれるフォトダイオードＰＤをフォトトランジスタＴＤに置換したものである。これにより、センサ画素回路９ｃ３に含まれるトランジスタをすべてＮ型とすることができる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、センサ画素回路を製造することができる。
　［第４の実施形態の変形例４］
　図４２は、第４の実施形態にかかるセンサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ４の構成を示す回路図である。図４２にかかるセンサ画素回路９ｃ４は、センサ画素回路９ｃに含まれるフォトダイオードＰＤを逆に接続したものである。センサ画素回路９ｃ４には、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。フォトダイオードＰＤのカソードはリセット線ＲＳＴに接続され、アノードはトランジスタＴ１のドレインに接続される。これにより、画素回路のバリエーションが得られる。
　［第４の実施形態の変形例５］
　図４３は、第４の実施形態にかかるセンサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ５の構成を示す回路図である。図４３に示すセンサ画素回路９ｃ５は、センサ画素回路９ｃに含まれるフォトダイオードＰＤを逆に接続し、コンデンサＣ１を省略したものである。また、センサ画素回路９ｃ５においては、読み出し線ＲＷＳも省略される。センサ画素回路９ｃ５には、前述の変形例４にかかるセンサ画素回路９ｃ４と同様に、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。ただし、リセット信号ＲＳＴは、読み出し時には、読み出し用のハイレベルになる。リセット信号ＲＳＴが読み出し用のハイレベルになると、蓄積ノードＶｉｎｔの電位（トランジスタＭ１のゲート電位）が上昇し、トランジスタＭ１には蓄積ノードＶｉｎｔの電位に応じた電流が流れる。このようにセンサ画素回路９ｃ５は、コンデンサＣ１が省略されているので、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　［第４の実施形態の変形例６］
　図４４は、第４の実施形態にかかるセンサ画素回路９ｃの一変形例としての、センサ画素回路９ｃ６の構成を示す回路図である。図４４に示すセンサ画素回路９ｃ６は、センサ画素回路９ｃからコンデンサＣ１を省略し、トランジスタＴＳを追加したものである。トランジスタＴＳは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。センサ画素回路９ｃ６では、トランジスタＭ１のソースは、トランジスタＴＳのドレインに接続される。トランジスタＴＳのソースは出力線ＯＵＴに接続され、ゲートは読み出し線ＲＷＳに接続される。これにより、画素回路のバリエーションが得られる。また、コンデンサＣ１が省略されているので、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　［第５の実施形態の変形例１］
　図４５は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ１の構成を示す回路図である。図４５に示すように、センサ画素回路９ｄ１は、コンデンサＣ１を、Ｐ型ＴＦＴであるトランジスタＴＣで形成したものである。トランジスタＴＣのドレインはコンデンサＣ２に接続され、ソースはトランジスタＭ１のゲートに接続され、ゲートは読み出し線ＲＷＳに接続される。このように接続されたトランジスタＴＣは、読み出し線ＲＷＳに読み出し用のハイレベルが印加されたときに、センサ画素回路９ｄに比較して、蓄積ノードＶｉｎｔの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードＶｉｎｔの電位と弱い光が入射したときの蓄積ノードＶｉｎｔの電位との差を増幅して、センサ画素回路の感度を向上させることができる。
　［第５の実施形態の変形例２］
　図４６は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ２の構成を示す回路図である。図４６に示すセンサ画素回路９ｄ２は、センサ画素回路９ｄに、もう一つのフォトダイオードＰＤ２を追加したものである。なお、フォトダイオードＰＤ２は、光が入射しないように遮光されており、参照用光センサとして機能する。フォトダイオードＰＤ２のアノードは、フォトダイオードＰＤのカソード、および、トランジスタＴ１のソースに接続され、カソードには定電圧ＣＯＭが印加される。定電圧ＣＯＭは、リセット用のハイレベル電位よりも高い電位である。フォトダイオードＰＤ２には暗電流が流れるので、フォトダイオードの温度補償を行うことができる。
　［第５の実施形態の変形例３］
　図４７は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ３の構成を示す回路図である。図４７に示すセンサ画素回路９ｄ３は、センサ画素回路９ｄに含まれるフォトダイオードＰＤをフォトトランジスタＴＤに置換したものである。これにより、センサ画素回路９ｄ３に含まれるトランジスタをすべてＮ型とすることができる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、センサ画素回路を製造することができる。
　［第５の実施形態の変形例４］
　図４８は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ４の構成を示す回路図である。図４８にかかるセンサ画素回路９ｄ４は、センサ画素回路９ｄに含まれるフォトダイオードＰＤを逆に接続したものである。センサ画素回路９ｄ４には、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。フォトダイオードＰＤのカソードはリセット線ＲＳＴに接続され、アノードはトランジスタＴ１のドレインに接続される。これにより、画素回路のバリエーションが得られる。
　［第５の実施形態の変形例５］
　図４９は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ５の構成を示す回路図である。図４９に示すセンサ画素回路９ｄ５は、センサ画素回路９ｄに含まれるフォトダイオードＰＤを逆に接続し、コンデンサＣ１を省略したものである。また、センサ画素回路９ｄ５においては、読み出し線ＲＷＳも省略される。センサ画素回路９ｄ５には、前述の変形例４にかかるセンサ画素回路９ｄ４と同様に、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴが供給される。ただし、リセット信号ＲＳＴは、読み出し時には、読み出し用のハイレベルになる。リセット信号ＲＳＴが読み出し用のハイレベルになると、蓄積ノードＶｉｎｔの電位（トランジスタＭ１のゲート電位）が上昇し、トランジスタＭ１には蓄積ノードＶｉｎｔの電位に応じた電流が流れる。このようにセンサ画素回路９ｄ５は、コンデンサＣ１が省略されているので、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　［第５の実施形態の変形例６］
　図５０は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ６の構成を示す回路図である。図５０に示すセンサ画素回路９ｄ６は、センサ画素回路９ａからコンデンサＣ１を省略し、トランジスタＴＳを追加したものである。トランジスタＴＳは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。センサ画素回路９ｄ６では、トランジスタＭ１のソースは、トランジスタＴＳのドレインに接続される。トランジスタＴＳのソースは出力線ＯＵＴに接続され、ゲートは読み出し線ＲＷＳに接続される。これにより、画素回路のバリエーションが得られる。
　［第５の実施形態の変形例７］
　図５１は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ７の構成を示す回路図である。図５１に示すように、センサ画素回路９ｄ７は、センサ画素回路９ｄに２つのトランジスタＴＲ１，ＴＲ２を追加したものである。トランジスタＴＲ１，ＴＲ２は、Ｎ型ＴＦＴであり、リセット用スイッチング素子として機能する。センサ画素回路９ｄ７において、トランジスタＴＲ１，ＴＲ２のソースには参照電圧Ｖｒｅｆが印加される。トランジスタＴＲ１のドレインは、トランジスタＴ１とコンデンサＣ１との間に接続され、ゲートはリセット線ＲＳＴ１に接続される。トランジスタＴＲ２のドレインは、トランジスタＴ２とコンデンサＣ２との間に接続され、ゲートはリセット線ＲＳＴ２に接続される。また、フォトダイオードＰＤのアノードにはローレベル電位ＣＯＭが印加される。これにより、画素回路のバリエーションが得られる。
　［第５の実施形態の変形例８］
　図５２は、第５の実施形態にかかるセンサ画素回路９ｄの一変形例としての、センサ画素回路９ｄ８の構成を示す回路図である。図５２に示すように、センサ画素回路９ｄ８は、センサ画素回路９ｄに、上記トランジスタＴＳ，ＴＲを追加したものである。トランジスタＴＳ，ＴＲの接続形態は、センサ画素回路９ｄ６，９ｄ７と同じである。これにより、画素回路のバリエーションが得られる。
　［その他の変形例］
　上述の各実施形態においては、１フレーム期間において、先にオフ信号を取得し、次にオン信号を取得する駆動方法を説明した。しかし、先にオン信号を取得し、次にオフ信号を取得する駆動方法を採用することも可能である。
　本発明は、光センサ機能を有する表示装置として、産業上利用可能である。

Claims (10)

  1. 　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、
    　１周期期間に所定時間だけ点灯するセンサ用光源と、
    　前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、
    　前記センサ画素回路は、
    　受光素子と、
    　前記受光素子へ入射した光量に応じた電荷を保持する第１のノードと、
    　前記第１のノードから電荷を受け取って保持する第２のノードとを備え、
    　前記駆動回路の制御の下で、
    　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との一方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
    　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送し、
    　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との他方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
    　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送することにより、当該第２のノードにおいて、前記センサ用光源の点灯時の検知期間に蓄積された前記光量と、消灯時の検知期間に蓄積された前記光量との差分値を得る、表示装置。
  2. 　前記センサ画素回路が、
    　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
    　前記第２のノードに接続された第１のコンデンサと、
    　前記第１のスイッチング素子と前記第２のノードとの間に設けられた第２のコンデンサと、
    　前記第２のノードと参照電圧供給線との間の導通／非導通を制御する第２のスイッチング素子と、
    　前記蓄積ノードに接続された読み出しスイッチング素子とを備えた、請求項１に記載の表示装置。
  3. 　前記センサ画素回路が、
    　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
    　前記第２のノードに接続された第１のコンデンサと、
    　前記第１のスイッチング素子と前記第２のノードとの間に設けられた第２のコンデンサと、
    　前記第２のノードと参照電圧供給線との間の導通／非導通を制御する第２のスイッチング素子と、
    　前記蓄積ノードに接続された読み出しスイッチング素子と、
    　前記受光素子と前記第１のスイッチング素子との間に設けられた増幅器とを備えた、請求項１に記載の表示装置。
  4. 　前記センサ画素回路が、
    　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
    　前記第２のノードに接続された第１のコンデンサと、
    　前記第１のスイッチング素子と前記第２のノードとの間に設けられた第２のコンデンサと、
    　前記第２のノードと参照電圧供給線との間の導通／非導通を制御する第２のスイッチング素子と、
    　前記蓄積ノードに接続された読み出しスイッチング素子と、
    　前記第１のノードをリセットする第３のスイッチング素子とを備えた、請求項１に記載の表示装置。
  5. 　前記センサ画素回路が、
    　前記受光素子と前記第１のノードとの間の導通／非導通を制御する第１のスイッチング素子と、
    　前記受光素子と前記第２のノードとの間の導通／非導通を制御する第２のスイッチング素子と、
    　前記第２のノードに接続された第１のコンデンサと、
    　前記第１のノードから電荷を受け取って保持する第３のノードと、
    　前記第３のノードと前記第２のノードとの間に接続された第２のコンデンサと、
    　前記第３のノードをリセットする第３のスイッチング素子と、
    　前記蓄積ノードに接続された読み出しスイッチング素子とを備えた、請求項１に記載の表示装置。
  6. 　前記第１のコンデンサがＰ型トランジスタである、請求項１～５のいずれか一項に記載の表示装置。
  7. 　前記センサ画素回路が、
    　前記受光素子に直列に接続され、遮光された参照用受光素子をさらに含み、
    　前記受光素子と前記参照用受光素子との間に、前記第１のスイッチング素子の制御端子以外の二端子の一つが接続されている、請求項１～５のいずれか一項に記載の表示装置。
  8. 　前記受光素子がＮ型トランジスタである、請求項１～５のいずれか一項に記載の表示装置。
  9. 　前記読み出しスイッチング素子に直列に接続され、前記蓄積ノードと当該センサ画素回路の出力線との導通／非導通を制御する選択スイッチング素子をさらに備えた、請求項１～５のいずれか一項に記載の表示装置。
  10. 　複数の表示画素回路および複数のセンサ画素回路を表示領域内に含む表示パネルと、１周期期間に所定時間だけ点灯するセンサ用光源と、前記センサ画素回路に対して駆動信号を供給する駆動回路とを備え、前記センサ画素回路が、受光素子と、前記受光素子へ入射した光量に応じた電荷を保持する第１のノードと、前記第１のノードから電荷を受け取って保持する第２のノードとを備えた表示装置の駆動方法であって、
    　前記駆動回路の制御の下で、
    　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との一方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
    　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送し、
    　前記センサ用光源の点灯時の検知期間と消灯時の検知期間との他方において、当該検知期間において前記受光素子へ入射した光量に応じた電荷を前記第１のノードに蓄積し、
    　前記第１のノードに蓄積された電荷を、当該第１のノードから前記第２のノードへ転送することにより、当該第２のノードにおいて、前記センサ用光源の点灯時の検知期間に蓄積された前記光量と、消灯時の検知期間に蓄積された前記光量との差分値を得る、表示装置の駆動方法。
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